JPH06150031A - Ｃｐｕモジュール - Google Patents
ＣｐｕモジュールInfo
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- JPH06150031A JPH06150031A JP4316614A JP31661492A JPH06150031A JP H06150031 A JPH06150031 A JP H06150031A JP 4316614 A JP4316614 A JP 4316614A JP 31661492 A JP31661492 A JP 31661492A JP H06150031 A JPH06150031 A JP H06150031A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- substrate
- wiring
- cpu module
- cpu
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 少なくともマイクロプロセッサとキャッシュ
・メモリを含むＣＰＵモジュールにおいて、高速動作に
対応した、キャッシュ容量が大きく、小型、かつ高密度
のＣＰＵモジュールを提供する。 【構成】 パッケージされていないＣＰＵ３，ＦＰＵ４
等を絶縁層に低誘電率材料を用いた多層配線２を介し
て、パッケージされていないキャッシュ・メモリ１上に
３次元的に配置し、そのモジュールを一つのパッケージ
に収納する。
・メモリを含むＣＰＵモジュールにおいて、高速動作に
対応した、キャッシュ容量が大きく、小型、かつ高密度
のＣＰＵモジュールを提供する。 【構成】 パッケージされていないＣＰＵ３，ＦＰＵ４
等を絶縁層に低誘電率材料を用いた多層配線２を介し
て、パッケージされていないキャッシュ・メモリ１上に
３次元的に配置し、そのモジュールを一つのパッケージ
に収納する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ及
び周辺デバイスが同一基板上に実装されたＣＰＵモジュ
ールに関し、特に４０ＭＨｚ以上の高速動作のシステム
に用いるＣＰＵモジュールに関する。
び周辺デバイスが同一基板上に実装されたＣＰＵモジュ
ールに関し、特に４０ＭＨｚ以上の高速動作のシステム
に用いるＣＰＵモジュールに関する。
【０００２】
【従来の技術】上方処理システムの中心となるマイクロ
プロセッサは、その動作周波数の向上や新アーキテクチ
ャの採用などにより、飛躍的にデータ処理能力の向上が
実現されている。特に、ＲＩＳＣアーキテクチャは、高
周波への対応が容易なために、近年、同アーキテクチャ
を採用したマイクロプロセッサが多く開発されている。
プロセッサは、その動作周波数の向上や新アーキテクチ
ャの採用などにより、飛躍的にデータ処理能力の向上が
実現されている。特に、ＲＩＳＣアーキテクチャは、高
周波への対応が容易なために、近年、同アーキテクチャ
を採用したマイクロプロセッサが多く開発されている。
【０００３】このようなマイクロプロセッサの高速化に
対して、これらを用いたシステムでは、ノイズ対策やタ
イミング調整などプロセッサ周辺の設計や実装が困難と
なってきている。そのために、マイクロプロセッサと周
辺デバイスとをモジュール化し、配線長や負荷容量など
を正確に見積もって設計されたプリント基板上に実装し
たＣＰＵモジュールが開発されている。図４と図５はＲ
ＩＳＣアーキテクチャを採用したマイクロプロセッサを
実装したＣＰＵモジュールの例である。
対して、これらを用いたシステムでは、ノイズ対策やタ
イミング調整などプロセッサ周辺の設計や実装が困難と
なってきている。そのために、マイクロプロセッサと周
辺デバイスとをモジュール化し、配線長や負荷容量など
を正確に見積もって設計されたプリント基板上に実装し
たＣＰＵモジュールが開発されている。図４と図５はＲ
ＩＳＣアーキテクチャを採用したマイクロプロセッサを
実装したＣＰＵモジュールの例である。
【０００４】図４において、７はＰＧＡタイプのＣＰＵ
（中央演算処理装置）パッケージ、８はコネクタ、９は
キャッシュ・メモリ・パッケージ、１０はプリント配線
基板である。プリント配線基板にコネクタや半田付けで
各チップのパッケージを実装している。
（中央演算処理装置）パッケージ、８はコネクタ、９は
キャッシュ・メモリ・パッケージ、１０はプリント配線
基板である。プリント配線基板にコネクタや半田付けで
各チップのパッケージを実装している。
【０００５】図５において、９はキャッシュ・メモリ・
パッケージ、１０はプリント配線基板、１１はＱＦＰタ
イプのＣＰＵパッケージ、１２はＦＰＵ（浮動小数点演
算処理装置）パッケージである。プリント配線基板の両
面に各パッケージを配置し、実装密度を向上させてい
る。典型的なモジュールの大きさは、キャッシュ容量が
命令６４Ｋバイト＋データ６４Ｋバイトの場合で１１２
ｍｍ×１６５ｍｍ程度である。
パッケージ、１０はプリント配線基板、１１はＱＦＰタ
イプのＣＰＵパッケージ、１２はＦＰＵ（浮動小数点演
算処理装置）パッケージである。プリント配線基板の両
面に各パッケージを配置し、実装密度を向上させてい
る。典型的なモジュールの大きさは、キャッシュ容量が
命令６４Ｋバイト＋データ６４Ｋバイトの場合で１１２
ｍｍ×１６５ｍｍ程度である。
【０００６】
【発明が解決しようとする課題】これらプリント配線基
板１０上に個々のパッケージされたデバイス９，１１，
１２を実装する図４及び図５に示した従来のＣＰＵモジ
ュールでは、必然的にモジュールの堆積は大きくなり、
それにとも内デバイス間の配線長も大きくなる。また、
チップとパッケージ，パッケージとプリント配線基板と
いったモジュール内部の接続には、ボンディング・ワイ
ヤ，Ｉ／Ｏピン，リードフレーム等が用いられる。これ
らの点は、特に高周波領域では、配線長や接続部での寄
生容量の増加などのために遅延時間の増加や信号波形の
歪みなどがＣＰＵの高速動作を妨げるという不都合が生
じる。
板１０上に個々のパッケージされたデバイス９，１１，
１２を実装する図４及び図５に示した従来のＣＰＵモジ
ュールでは、必然的にモジュールの堆積は大きくなり、
それにとも内デバイス間の配線長も大きくなる。また、
チップとパッケージ，パッケージとプリント配線基板と
いったモジュール内部の接続には、ボンディング・ワイ
ヤ，Ｉ／Ｏピン，リードフレーム等が用いられる。これ
らの点は、特に高周波領域では、配線長や接続部での寄
生容量の増加などのために遅延時間の増加や信号波形の
歪みなどがＣＰＵの高速動作を妨げるという不都合が生
じる。
【０００７】一方、マイクロプロセッサの高周波化に伴
い、そこからの発熱量は増大してゆくために、マイクロ
プロセッサのパッケージを大型化して熱放散経路を確保
する必要が生じる。そのうえシステムの高速化に対して
キャッシュ・メモリ容量を増加することは、モジュール
の小型化を妨げる不都合が生じる。
い、そこからの発熱量は増大してゆくために、マイクロ
プロセッサのパッケージを大型化して熱放散経路を確保
する必要が生じる。そのうえシステムの高速化に対して
キャッシュ・メモリ容量を増加することは、モジュール
の小型化を妨げる不都合が生じる。
【０００８】また、従来のＣＰＵモジュールを用いて情
報処理システムを組み立てる場合、メイン・メモリ等が
実装されるマザー・ボードには、コネクタを介して接続
されるために、他のパッケージと一括して接続すること
ができず、製造工程を増加させる生産上の不都合も生じ
る。
報処理システムを組み立てる場合、メイン・メモリ等が
実装されるマザー・ボードには、コネクタを介して接続
されるために、他のパッケージと一括して接続すること
ができず、製造工程を増加させる生産上の不都合も生じ
る。
【０００９】本発明の目的は、従来のＣＰＵモジュール
の欠点を除去し、高周波動作のマイクロプロセッサ，大
容量のキャッシュ・メモリを実装した４０ＭＨｚ以上の
高速動作に対応した小型のモジュール構造を実現するこ
とを目的とする。
の欠点を除去し、高周波動作のマイクロプロセッサ，大
容量のキャッシュ・メモリを実装した４０ＭＨｚ以上の
高速動作に対応した小型のモジュール構造を実現するこ
とを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＣＰＵモジュールは、基板と、マイク
ロプロセッサとを有するＣＰＵモジュールであって、基
板は、キャッシュ・メモリが内蔵されたシリコン・ウェ
ハーであり、マイクロプロセッサは、少なくともＣＰＵ
（中央演算処理装置），ＦＰＵ（浮動小数点演算処理装
置）を含み、配線を介して基板の能動層側に実装され、
基板内のキャッシュ・メモリに電気的に接続されたもの
である。
め、本発明に係るＣＰＵモジュールは、基板と、マイク
ロプロセッサとを有するＣＰＵモジュールであって、基
板は、キャッシュ・メモリが内蔵されたシリコン・ウェ
ハーであり、マイクロプロセッサは、少なくともＣＰＵ
（中央演算処理装置），ＦＰＵ（浮動小数点演算処理装
置）を含み、配線を介して基板の能動層側に実装され、
基板内のキャッシュ・メモリに電気的に接続されたもの
である。
【００１１】また、基板と、マイクロプロセッサとを有
するＣＰＵモジュールであって、基板は、少なくともキ
ャッシュ・メモリ・チップを含む複数個の半導体チップ
を他の基材と一体化したものであり、マイクロプロセッ
サは、少なくともＣＰＵ（中央演算処理装置），ＦＰＵ
（浮動小数点演算処理装置）を含み、配線を介して基板
の能動層側に実装され、基板内のキャッシュ・メモリに
電気的に接続されたものである。
するＣＰＵモジュールであって、基板は、少なくともキ
ャッシュ・メモリ・チップを含む複数個の半導体チップ
を他の基材と一体化したものであり、マイクロプロセッ
サは、少なくともＣＰＵ（中央演算処理装置），ＦＰＵ
（浮動小数点演算処理装置）を含み、配線を介して基板
の能動層側に実装され、基板内のキャッシュ・メモリに
電気的に接続されたものである。
【００１２】また、前記キャッシュ・メモリとプロセッ
サを接続する配線は、同一配線層内の一部を切断して、
基板内の任意のキャッシュ・メモリをプロセッサから電
気的に切り離すものである。
サを接続する配線は、同一配線層内の一部を切断して、
基板内の任意のキャッシュ・メモリをプロセッサから電
気的に切り離すものである。
【００１３】また、前記キャッシュ・メモリとプロセッ
サを接続する配線は、同一配線層内で予め接続されてお
らず、その一部を選択的に接続して、基板内のキャッシ
ュ・メモリとプロセッサとを電気的に接続するものであ
る。
サを接続する配線は、同一配線層内で予め接続されてお
らず、その一部を選択的に接続して、基板内のキャッシ
ュ・メモリとプロセッサとを電気的に接続するものであ
る。
【００１４】また、前記キャッシュ・メモリとプロセッ
サを接続する配線は、Ｃｕ或いはＡｕ或いはＡｌ及びＡ
ｌ−Ｓｉ合金を主たる導体層とする配線層と、ポリイミ
ド或いは誘電率が４以下のポリマーの絶縁層とを多層に
積層した多層配線である。
サを接続する配線は、Ｃｕ或いはＡｕ或いはＡｌ及びＡ
ｌ−Ｓｉ合金を主たる導体層とする配線層と、ポリイミ
ド或いは誘電率が４以下のポリマーの絶縁層とを多層に
積層した多層配線である。
【００１５】また、前記基板内に内蔵され、或いは一体
化されるキャッシュ・メモリは、強誘電体の分極反転を
利用した不揮発性メモリである。
化されるキャッシュ・メモリは、強誘電体の分極反転を
利用した不揮発性メモリである。
【００１６】
【作用】パッケージされていないマイクロプロセッサを
絶縁層に低誘電率材料を用いた多層配線を介して、パッ
ケージされていないキャッシュ・メモリ上に３次元的に
配置してある。このため、モジュールの面積は実質的に
キャッシュ・メモリ・チップの面積の和とほぼ等しくな
り、モジュールの大幅な小型化が実現すると同時に、配
線長の短縮，接続点数の減少が実現される。
絶縁層に低誘電率材料を用いた多層配線を介して、パッ
ケージされていないキャッシュ・メモリ上に３次元的に
配置してある。このため、モジュールの面積は実質的に
キャッシュ・メモリ・チップの面積の和とほぼ等しくな
り、モジュールの大幅な小型化が実現すると同時に、配
線長の短縮，接続点数の減少が実現される。
【００１７】
【実施例】以下、本発明の実施例を図により説明する。
図１は、本発明を命令１２８Ｋバイト＋データ１２８Ｋ
バイトのキャッシュ・システムのＲ３０００ＣＰＵモジ
ュールに適用した例である。図１において、キャッシュ
・メモリ（ＮＥＣ製μＰＤ４６７１０）１として、ダイ
シング前のウェハーから６個×４個づつ切り取ったメモ
リ・チップ・アレイが内蔵されたシリコン・ウェハー１
３を用い、その上にＣｕ／ポリイミド多層配線２を形成
し基板とする。ポリイミドは、原料に感光基が含まれた
材料を用い、直接に露光，現像を行い、ビア・ホールを
あける。ポリイミド絶縁層の厚さは、約３０μｍであ
る。尚、ポリイミドに代えて誘電率が４以下のポリマー
を用いてもよい。配線層のＣｕとポリイミドの間には、
密着性を良くするために、１００ｎｍ程度のＣｕ層をス
パッタ法で形成する。尚、Ｃｕに代えてＡｕ或いはＡｌ
及びＡｌ−Ｓｉ合金を用いてもよい。基板上には、ＣＰ
Ｕ（ＮＥＣ製μＰＤ３０３１０）３とＦＰＵ（ＮＥＣ製
μＰＤ３０３１１）４を半田バンプ５を介して、他のチ
ップはＴＡＢリードを介して基板に実装されて電気的に
接続されている。
図１は、本発明を命令１２８Ｋバイト＋データ１２８Ｋ
バイトのキャッシュ・システムのＲ３０００ＣＰＵモジ
ュールに適用した例である。図１において、キャッシュ
・メモリ（ＮＥＣ製μＰＤ４６７１０）１として、ダイ
シング前のウェハーから６個×４個づつ切り取ったメモ
リ・チップ・アレイが内蔵されたシリコン・ウェハー１
３を用い、その上にＣｕ／ポリイミド多層配線２を形成
し基板とする。ポリイミドは、原料に感光基が含まれた
材料を用い、直接に露光，現像を行い、ビア・ホールを
あける。ポリイミド絶縁層の厚さは、約３０μｍであ
る。尚、ポリイミドに代えて誘電率が４以下のポリマー
を用いてもよい。配線層のＣｕとポリイミドの間には、
密着性を良くするために、１００ｎｍ程度のＣｕ層をス
パッタ法で形成する。尚、Ｃｕに代えてＡｕ或いはＡｌ
及びＡｌ−Ｓｉ合金を用いてもよい。基板上には、ＣＰ
Ｕ（ＮＥＣ製μＰＤ３０３１０）３とＦＰＵ（ＮＥＣ製
μＰＤ３０３１１）４を半田バンプ５を介して、他のチ
ップはＴＡＢリードを介して基板に実装されて電気的に
接続されている。
【００１８】図２は図１に示した実施例におけるＣＰＵ
３とキャッシュ・メモリ１との接続例である。本適用例
では、前述の容量の２倍に相当する接続配線を左右がほ
ぼ対称となるように、しかもバスからメモリ・チップへ
の各配線の一部が必ず最上配線層を経由するように形成
する。そして、マイクロプロセッサ実装前に所定のキャ
ッシュ容量となるようにバスから不良のメモリ・チップ
への配線のうち、最上配線層に形成された部分を切断６
する。切断方法は、切断しない部分をレジストでマスク
した後に、塩化第二銅エッチング液で所定の配線部をエ
ッチングし、更に酸素プラズマでアッシングを行い、レ
ジストを剥離してから最後に最上絶縁保護層を形成す
る。
３とキャッシュ・メモリ１との接続例である。本適用例
では、前述の容量の２倍に相当する接続配線を左右がほ
ぼ対称となるように、しかもバスからメモリ・チップへ
の各配線の一部が必ず最上配線層を経由するように形成
する。そして、マイクロプロセッサ実装前に所定のキャ
ッシュ容量となるようにバスから不良のメモリ・チップ
への配線のうち、最上配線層に形成された部分を切断６
する。切断方法は、切断しない部分をレジストでマスク
した後に、塩化第二銅エッチング液で所定の配線部をエ
ッチングし、更に酸素プラズマでアッシングを行い、レ
ジストを剥離してから最後に最上絶縁保護層を形成す
る。
【００１９】本実施例では、配線を形成した後に不必要
な配線をウェット・エッチングにより切断したが、レー
ザ光やイオンビームを用いた切断や、予め各バスからキ
ャッシュ・メモリへは接続せず、基板作製後に例えばレ
ーザＣＶＤ法で必要な部分を接続する方法においても、
同様の効果が得られることは明かである。
な配線をウェット・エッチングにより切断したが、レー
ザ光やイオンビームを用いた切断や、予め各バスからキ
ャッシュ・メモリへは接続せず、基板作製後に例えばレ
ーザＣＶＤ法で必要な部分を接続する方法においても、
同様の効果が得られることは明かである。
【００２０】本実施例の場合、ダイシング前のメモリ・
チップ・アレイを基板とするので、従来例の４倍のチッ
プ数のメモリを内蔵しながら、基板の大きさは約５５ｍ
ｍ×５０ｍｍに収まり、しかもマイクロプロセッサ等の
メモリ以外の素子は、基板上にキャッシュ・メモリに対
して３次元的に実装されるために基板の外形がモジュー
ルの外形とほぼ等しくなり、従来の２倍のキャッシュ・
メモリの大容量化を達成すると同時に、大きさは、従来
の１／６以下という大幅な小型化，高密度化が実現され
ている。
チップ・アレイを基板とするので、従来例の４倍のチッ
プ数のメモリを内蔵しながら、基板の大きさは約５５ｍ
ｍ×５０ｍｍに収まり、しかもマイクロプロセッサ等の
メモリ以外の素子は、基板上にキャッシュ・メモリに対
して３次元的に実装されるために基板の外形がモジュー
ルの外形とほぼ等しくなり、従来の２倍のキャッシュ・
メモリの大容量化を達成すると同時に、大きさは、従来
の１／６以下という大幅な小型化，高密度化が実現され
ている。
【００２１】本実施例では、モジュールの大きさは、従
来例のＣＰＵのパッケージの大きさよりわずかに大き
い。ＣＰＵのパッケージの外形は、発熱量，冷却システ
ムによって制限されるある一定の大きさが必要であるか
ら、ＣＰＵの高速化が進みキャッシュ・メモリの実装容
量が増加すれば、一層本発明の適用による小型化の効果
は顕著になる。
来例のＣＰＵのパッケージの大きさよりわずかに大き
い。ＣＰＵのパッケージの外形は、発熱量，冷却システ
ムによって制限されるある一定の大きさが必要であるか
ら、ＣＰＵの高速化が進みキャッシュ・メモリの実装容
量が増加すれば、一層本発明の適用による小型化の効果
は顕著になる。
【００２２】更に、製造工程においては、多層配線形成
後にウェハーからダイシングすれば良いので、個別にパ
ッケージする工程が省略される。また、既存のシステム
に適用する場合、専用のキャッシュ・メモリを新たに設
計，製作する必要はなく、接続配線のみを設計すれば良
く配線遅延分を効率的に高速化することが可能となる。
後にウェハーからダイシングすれば良いので、個別にパ
ッケージする工程が省略される。また、既存のシステム
に適用する場合、専用のキャッシュ・メモリを新たに設
計，製作する必要はなく、接続配線のみを設計すれば良
く配線遅延分を効率的に高速化することが可能となる。
【００２３】図３は、強誘電体Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3
を利用した不揮発性メモリ１６をキャッシュ・メモリと
して用いて、本発明を命令６４Ｋバイト＋データ６４Ｋ
バイトのキャッシュ・システムのＣＰＵモジュールに適
用した例である。Ｓｉベース１４上にＳｉウェハーを格
子状に４×３個のテーパがついた穴を開けたフレーム１
５とキャッシュ・メモリ１６とを接着し、その隙間をエ
ポキシ樹脂１７で埋めて平坦化する。その上に図１に示
した実施例と同様にポリイミド絶縁層１８及び配線層１
９からなるＣｕ／ポリイミド多層配線を形成し、上部に
ＣＰＵ３を半田バンプ５を介して接続する。
を利用した不揮発性メモリ１６をキャッシュ・メモリと
して用いて、本発明を命令６４Ｋバイト＋データ６４Ｋ
バイトのキャッシュ・システムのＣＰＵモジュールに適
用した例である。Ｓｉベース１４上にＳｉウェハーを格
子状に４×３個のテーパがついた穴を開けたフレーム１
５とキャッシュ・メモリ１６とを接着し、その隙間をエ
ポキシ樹脂１７で埋めて平坦化する。その上に図１に示
した実施例と同様にポリイミド絶縁層１８及び配線層１
９からなるＣｕ／ポリイミド多層配線を形成し、上部に
ＣＰＵ３を半田バンプ５を介して接続する。
【００２４】本実施例の大きさは、約７０ｍｍ×７５ｍ
ｍであり、この不揮発性メモリは、従来のＳＲＡＭと比
較して集積度が低く１６Ｋバイトであるが、本発明を適
用することで実質的にこの困難を克服できる。
ｍであり、この不揮発性メモリは、従来のＳＲＡＭと比
較して集積度が低く１６Ｋバイトであるが、本発明を適
用することで実質的にこの困難を克服できる。
【００２５】また、一般にキャッシュ・メモリの歩留り
が悪い場合、従来通り１チップづつウェハーからダイシ
ングした後に性能が確認されたチップのみを本実施例の
ように別の基板，基材に樹脂による埋め込み等で一体化
させれば、生産性良く同様な効果が得られることは明か
である。
が悪い場合、従来通り１チップづつウェハーからダイシ
ングした後に性能が確認されたチップのみを本実施例の
ように別の基板，基材に樹脂による埋め込み等で一体化
させれば、生産性良く同様な効果が得られることは明か
である。
【００２６】
【発明の効果】以上説明したように本発明によれば、従
来の製造プロセスよりも容易に高速動作のＣＰＵモジュ
ールを作製することが可能となり、しかも高周波数動作
のマイクロプロセッサや大容量のキャッシュ・メモリな
どを１つのパッケージに収めるために、情報処理システ
ムの組立も一層容易となり、生産性も著しく向上する。
来の製造プロセスよりも容易に高速動作のＣＰＵモジュ
ールを作製することが可能となり、しかも高周波数動作
のマイクロプロセッサや大容量のキャッシュ・メモリな
どを１つのパッケージに収めるために、情報処理システ
ムの組立も一層容易となり、生産性も著しく向上する。
【図１】本発明をＲＩＳＣ型ＣＰＵモジュールに適用し
た例の断面図である。
た例の断面図である。
【図２】図１に示した本発明適用例のＣＰＵとキャッシ
ュ・メモリとを結ぶ配線の模式図である。
ュ・メモリとを結ぶ配線の模式図である。
【図３】キャッシュ・メモリ・チップを樹脂で一体化し
たものを基板とした場合の実施例を示す断面図である。
たものを基板とした場合の実施例を示す断面図である。
【図４】従来例のＣＰＵモジュールを示す断面図であ
る。
る。
【図５】従来例のＣＰＵモジュールを示す断面図であ
る。
る。
１ キャッシュ・メモリ（ＮＥＣ製μＰＤ４６７１０） ２ Ｃｕ／ポリイミド多層配線 ３ ＣＰＵ（ＮＥＣ製μＰＤ３０３１０） ４ ＦＰＵ（ＮＥＣ製μＰＤ３０３１１） ５ 半田バンプ ６ 配線の切断箇所 ７ ＰＧＡタイプのＣＰＵパッケージ ８ コネクタ ９ キャッシュ・メモリ・パッケージ １０ プリント配線基板 １１ ＱＦＰタイプのＣＰＵパッケージ １２ ＦＰＵパッケージ １３ シリコン・ウェハー １４ Ｓｉベース １５ フレーム １６ 強誘電体を利用した不揮発性メモリ １７ エポキシ樹脂 １８ ポリイミド絶縁層 １９ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｈ０１Ｌ 25/065 25/07 25/18
Claims (6)
- 【請求項１】 基板と、マイクロプロセッサとを有する
ＣＰＵモジュールであって、 基板は、キャッシュ・メモリが内蔵されたシリコン・ウ
ェハーであり、 マイクロプロセッサは、少なくともＣＰＵ（中央演算処
理装置），ＦＰＵ（浮動小数点演算処理装置）を含み、
配線を介して基板の能動層側に実装され、基板内のキャ
ッシュ・メモリに電気的に接続されたものであることを
特徴とするＣＰＵモジュール。 - 【請求項２】 基板と、マイクロプロセッサとを有する
ＣＰＵモジュールであって、 基板は、少なくともキャッシュ・メモリ・チップを含む
複数個の半導体チップを他の基材と一体化したものであ
り、 マイクロプロセッサは、少なくともＣＰＵ（中央演算処
理装置），ＦＰＵ（浮動小数点演算処理装置）を含み、
配線を介して基板の能動層側に実装され、基板内のキャ
ッシュ・メモリに電気的に接続されたものであることを
特徴とするＣＰＵモジュール。 - 【請求項３】 請求項１、又は請求項２に記載のＣＰＵ
モジュールであって、 前記キャッシュ・メモリとプロセッサを接続する配線
は、同一配線層内の一部を切断して、基板内の任意のキ
ャッシュ・メモリをプロセッサから電気的に切り離すも
のであることを特徴とするＣＰＵモジュール。 - 【請求項４】 請求項１、又は請求項２に記載のＣＰＵ
モジュールであって、 前記キャッシュ・メモリとプロセッサを接続する配線
は、同一配線層内で予め接続されておらず、その一部を
選択的に接続して、基板内のキャッシュ・メモリとプロ
セッサとを電気的に接続するものであることを特徴とす
るＣＰＵモジュール。 - 【請求項５】 請求項１，請求項２，請求項３、又は請
求項４に記載のＣＰＵモジュールであって、 前記キャッシュ・メモリとプロセッサを接続する配線
は、Ｃｕ或いはＡｕ或いはＡｌ及びＡｌ−Ｓｉ合金を主
たる導体層とする配線層と、ポリイミド或いは誘電率が
４以下のポリマーの絶縁層とを多層に積層した多層配線
であることを特徴とするＣＰＵモジュール。 - 【請求項６】 請求項１，請求項２，請求項３，請求項
４、又は請求項５に記載のＣＰＵモジュールであって、 前記基板内に内蔵され、或いは一体化されるキャッシュ
・メモリは、強誘電体の分極反転を利用した不揮発性メ
モリであることを特徴とするＣＰＵモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316614A JPH06150031A (ja) | 1992-10-30 | 1992-10-30 | Ｃｐｕモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316614A JPH06150031A (ja) | 1992-10-30 | 1992-10-30 | Ｃｐｕモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150031A true JPH06150031A (ja) | 1994-05-31 |
Family
ID=18079027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316614A Pending JPH06150031A (ja) | 1992-10-30 | 1992-10-30 | Ｃｐｕモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150031A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7309659B1 (en) * | 2005-04-01 | 2007-12-18 | Advanced Micro Devices, Inc. | Silicon-containing resist to pattern organic low k-dielectrics |
| JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
| JP2011258189A (ja) * | 2010-06-09 | 2011-12-22 | Micron Technology Inc | プロセッサ・メインメモリのための持続性メモリ |
| JP2012511263A (ja) * | 2008-12-10 | 2012-05-17 | クアルコム，インコーポレイテッド | ３ｄマイクロアーキテクチャのシステムにおいて結合する平行プレーンメモリおよびプロセッサ |
| US9317450B2 (en) | 2010-09-30 | 2016-04-19 | Micron Technology, Inc. | Security protection for memory content of processor main memory |
| US9448938B2 (en) | 2010-06-09 | 2016-09-20 | Micron Technology, Inc. | Cache coherence protocol for persistent memories |
-
1992
- 1992-10-30 JP JP4316614A patent/JPH06150031A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
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| US8694737B2 (en) | 2010-06-09 | 2014-04-08 | Micron Technology, Inc. | Persistent memory for processor main memory |
| US9075725B2 (en) | 2010-06-09 | 2015-07-07 | Micron Technology, Inc. | Persistent memory for processor main memory |
| US9384134B2 (en) | 2010-06-09 | 2016-07-05 | Micron Technology, Inc. | Persistent memory for processor main memory |
| US9448938B2 (en) | 2010-06-09 | 2016-09-20 | Micron Technology, Inc. | Cache coherence protocol for persistent memories |
| US9317450B2 (en) | 2010-09-30 | 2016-04-19 | Micron Technology, Inc. | Security protection for memory content of processor main memory |
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