JPH06150663A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH06150663A JPH06150663A JP4293446A JP29344692A JPH06150663A JP H06150663 A JPH06150663 A JP H06150663A JP 4293446 A JP4293446 A JP 4293446A JP 29344692 A JP29344692 A JP 29344692A JP H06150663 A JPH06150663 A JP H06150663A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flops
- flop
- memory circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000004027 cell Anatomy 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 表示駆動回路等に内蔵されるシーケンシャル
ファイルアクセスの読み込み・書き込み可能な記憶回路
に、待ち時間なしで書き込みを開始できるようにする。 【構成】 アドレス選択用のシフトレジスタ５を構成す
るフリップフロップ群を、セット付きフリップフロップ
１、リセット付きフリップフロップ２〜４から構成す
る。書き込み要求信号１５を、セット付きフリップフロ
ップにはセット信号として、リセット付きフリップフロ
ップ２〜４にはリセット信号として入力する。
ファイルアクセスの読み込み・書き込み可能な記憶回路
に、待ち時間なしで書き込みを開始できるようにする。 【構成】 アドレス選択用のシフトレジスタ５を構成す
るフリップフロップ群を、セット付きフリップフロップ
１、リセット付きフリップフロップ２〜４から構成す
る。書き込み要求信号１５を、セット付きフリップフロ
ップにはセット信号として、リセット付きフリップフロ
ップ２〜４にはリセット信号として入力する。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路に関し、特にア
ドレスを順序よく変えることができる、読み出し書き込
み可能な記憶回路に関するものである。
ドレスを順序よく変えることができる、読み出し書き込
み可能な記憶回路に関するものである。
【０００２】
【従来の技術】従来、表示駆動回路に内蔵される表示デ
ータ記憶回路は、表示を行なっている間は常に順序よく
データを読み出せば良いことから、ランダムアクセスで
ある必要はなく、アクセスするアドレスを順序正しくシ
フトすれば良い。そして、ランダムアクセスの場合は入
力されたアドレス信号よりアドレス選択信号を作り出す
ためのデコード回路が必要であるが、アドレスを順序正
しくシフトするにはシフトレジスタを使えば良い。この
ため、表示データ駆動回路は、回路規模がかなり小さく
ても良い。
ータ記憶回路は、表示を行なっている間は常に順序よく
データを読み出せば良いことから、ランダムアクセスで
ある必要はなく、アクセスするアドレスを順序正しくシ
フトすれば良い。そして、ランダムアクセスの場合は入
力されたアドレス信号よりアドレス選択信号を作り出す
ためのデコード回路が必要であるが、アドレスを順序正
しくシフトするにはシフトレジスタを使えば良い。この
ため、表示データ駆動回路は、回路規模がかなり小さく
ても良い。
【０００３】またデータを書き換える際も、通常は一部
のデータのみ書き換えるのではなく全データを書き換え
ることから、スタートアドレスを検出してやれば後はア
ドレスの切り換えタイミングに合わせてデータを入力す
ればアドレスを気にすることなく、順序正しくデータを
書き換えることが出来る。
のデータのみ書き換えるのではなく全データを書き換え
ることから、スタートアドレスを検出してやれば後はア
ドレスの切り換えタイミングに合わせてデータを入力す
ればアドレスを気にすることなく、順序正しくデータを
書き換えることが出来る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の記憶回路の場合、データを書き換える際にスタ
ートアドレスを検出する必要があることから、そのため
の待ち時間が生じるという問題点があった。
た従来の記憶回路の場合、データを書き換える際にスタ
ートアドレスを検出する必要があることから、そのため
の待ち時間が生じるという問題点があった。
【０００５】本発明の目的は、表示駆動回路等に内蔵さ
れるシーケンシャルファイルアクセスの読み込み・書き
込み可能な記憶回路を、待ち時間なしで書き込みを開始
できるようにすることにある。
れるシーケンシャルファイルアクセスの読み込み・書き
込み可能な記憶回路を、待ち時間なしで書き込みを開始
できるようにすることにある。
【０００６】
【課題を解決するための手段】本発明によれば、第１乃
至第Ｎ（Ｎは２以上の整数）のアドレス選択信号線にそ
れぞれ出力が接続された第１乃至第Ｎのフリップフロッ
プを有するアドレス選択用のシフトレジスタを備えた読
み出し書き込み可能な記憶回路において、前記第１乃至
前記第Ｎのフリップフロップの内の一つのセット信号端
子と、前記第１乃至前記第Ｎのフリップフロップの内の
残りのフリップフロップのリセット信号端子とに、書き
込み要求信号の供給線が接続されたことを特徴とする記
憶回路が得られる。
至第Ｎ（Ｎは２以上の整数）のアドレス選択信号線にそ
れぞれ出力が接続された第１乃至第Ｎのフリップフロッ
プを有するアドレス選択用のシフトレジスタを備えた読
み出し書き込み可能な記憶回路において、前記第１乃至
前記第Ｎのフリップフロップの内の一つのセット信号端
子と、前記第１乃至前記第Ｎのフリップフロップの内の
残りのフリップフロップのリセット信号端子とに、書き
込み要求信号の供給線が接続されたことを特徴とする記
憶回路が得られる。
【０００７】更に本発明によれば、前記第１乃至前記第
Ｎのフリップフロップの内の一つが、前記第１のフリッ
プフロップであることを特徴とする記憶回路が得られ
る。
Ｎのフリップフロップの内の一つが、前記第１のフリッ
プフロップであることを特徴とする記憶回路が得られ
る。
【０００８】
【実施例】以下に本発明の実施例を図面を参照して説明
する。図１に本発明の実施例の記憶回路を示した。この
実施例の記憶回路は、アドレス選択用のシフトレジスタ
５を備えている。シフトレジスタ５は、セット付きフリ
ップフロップ（以下「Ｓ付きＦＦ」という。）１、並び
にリセット付きフリップフロップ２〜４（以下「Ｒ付き
ＦＦ」という。）で構成される。Ｓ付きＦＦ１、並びに
Ｒ付きＦ２〜４の出力は、アドレス選択線１１〜１４、
並びに記憶セル６〜９内の選択ゲートに各々接続されて
いる。記憶セル６〜９は、それぞれ、ビット線１６、１
７の間に設けられており、前記選択ゲートを構成する一
対のＭＯＳトランジスタ１８、１９と、これらの間に設
けられたインバータ２０、２１とを有する。尚、記憶セ
ル７〜９の内部は便宜上図示を省略した。
する。図１に本発明の実施例の記憶回路を示した。この
実施例の記憶回路は、アドレス選択用のシフトレジスタ
５を備えている。シフトレジスタ５は、セット付きフリ
ップフロップ（以下「Ｓ付きＦＦ」という。）１、並び
にリセット付きフリップフロップ２〜４（以下「Ｒ付き
ＦＦ」という。）で構成される。Ｓ付きＦＦ１、並びに
Ｒ付きＦ２〜４の出力は、アドレス選択線１１〜１４、
並びに記憶セル６〜９内の選択ゲートに各々接続されて
いる。記憶セル６〜９は、それぞれ、ビット線１６、１
７の間に設けられており、前記選択ゲートを構成する一
対のＭＯＳトランジスタ１８、１９と、これらの間に設
けられたインバータ２０、２１とを有する。尚、記憶セ
ル７〜９の内部は便宜上図示を省略した。
【０００９】Ｓ付きＦＦ１、Ｒ付きＦＦ２〜４には、前
段クロックφ1 、並びに後段クロックφ2 が、それぞれ
入力される。Ｓ付きＦＦ１のセット信号、およびＲ付き
ＦＦ２〜４のリセット信号には、書き込み要求信号１５
がそれぞれ入力される。
段クロックφ1 、並びに後段クロックφ2 が、それぞれ
入力される。Ｓ付きＦＦ１のセット信号、およびＲ付き
ＦＦ２〜４のリセット信号には、書き込み要求信号１５
がそれぞれ入力される。
【００１０】図２は実施例の記憶回路における動作を示
したタイミングチャートであり、この図２に従って実施
例の動作を説明をする。まずＲ付きＦＦ２の出力が
‘Ｈ’の時、Ｓ付きＦＦ１及び他のＲ付きＦＦ３，４は
出力‘Ｌ’である。すると、Ｒ付きＦＦ２にアドレス選
択線１２を介して接続された記憶セル７の選択ゲートが
開かれ、ビット線１６、１７を介して記憶セル７のデー
タが読み出される。
したタイミングチャートであり、この図２に従って実施
例の動作を説明をする。まずＲ付きＦＦ２の出力が
‘Ｈ’の時、Ｓ付きＦＦ１及び他のＲ付きＦＦ３，４は
出力‘Ｌ’である。すると、Ｒ付きＦＦ２にアドレス選
択線１２を介して接続された記憶セル７の選択ゲートが
開かれ、ビット線１６、１７を介して記憶セル７のデー
タが読み出される。
【００１１】またこの時、前段クロックφ1 の‘Ｈ’入
力を受けて、Ｒ付きＦＦ３は前段にＲ付きＦＦ２の出力
‘Ｈ’を取り込む。次に後段クロックφ2 の‘Ｈ’入力
を受けると、Ｒ付きＦＦ３は前段のデータ‘Ｈ’が後段
に伝達され、出力‘Ｈ’となる。この時、Ｒ付きＦＦ２
も同様に前段データが後段に伝達され、出力‘Ｌ’とな
る。
力を受けて、Ｒ付きＦＦ３は前段にＲ付きＦＦ２の出力
‘Ｈ’を取り込む。次に後段クロックφ2 の‘Ｈ’入力
を受けると、Ｒ付きＦＦ３は前段のデータ‘Ｈ’が後段
に伝達され、出力‘Ｈ’となる。この時、Ｒ付きＦＦ２
も同様に前段データが後段に伝達され、出力‘Ｌ’とな
る。
【００１２】上記のように、Ｓ付きＦＦ１、並びにＲ付
きＦＦ２〜４は、前段クロックφ1の‘Ｈ’入力で前段
にデータを取り込み、また後段クロックφ2 の‘Ｈ’入
力で、前段データが後段に伝達されて出力が変化する。
このため、‘Ｈ’データが後段クロックφ2 の‘Ｈ’入
力に同期して、Ｒ付きＦＦ２→Ｒ付きＦＦ３→Ｒ付きＦ
Ｆ４→Ｓ付きＦＦ１→Ｒ付きＦＦ２と、順序正しくシフ
トされる。またこの時、書き込み要求信号１５が入力さ
れると、直前の状態に関係なく、Ｓ付きＦＦ１はセット
され、出力が‘Ｈ’となる。またＲ付きＦＦ２〜４はリ
セットされて、出力が‘Ｌ’となる。そしてその後、後
段クロックφ2 の‘Ｈ’が入るたびに、‘Ｈ’データは
Ｒ付きＦＦ２〜４並びにＳ付きＦＦ１を順次シフトして
いく。
きＦＦ２〜４は、前段クロックφ1の‘Ｈ’入力で前段
にデータを取り込み、また後段クロックφ2 の‘Ｈ’入
力で、前段データが後段に伝達されて出力が変化する。
このため、‘Ｈ’データが後段クロックφ2 の‘Ｈ’入
力に同期して、Ｒ付きＦＦ２→Ｒ付きＦＦ３→Ｒ付きＦ
Ｆ４→Ｓ付きＦＦ１→Ｒ付きＦＦ２と、順序正しくシフ
トされる。またこの時、書き込み要求信号１５が入力さ
れると、直前の状態に関係なく、Ｓ付きＦＦ１はセット
され、出力が‘Ｈ’となる。またＲ付きＦＦ２〜４はリ
セットされて、出力が‘Ｌ’となる。そしてその後、後
段クロックφ2 の‘Ｈ’が入るたびに、‘Ｈ’データは
Ｒ付きＦＦ２〜４並びにＳ付きＦＦ１を順次シフトして
いく。
【００１３】この様に、書き込み要求信号１５を入力す
ることでアドレスは決定され、また後段クロックφ2 に
同期して順次シフトしていく。よって、書き込みデータ
をアドレスを気にすることなく、後段クロックφ2 に同
期して書き込めば良い。
ることでアドレスは決定され、また後段クロックφ2 に
同期して順次シフトしていく。よって、書き込みデータ
をアドレスを気にすることなく、後段クロックφ2 に同
期して書き込めば良い。
【００１４】
【発明の効果】以上の通り、本発明の記憶回路では、ア
ドレス選択用のシフトレジスタを構成するフリップフロ
ップ群の１つにはセット信号として、また他のフリップ
フロップにはリセット信号として書き込み要求信号をそ
れぞれ入力する。よって、書き込み要求信号を入力する
ことで直前の状態に関係なく常に正しい順序でフリップ
フロップのシフトが行われ、決まったアドレスにセット
できる。そしてこの結果、データを書き換える際にスタ
ートアドレスを検出する必要がなくなり、待ち時間なし
で書き込みが開始できるという効果を有する。
ドレス選択用のシフトレジスタを構成するフリップフロ
ップ群の１つにはセット信号として、また他のフリップ
フロップにはリセット信号として書き込み要求信号をそ
れぞれ入力する。よって、書き込み要求信号を入力する
ことで直前の状態に関係なく常に正しい順序でフリップ
フロップのシフトが行われ、決まったアドレスにセット
できる。そしてこの結果、データを書き換える際にスタ
ートアドレスを検出する必要がなくなり、待ち時間なし
で書き込みが開始できるという効果を有する。
【図１】本発明の実施例の記憶回路の回路図である。
【図２】図１の記憶回路におけるタイミングチャート図
である。
である。
１ セット付きフリップフロップ ２〜４ リセット付きフリップフロップ ５ シフトレジスタ ６〜９ 記憶セル
Claims (2)
- 【請求項１】 第１乃至第Ｎ（Ｎは２以上の整数）のア
ドレス選択信号線にそれぞれ出力が接続された第１乃至
第Ｎのフリップフロップを有するアドレス選択用のシフ
トレジスタを備えた読み出し書き込み可能な記憶回路に
おいて、 前記第１乃至前記第Ｎのフリップフロップの内の一つの
セット信号端子と、前記第１乃至前記第Ｎのフリップフ
ロップの内の残りのフリップフロップのリセット信号端
子とに、書き込み要求信号の供給線が接続されたことを
特徴とする記憶回路。 - 【請求項２】 前記第１乃至前記第Ｎのフリップフロッ
プの内の一つが、前記第１のフリップフロップであるこ
とを特徴とする請求項１に記載の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293446A JPH06150663A (ja) | 1992-10-30 | 1992-10-30 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293446A JPH06150663A (ja) | 1992-10-30 | 1992-10-30 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150663A true JPH06150663A (ja) | 1994-05-31 |
Family
ID=17794875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293446A Pending JPH06150663A (ja) | 1992-10-30 | 1992-10-30 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150663A (ja) |
-
1992
- 1992-10-30 JP JP4293446A patent/JPH06150663A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990916 |