JPH06161621A

JPH06161621A - データ伝送方式

Info

Publication number: JPH06161621A
Application number: JP4309066A
Authority: JP
Inventors: Shigeru Kaneko; 茂金子; Ryoichi Kurihara; 良一栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-11-18
Filing date: 1992-11-18
Publication date: 1994-06-10

Abstract

(57)【要約】【目的】特に、メモリパッケージの実装枚数が異なる
制御部と複数のメモリパッケージ間のデータ伝送におい
て、信号波形を最適化し、かつ信号伝搬遅延時間を一定
にしてデータ転送の高速化が可能とされるデータ伝送方
式を提供する。【構成】メモリパッケージからの読み出しに必要な機
能のみを示し、その上実装するメモリパッケージを１枚
とし、データ伝送路によりメモリパッケージと制御部間
のデータ転送を行うデータ伝送方式であって、制御部
１、メモリパッケージ２および複数のダミーパッケージ
３（３Ａ〜３Ｍ）から構成されている。そして、ダミー
パッケージ３Ａ〜３Ｍには、メモリパッケージ内駆動回
路２２と同じ入力インピーダンスを有するコンデンサ３
１Ａ〜３１Ｍと、メモリＩＣ２１がデータ出力を停止し
て出力状態を開放にしている時と同じ入力インピーダン
スを有するコンデンサ３２Ａ〜３２Ｍが備えられてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の制御ユニット間
のデータ転送方式に関し、特に複数のメモリパッケージ
を使用し、かつメモリパッケージの実装枚数が異なる装
置において、メモリパッケージと制御部との間における
データ転送の高速化が可能とされるデータ伝送方式に適
用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、複数のメモリパッケージを使
用する装置では、複数のメモリスロットを設け、このメ
モリスロットに必要枚数のメモリパッケージを実装する
方式が一般に用いられる。この時、制御部とメモリパッ
ケージとの間のデータ転送を高速に行うには、メモリパ
ッケージを制御する制御信号およびデータ信号の信号伝
搬遅延時間をメモリパッケージ実装枚数に関わらずに一
定にする必要がある。

【０００３】ここで、図５を用いて、メモリパッケージ
からデータを読み出す場合のタイミングにより信号伝搬
遅延時間をメモリパッケージ実装枚数に関わらずに一定
にする必要性を説明する。

【０００４】始めに、メモリパッケージからデータを読
み出す場合、データ読み出しに必要な制御信号を制御部
から出力し、メモリパッケージからの読み出しデータを
制御部で受け取るが、制御信号を出力して読み出しデー
タを受け取るまでの時間は、メモリパッケージの読み出
しに必要な時間Ｂと、制御部とメモリパッケージとの間
の信号伝搬遅延時間Ａで決まり、その時間は２Ａ＋Ｂと
なる。

【０００５】また、制御部からの制御信号を切断し、メ
モリパッケージのデータ出力を終了させる時も、制御信
号を切断して読み出しデータ出力が切れるまでの時間
は、メモリパッケージの読み出しデータ出力を終了させ
るに必要な時間Ｃと、制御部とメモリパッケージとの間
の信号伝搬遅延時間Ａで決まり、その時間は２Ａ＋Ｃと
なる。

【０００６】さらに、制御部でメモリパッケージからの
読み出しデータを受け取るために必要な時間は、読み出
しデータ受取りタイミングに対するデータセットアップ
時間Ｄとデータホールド時間Ｅで決まる。

【０００７】よって、制御信号を出力してから読み出し
データ受取りタイミングまでの時間Ｆは２Ａ＋Ｂ＋Ｄと
なり、読み出しデータ受取りタイミングから制御信号を
切断するまでの時間ＧはＥ−（２Ａ＋Ｃ）となり、制御
信号の信号幅Ｈは｛２Ａ＋Ｂ＋Ｄ｝＋｛Ｅ−（２Ａ＋
Ｃ）｝＝Ｂ＋Ｄ＋Ｅ−Ｃとなる。

【０００８】しかし、制御部とメモリパッケージとの間
の信号伝搬遅延時間Ａは、制御部の制御信号駆動回路の
駆動能力と制御信号駆動回路の負荷により、またメモリ
パッケージのデータ出力駆動回路の駆動能力とデータ出
力駆動回路の負荷により決まる。ここでは、説明を簡単
にするために同じ遅延時間としている。これは、負荷が
変われば信号伝搬遅延時間Ａが変化することを意味す
る。

【０００９】ここで、駆動回路の負荷とはメモリパッケ
ージと制御部を接続する接続線の浮遊容量、インダクタ
ンス、およびメモリスロットに実装したメモリパッケー
ジの浮遊容量、インダクタンス、さらにメモリスロット
の浮遊容量、インダクタンスで決定される。

【００１０】一般に、制御部とメモリパッケージを実装
する複数のメモリスロットの間の接続は、制御部を簡単
にするため、および制御部とメモリスロットとの接続線
を減らすために制御部と各メモリスロットを１対１で接
続するのではなく、各メモリスロットを共通に接続して
いる。

【００１１】よって、メモリスロットに実装しているメ
モリパッケージの枚数により制御信号駆動回路の負荷お
よびデータ出力駆動回路の負荷が変化し、制御部とメモ
リパッケージとの間の信号伝搬遅延時間Ａも変化する。

【００１２】すなわち、制御部と各メモリスロットを１
対１で接続する場合の制御信号の信号幅Ｈは先に述べた
ようにＢ＋Ｄ＋Ｅ−Ｃとなるが、各メモリスロットを共
通に接続する場合の制御信号の信号幅Ｈはこれより長く
する必要がある。

【００１３】ここで、メモリスロットに実装しているメ
モリパッケージの実装枚数が最小の場合の信号伝搬遅延
時間をＡとし、実装枚数が最大の場合の信号伝搬遅延時
間をＡ＋ΔＡとすると、メモリパッケージの実装枚数が
最大の場合の制御信号を出力してから読み出しデータ受
取りタイミングまでの時間Ｆは２（Ａ＋ΔＡ）＋Ｂ＋Ｄ
となり、読み出しデータ受取りタイミングから制御信号
を切断するまでの時間ＧはＥ−｛２（Ａ＋ΔＡ）＋Ｃ｝
となる。

【００１４】よって、制御信号を出力してから読み出し
データ受取りタイミングまでの時間Ｆは、メモリパッケ
ージの実装枚数が最大の場合が大きく、逆に読み出しデ
ータ受取りタイミングから制御信号を切断するまでの時
間Ｇは、メモリパッケージの実装枚数が最小の場合が大
きい。

【００１５】また、メモリパッケージからの読み出しデ
ータを制御部で正しく受け取るには、読み出しデータ受
取りタイミングに対するデータセットアップ時間Ｄおよ
びデータホールド時間Ｅをメモリパッケージの実装枚数
に関わらずに保証する必要がある。

【００１６】そこで、制御信号を出力してから読み出し
データ受取りタイミングまでの時間Ｆは、メモリパッケ
ージの実装枚数が最大の場合の２（Ａ＋ΔＡ）＋Ｂ＋Ｄ
とし、読み出しデータ受取りタイミングから制御信号を
切断するまでの時間Ｇは、メモリパッケージの実装枚数
が最小の場合のＥ−（２Ａ＋Ｃ）とする必要がある。

【００１７】以上のことから、制御信号の信号幅Ｈは
｛２（Ａ＋ΔＡ）＋Ｂ＋Ｄ｝＋｛Ｅ−（２Ａ＋Ｃ）｝＝
Ｂ＋Ｄ＋Ｅ−Ｃ＋２・ΔＡとなり、制御部と各メモリス
ロットを１対１で接続する場合に対して２・ΔＡだけ長
くする必要がある。

【００１８】これは、メモリパッケージから連続してデ
ータを読み出す場合、１回の読み出しに必要な時間が長
くなり、制御部とメモリパッケージ間の高速データ転送
を行う上で大きな問題となる。

【００１９】その上、制御部と各メモリスロットを共通
に接続する場合は、さらに別の問題がある。すなわち、
制御部からメモリパッケージへの制御信号、またはメモ
リパッケージから制御部へのデータ信号の信号波形は駆
動回路の特性インピーダンスおよび駆動回路の負荷の特
性インピーダンスで決まる。

【００２０】よって、メモリパッケージの実装枚数が変
わると駆動回路の負荷の特性インピーダンスが変わり、
その信号波形が変化することとなる。従って、制御部と
メモリパッケージ間の高速データ転送を行うには制御信
号および読み出しデータ信号の信号波形を最適にする必
要がある。

【００２１】これは、制御部とメモリパッケージの接続
ネットが、終端ネットか非終端ネットかにより異なる。
たとえば、終端ネットの場合は、接続ネットの特性イン
ピーダンスと同じインピーダンスで終端することにより
信号波形を最適にすることができる。しかし、接続ネッ
トの特性インピーダンスと異なるインピーダンスで終端
すると信号波形に歪が生じ、その分信号伝搬遅延時間が
大きくなる。

【００２２】一方、接続ネットが非終端ネットの場合
は、ネットの終端がないために信号伝搬遅時に信号の反
射が生じ、オーバーシュートやアンダーシュート、およ
び信号レベル変化時に信号波形に段ができるなどの波形
歪が生じる。これを防ぐため、信号駆動回路と信号ネッ
トの間に抵抗を挿入することが一般に行われている。こ
の抵抗をダンピング抵抗と呼んでいるが、このダンピン
グ抵抗により波形歪を最小限に留め、信号波形を最適に
している。

【００２３】以上のように、従来技術では終端またはダ
ンピング抵抗により信号波形の最適化を行っているが、
メモリパッケージの実装枚数が変わると駆動回路の負荷
の特性インピーダンスが変わるため、その都度、終端ま
たはダンピング抵抗を変える必要がある。しかし、これ
は実用的ではない。

【００２４】よって、制御部とメモリパッケージを実装
する複数のメモリスロットの間の接続を、制御部を簡単
にするため、および制御部とメモリスロットとの接続線
を減らすために、制御部とメモリパッケージ間の高速デ
ータ転送を犠牲にして各メモリスロットを共通に接続し
ているのが一般的である。

【００２５】以上述べたように、制御部とメモリパッケ
ージ間の高速データ転送を行うには、メモリパッケージ
を制御する制御信号およびデータ信号の信号伝搬遅延時
間をメモリパッケージの実装枚数に関わらずに一定にす
る必要がある。

【００２６】なお、信号伝搬遅延時間を一定にする従来
技術としては、処理装置などの基準クロック信号の接続
を同一の負荷を一定の数だけ接続する方法などがある。

【００２７】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、たとえば制御部とメモリパッケー
ジ間の接続に適用するためには、実装するメモリパッケ
ージの枚数を実際に必要とするパッケージ枚数と関係な
しに常に最大の枚数を実装するか、制御部とメモリパッ
ケージ間の接続を１対１に行う必要があるが、いずれも
実用的ではない。

【００２８】すなわち、前者の最大の枚数を常に実装す
る場合には、実際に必要とするメモリパッケージの枚数
以上のメモリパッケージが必要になるという問題があ
る。

【００２９】また、後者の１対１に接続を行う場合に
は、制御部での読み出しデータ受取り回路がメモリパッ
ケージの枚数分必要となり、制御部の論理規模が膨大と
なる上、さらに制御部とメモリパッケージを実装するメ
モリスロットとの接続もメモリパッケージの枚数分必要
となり、接続線数が膨大になるなどの問題が生じる。

【００３０】そこで、本発明の目的は、複数の制御ユニ
ット間、特にメモリパッケージの実装枚数が異なる制御
部と複数のメモリパッケージ間のデータ伝送において、
信号波形を最適化し、かつ信号伝搬遅延時間を一定にし
てメモリパッケージと制御部との間におけるデータ転送
を高速に行うことができるデータ伝送方式を提供するこ
とにある。

【００３１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００３２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００３３】すなわち、本発明のデータ伝送方式は、複
数の制御ユニットと複数のスロットを有し、複数のスロ
ットに複数の制御ユニットをそれぞれ実装し、複数のス
ロットのそれぞれを共通に接続するデータ伝送路により
複数の制御ユニット間のデータ転送を行うデータ伝送方
式であって、複数の制御ユニットのそれぞれから見たデ
ータ伝送路の特性インピーダンスを、複数の制御ユニッ
トの実装数に関わらずに常に一定にするインピーダンス
制御手段を備えるものである。

【００３４】この場合に、前記複数の制御ユニットと複
数のスロットを制御部および複数のメモリスロットと
し、制御部と複数のメモリスロットのそれぞれを共通に
接続するデータ伝送路により複数のメモリスロットに実
装した単数または複数のメモリパッケージと制御部間の
データ転送を行うようにしたものである。

【００３５】また、前記インピーダンス制御手段とし
て、メモリスロットに実装可能で、メモリパッケージと
同じ特性インピーダンスを持つダミーパッケージを設
け、メモリパッケージを実装していないメモリスロット
にダミーパッケージを実装するようにしたものである。

【００３６】さらに、前記インピーダンス制御手段とし
て、制御部に特性インピーダンスを可変できるダミー負
荷を設け、このダミー負荷を制御してその特性インピー
ダンスを設定するようにしたものである。

【００３７】また、前記インピーダンス制御手段とし
て、メモリスロットに実装可能で、特性インピーダンス
を可変できるダミー負荷を有するダミーパッケージを設
け、このダミーパッケージをメモリパッケージを実装し
ていないメモリスロットに１枚だけ実装し、かつ制御部
からダミーパッケージを制御する制御手段を設け、制御
部からダミーパッケージを制御してその特性インピーダ
ンスを設定するようにしたものである。

【００３８】さらに、前記インピーダンス制御手段とし
て、メモリパッケージ内に特性インピーダンスを可変で
きるダミー負荷を設け、かつ制御部からダミー負荷を制
御する制御手段を設け、制御部からダミー負荷を制御し
てその特性インピーダンスを設定するようにしたもので
ある。

【００３９】この場合に、前記ダミー負荷を、メモリパ
ッケージと同じ特性インピーダンスを持つダミー負荷回
路と、このダミー負荷回路を接続または開放する複数の
スイッチとから構成するようにしたものである。

【００４０】

【作用】前記したデータ伝送方式によれば、インピーダ
ンス制御手段が備えられることにより、複数の制御ユニ
ットと複数のスロット、たとえば制御部と複数のメモリ
スロットに実装した単数または複数のメモリパッケージ
のそれぞれから見たデータ伝送路の特性インピーダンス
を、メモリパッケージの実装枚数に関わらずに常に一定
にすることができる。

【００４１】すなわち、制御部とメモリパッケージを実
装するメモリスロットとの接続を各メモリスロットで共
通に行い、かつ特性インピーダンスを変化させることの
できるインピーダンス制御手段、たとえばメモリパッケ
ージと同じ特性インピーダンスを持つダミーパッケー
ジ、または制御部、ダミーパッケージまたはメモリパッ
ケージ内に特性インピーダンスを可変できるダミー負荷
を、制御部とメモリパッケージとの間の接続線上に接続
することにより可能とすることができる。

【００４２】これにより、ダミーパッケージの実装また
はダミー負荷の特性インピーダンスを変化させること
で、制御部またはメモリパッケージの信号駆動回路の負
荷がメモリパッケージの実装枚数に関わらずに常に一定
になり、これによって信号波形を最適化でき、かつ制御
部とメモリパッケージ間の信号伝搬遅延時間を一定にし
て、制御部とメモリパッケージ間のデータ伝送を高速に
行うことができる。さらに、このためのコストアップも
最小限に抑えることができる。

【００４３】

【実施例１】図１は本発明の一実施例であるダミーパッ
ケージを用いたデータ伝送方式を示す機能ブロック図で
ある。

【００４４】まず、図１により本実施例のダミーパッケ
ージを用いたデータ伝送方式の構成を説明する。

【００４５】本実施例のデータ伝送方式は、たとえば説
明を簡単にするためにメモリパッケージからの読み出し
に必要な機能のみを示し、その上実装するメモリパッケ
ージを１枚とし、データ伝送路によりメモリパッケージ
と制御部間のデータ転送を行うデータ伝送方式とされ、
制御部１、メモリパッケージ２および複数のダミーパッ
ケージ（インピーダンス制御手段）３（３Ａ〜３Ｍ）か
ら構成され、メモリパッケージ２およびダミーパッケー
ジ３Ａ〜３Ｍは複数のメモリスロット４Ａ〜４Ｎにそれ
ぞれ実装され、さらに制御部１とメモリスロット４Ａ〜
４Ｎは、制御信号接続線５およびデータ信号接続線６を
通じて共通に接続されている。

【００４６】制御部１には、制御信号を出力する制御信
号駆動回路１１と、読み出しデータ受取り回路１２と、
読み出しデータを受取るタイミングを示す読み出しデー
タ受取りタイミング信号１３と、制御信号および読み出
しデータ受取りタイミング信号１３を生成するタイミン
グ生成回路１４が備えられている。

【００４７】メモリパッケージ２には、装置として必要
なデータ幅を満足する複数のメモリＩＣ２１と、制御部
１からの制御信号をメモリＩＣ２１に供給するメモリパ
ッケージ内駆動回路２２が備えられ、このメモリパッケ
ージ２は１枚だけメモリスロット４Ｎに実装されてい
る。

【００４８】また、このメモリＩＣ２１は、制御部１か
らの制御信号により動作を開始し、記憶しているデータ
を読み出した後にこれを出力し、かつ制御信号が切断さ
れるとデータ出力を停止して出力状態を開放するように
なっている。

【００４９】ダミーパッケージ３Ａ〜３Ｍは、同じ回路
構成のものであり、それぞれにメモリパッケージ内駆動
回路２２と同じ入力インピーダンスを有するコンデンサ
３１Ａ〜３１Ｍと、メモリＩＣ２１がデータ出力を停止
して出力状態を開放にしている時と同じ入力インピーダ
ンスを有するコンデンサ３２Ａ〜３２Ｍが備えられ、こ
のダミーパッケージ３Ａ〜３Ｍはメモリパッケージ２が
実装されていないメモリスロット４Ａ〜４Ｍに実装され
ている。

【００５０】次に、本実施例の作用について説明する。

【００５１】まず、制御部１内のタイミング生成回路１
４により生成した制御信号を、制御信号駆動回路１１に
より制御信号接続線５に出力し、制御信号接続線５によ
りメモリスロット４Ｎに実装されているメモリパッケー
ジ２に制御信号を供給する。

【００５２】さらに、メモリパッケージ２では制御信号
を受け取ると、メモリパッケージ内駆動回路２２により
制御信号を各メモリＩＣ２１に供給してメモリＩＣ２１
を動作させ、各メモリＩＣ２１に記憶しているデータを
読み出した後にこれを出力させる。

【００５３】そして、各メモリＩＣ２１からの読み出し
データは、データ信号接続線６により制御部１内の読み
出しデータ受取り回路１２に伝えられ、タイミング生成
回路１４からの読み出しデータ受取りタイミング信号１
３により読み出しデータ受取り回路１２で受け取る。

【００５４】この場合に、各部の動作タイミングは、図
５を用いて従来技術でも述べたように、制御部１から制
御信号を出力してから読み出しデータ受取りタイミング
までの時間Ｆは２Ａ＋Ｂ＋Ｄとなり、読み出しデータ受
取りタイミングから制御信号を切断するまでの時間Ｇは
Ｅ−（２Ａ＋Ｃ）となり、制御信号の信号幅Ｈは｛２Ａ
＋Ｂ＋Ｄ｝＋｛Ｅ−（２Ａ＋Ｃ）｝＝Ｂ＋Ｄ＋Ｅ−Ｃと
なる。

【００５５】ここで、制御部１とメモリパッケージ２と
の間の信号伝搬遅延時間Ａは、制御部１の制御信号駆動
回路１１の駆動能力と制御信号駆動回路１１の負荷、す
なわち制御信号接続線５、データ信号接続線６の浮遊容
量、インダクタンス、およびメモリパッケージ２の浮遊
容量、インダクタンス、さらにメモリスロット４Ｎの浮
遊容量、インダクタンスにより、またメモリパッケージ
２のメモリＩＣ２１の駆動能力とメモリＩＣ２１の負荷
により決定される。

【００５６】すなわち、制御部１とメモリパッケージ２
を実装するメモリスロット４Ｎの間の接続は、各メモリ
スロット４Ａ〜４Ｎに共通にしており、メモリスロット
４Ｎに実装しているメモリパッケージ２の枚数により制
御信号駆動回路１１の負荷およびメモリＩＣ２１の負荷
が変化し、制御部１とメモリパッケージ２との間の信号
伝搬遅延時間Ａも変化する。

【００５７】しかし、本実施例では、メモリパッケージ
２を実装していないメモリスロット４Ａ〜４Ｍにはダミ
ーパッケージ３Ａ〜３Ｍを実装しており、かつダミーパ
ッケージ３Ａ〜３Ｍの入力インピーダンスがメモリパッ
ケージ２と同じであることから、実装しているメモリパ
ッケージ２の枚数に関わらず、制御信号駆動回路１１の
負荷およびメモリＩＣ２１の負荷を一定とすることがで
きる。

【００５８】これにより、制御信号駆動回路１１の負荷
およびメモリＩＣ２１の負荷が常に一定となることで、
制御部１とメモリパッケージ２との間の信号伝搬遅延時
間Ａも一定になり、よって制御信号のタイミングを最適
化でき、制御信号の信号幅を最短にして制御部１とメモ
リパッケージ２との間のデータ転送を高速に行うことが
できる。

【００５９】また、各メモリスロット４Ａ〜４Ｎには、
メモリパッケージ２またはメモリパッケージ２と同じ特
性インピーダンスを持ったダミーパッケージ３Ａ〜３Ｍ
を実装しているので、メモリパッケージ２の実装枚数に
関わらずに負荷分布も含めて常に一定であり、信号波形
の最適化を容易に行うことができる。

【００６０】従って、本実施例のデータ伝送方式によれ
ば、メモリパッケージ２が実装されていないメモリスロ
ット４Ａ〜４Ｍに、コンデンサ３１Ａ〜３１Ｍおよびコ
ンデンサ３２Ａ〜３２Ｍによるダミーパッケージ３Ａ〜
３Ｍが実装されることにより、信号波形を最適化でき、
かつ制御部１とメモリパッケージ２の間の高速なデータ
伝送が可能となる。

【００６１】

【実施例２】図２は本発明の他の実施例である制御部に
ダミー負荷を設けたデータ伝送方式を示す機能ブロック
図である。

【００６２】本実施例のデータ伝送方式は、実施例１と
同様にメモリパッケージからの読み出しに必要な機能の
みを示し、その上実装するメモリパッケージを１枚と
し、データ伝送路によりメモリパッケージと制御部間の
データ転送を行うデータ伝送方式とされ、実施例１との
相違点は、制御部１ａに特性インピーダンスを可変でき
るダミー負荷（インピーダンス制御手段）７を設ける点
である。

【００６３】すなわち、制御部１ａには、制御信号駆動
回路１１、読み出しデータ受取り回路１２と、読み出し
データ受取りタイミング信号１３およびタイミング生成
回路１４に加えて、特性インピーダンスを設定できるダ
ミー負荷７と、タイミング生成回路１４ａから出力され
るダミー負荷制御信号１５が備えられ、メモリパッケー
ジ２の実装枚数に関わらず、制御部１およびメモリパッ
ケージ２から見たデータ伝送路の特性インピーダンスが
一定になるように構成されている。

【００６４】このダミー負荷７には、メモリパッケージ
内駆動回路２２と同じ入力インピーダンスを有するコン
デンサ７１Ａ〜７１Ｍと、メモリＩＣ２１がデータ出力
を停止して出力状態を開放にしている時と同じ入力イン
ピーダンスを有するコンデンサ７３Ａ〜７３Ｍと、制御
信号出力とコンデンサ７１Ａ〜７１Ｍとの間を接続する
か切断するかを決めるスイッチ７２Ａ〜７２Ｍと、デー
タ信号入力とコンデンサ７３Ａ〜７３Ｍとの間を接続す
るか切断するかを決めるスイッチ７４Ａ〜７４Ｍが備え
られている。

【００６５】そして、コンデンサ７１Ａ〜７１Ｍ、７３
Ａ〜７３Ｍのスイッチ７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍ
に接続していない一端はグランドに接続され、またスイ
ッチ７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍの接続／切断は、
ダミー負荷制御信号１５により制御されるようになって
いる。

【００６６】なお、コンデンサ７１Ａ〜７１Ｍ、７３Ａ
〜７３Ｍおよびスイッチ７２Ａ〜７２Ｍ、７４Ａ〜７４
Ｍは、メモリパッケージ２が最大でＮ枚なのに対してＮ
−１個となっているのは、メモリパッケージ２は少なく
ても１枚は実装されるからである。

【００６７】本実施例においては、メモリスロットは４
Ａ〜４ＮとＮ個あり、メモリパッケージ２は最大でＮ枚
実装されるが、この場合にはメモリパッケージ２は１枚
のみ実装されているので、メモリパッケージ２をＮ枚実
装した場合に比べてＮ−１枚分だけ制御信号駆動回路１
１の負荷およびメモリＩＣ２１の負荷が小さくなる。

【００６８】よって、ダミー負荷制御信号１５により、
Ｎ−１個のスイッチ７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍを
接続状態にして制御信号駆動回路１１の負荷およびメモ
リＩＣ２１の負荷を補正し、メモリパッケージ２をＮ枚
実装した場合と同じ負荷とする。

【００６９】同様に、メモリパッケージ２を２枚実装し
た場合は、ダミー負荷制御信号１５によりＮ−２個のス
イッチ７２Ａ〜７２Ｌ、７４Ａ〜７４Ｌを接続状態に
し、さらにメモリパッケージ２をＮ枚実装した場合は、
全てのスイッチ７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍを切断
状態にして、メモリパッケージ２の実装枚数に関わら
ず、制御信号駆動回路１１の負荷およびメモリＩＣ２１
の負荷を一定にすることができる。

【００７０】従って、本実施例のデータ伝送方式によれ
ば、制御部１ａに、コンデンサ７１Ａ〜７１Ｍ、コンデ
ンサ７３Ａ〜７３Ｍ、スイッチ７２Ａ〜７２Ｍおよびス
イッチ７４Ａ〜７４Ｍによる特性インピーダンスを設定
できるダミー負荷７が備えられることにより、実施例１
と同様に制御信号のタイミングを最適化でき、制御信号
の信号幅を最短にして制御部１とメモリパッケージ２と
の間のデータ転送の高速化が可能とされ、その上必要な
枚数のメモリパッケージ２のみを実装すればよいので、
メモリパッケージ２を追加実装する時に実施例１のよう
にダミーパッケージ３を除去する必要がない。

【００７１】

【実施例３】図３は本発明のさらに他の実施例であるダ
ミーパッケージにダミー負荷を設けたデータ伝送方式を
示す機能ブロック図である。

【００７２】本実施例のデータ伝送方式は、実施例１お
よび２と同様にメモリパッケージからの読み出しに必要
な機能のみを示し、その上実装するメモリパッケージを
１枚とし、データ伝送路によりメモリパッケージと制御
部間のデータ転送を行うデータ伝送方式とされ、実施例
２との相違点は、制御部１ａに代えて、ダミーパッケー
ジ３ａに特性インピーダンスを可変できるダミー負荷
（インピーダンス制御手段）７を設ける点である。

【００７３】すなわち、ダミーパッケージ３ａにはダミ
ー負荷７が実装され、このダミー負荷７には、実施例２
と同様にコンデンサ７１Ａ〜７１Ｍ、コンデンサ７３Ａ
〜７３Ｍと、ダミーパッケージ３ａの制御信号入力とコ
ンデンサ７１Ａ〜７１Ｍとの間を接続するか切断するか
を決めるスイッチ７２Ａ〜７２Ｍと、ダミーパッケージ
３ａのデータ信号出力とコンデンサ７３Ａ〜７３Ｍとの
間を接続するか切断するかを決めるスイッチ７４Ａ〜７
４Ｍが備えられている。

【００７４】また、制御部１ｂには、制御信号駆動回路
１１、読み出しデータ受取り回路１２、読み出しデータ
受取りタイミング信号１３の他に、制御信号、読み出し
データ受取りタイミング信号１３に加えてダミー負荷制
御信号１５を生成するタイミング生成回路１４ａと、ダ
ミーパッケージ３ａ内のダミー負荷７を制御するダミー
負荷制御信号１５を出力するダミー負荷制御信号駆動回
路１６が備えられ、制御部１とダミーパッケージ３ａの
メモリスロット４Ａがダミー負荷制御信号接続線８を通
じて接続されている。

【００７５】なお、ダミー負荷制御信号１５によりスイ
ッチ７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍの状態を設定する
のは、メモリパッケージ２を動作させる前の初期設定時
に行う。

【００７６】従って、本実施例のデータ伝送方式によれ
ば、ダミーパッケージ３ａに、コンデンサ７１Ａ〜７１
Ｍ、コンデンサ７３Ａ〜７３Ｍ、スイッチ７２Ａ〜７２
Ｍおよびスイッチ７４Ａ〜７４Ｍによる特性インピーダ
ンスを設定できるダミー負荷７が備えられることによ
り、メモリパッケージ２の実装枚数に関わらず、制御信
号駆動回路１１の負荷およびメモリＩＣ２１の負荷を一
定にすることができるので、実施例２と同様に制御部１
とメモリパッケージ２との間のデータ転送の高速化が可
能とされ、メモリパッケージ２を追加実装する時に、必
要な枚数のメモリパッケージ２を実装することができ
る。

【００７７】

【実施例４】図４は本発明のさらに他の実施例であるメ
モリパッケージにダミー負荷を設けたデータ伝送方式を
示す機能ブロック図である。

【００７８】本実施例のデータ伝送方式は、実施例１〜
３と同様にメモリパッケージからの読み出しに必要な機
能のみを示し、その上実装するメモリパッケージを１枚
とし、データ伝送路によりメモリパッケージと制御部間
のデータ転送を行うデータ伝送方式とされ、実施例２お
よび３との相違点は、制御部１ａ、ダミーパッケージ３
ａに代えて、メモリパッケージ２ａに特性インピーダン
スを可変できるダミー負荷（インピーダンス制御手段）
７を設ける点である。

【００７９】すなわち、メモリパッケージ２ａには、複
数のメモリＩＣ２１およびメモリパッケージ内駆動回路
２２に加えて、特性インピーダンスを設定できるダミー
負荷７が備えられている。

【００８０】このダミー負荷７には、実施例２および３
と同様にコンデンサ７１Ａ〜７１Ｍ、コンデンサ７３Ａ
〜７３Ｍと、メモリパッケージ２ａの制御信号入力とコ
ンデンサ７１Ａ〜７１Ｍとの間を接続するか切断するか
を決めるスイッチ７２Ａ〜７２Ｍと、メモリパッケージ
２ａのデータ信号出力とコンデンサ７３Ａ〜７３Ｍとの
間を接続するか切断するかを決めるスイッチ７４Ａ〜７
４Ｍが備えられている。

【００８１】また、制御部１ｂには、制御信号駆動回路
１１、読み出しデータ受取り回路１２、読み出しデータ
受取りタイミング信号１３、制御信号、読み出しデータ
受取りタイミング信号１３およびダミー負荷制御信号１
５を生成するタイミング生成回路１４ａ、メモリパッケ
ージ２ａ内のダミー負荷７を制御するダミー負荷制御信
号１５を出力するダミー負荷制御信号駆動回路１６が備
えられ、制御部１ｂとメモリパッケージ２ａのメモリス
ロット４Ｎがダミー負荷制御信号接続線８を通じて接続
されている。

【００８２】なお、本実施例では、実装するメモリパッ
ケージ２ａは１枚であるのでダミー負荷７は全体で１個
であり、１個のダミー負荷７の中のＮ−１個のスイッチ
７２Ａ〜７２Ｍ、７４Ａ〜７４Ｍを接続状態にしてい
る。しかし、メモリパッケージ２ａを２枚実装した場合
は、ダミー負荷７は全体で２個となるので、２個のダミ
ー負荷７の中のＮ−２個のスイッチ７２Ａ〜７２Ｌ、７
４Ａ〜７４Ｌを接続状態にすることとなる。

【００８３】この時、２個のダミー負荷７の中の１個の
ダミー負荷７のスイッチ７２Ａ、７４Ａを接続状態にす
るのではなく、２個のダミー負荷７に平均的に分散させ
た方がよい。また、メモリパッケージ２ａを３枚以上実
装した場合も同様に、それぞれのメモリパッケージ２ａ
内のダミー負荷７に平均的に分散させた方がよい。

【００８４】これは、メモリパッケージ２ａを最大の枚
数実装した時は、全てのメモリスロット４Ａ〜４Ｎにメ
モリパッケージ２ａが実装されて負荷が平均的に分散し
ているので、複数のダミー負荷７に平均的に分散させた
方がこの時の負荷状態に近ずけることができるためであ
る。

【００８５】従って、本実施例のデータ伝送方式によれ
ば、メモリパッケージ２ａに、コンデンサ７１Ａ〜７１
Ｍ、コンデンサ７３Ａ〜７３Ｍ、スイッチ７２Ａ〜７２
Ｍおよびスイッチ７４Ａ〜７４Ｍによる特性インピーダ
ンスを設定できるダミー負荷７が備えられることによ
り、メモリパッケージ２ａの実装枚数に関わらず、制御
信号駆動回路１１の負荷およびメモリＩＣ２１の負荷を
一定にすることができるので、実施例２および３と同様
に制御部１ｂとメモリパッケージ２ａとの間のデータ転
送の高速化が可能とされ、メモリパッケージ２ａを追加
実装する時に、必要な枚数のメモリパッケージ２ａの実
装が可能となる。

【００８６】以上、本発明者によってなされた発明を実
施例１〜４に基づき具体的に説明したが、本発明は前記
各実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８７】たとえば、前記各実施例のデータ伝送方式
については、ダミー負荷７に使用するコンデンサ７１Ａ
〜７１Ｍ、７３Ａ〜７３Ｍとして固定容量のものを使用
した場合について説明したが、本発明は前記実施例に限
定されるものではなく、他の部品を使用する場合などに
ついても広く適用可能である。

【００８８】すなわち、コンデンサ７１Ａ〜７１Ｍ、７
３Ａ〜７３Ｍとして、印加電圧により静電容量が変化す
るコンデンサを使用することも可能であり、この場合に
は印加電圧により静電容量が変化するのでスイッチが不
要となり、構成部品の削減が可能となる。

【００８９】また、前記各実施例においては、説明を簡
単にするためにメモリパッケージ２，２ａからの読み出
しに必要な機能のみを示し、主に実装するメモリパッケ
ージ２，２ａを１枚として説明したが、メモリパッケー
ジへの書き込み機能を備えたり、メモリパッケージの数
量などについては種々変更可能であることはいうまでも
ない。

【００９０】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるメモリパッケージ
２，２ａと制御部１，１ａ，１ｂ間のデータ転送を行う
データ伝送方式に適用した場合について説明したが、こ
れに限定されるものではなく、個々に制御機能を有する
複数の制御ユニット間のデータ転送などについても広く
適用可能である。

【００９１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００９２】(1).複数のスロットに実装される複数の制
御ユニットのそれぞれから見たデータ伝送路の特性イン
ピーダンスを、制御ユニットの実装数に関わらずに常に
一定にするインピーダンス制御手段を備えることによ
り、インピーダンス制御手段の実装によって制御ユニッ
トの負荷が実装枚数に関わらずに常に一定になるので、
信号波形を最適化でき、かつ制御ユニット間の信号伝搬
遅延時間を一定にしてデータ伝送の高速化が可能とな
る。

【００９３】(2).複数の制御ユニットを制御部および複
数のメモリスロットに実装した単数または複数のメモリ
パッケージとし、このメモリパッケージと制御部間のデ
ータ転送を行う場合には、制御部およびメモリパッケー
ジのそれぞれから見たデータ伝送路の特性インピーダン
スを、メモリパッケージの実装枚数に関わらずに常に一
定にすることができるので、メモリパッケージを制御す
る制御信号の信号幅を最短にして制御部とメモリパッケ
ージ間におけるデータ伝送の高速化を図ることが可能と
なる。

【００９４】(3).インピーダンス制御手段として、メモ
リスロットに実装可能で、メモリパッケージと同じ特性
インピーダンスを持つダミーパッケージを設け、このダ
ミーパッケージをメモリパッケージの未実装スロットに
実装することにより、前記(2)と同様に制御部およびメ
モリパッケージから見たデータ伝送路の特性インピーダ
ンスを一定にすることができるので、制御部とメモリパ
ッケージ間におけるデータ伝送の高速化が可能となる。

【００９５】(4).インピーダンス制御手段として、制御
部、メモリスロットに実装可能なダミーパッケージまた
はメモリパッケージ内に特性インピーダンスを可変でき
るダミー負荷を設け、このダミー負荷を制御してその特
性インピーダンスを設定することにより、前記(2) と同
様に制御部とメモリパッケージ間のデータ伝送を高速に
行うことができ、かつ必要な枚数のメモリパッケージの
追加実装が容易に可能となる。

【００９６】(5).前記(1) 〜(4) により、実装するメモ
リパッケージの枚数に関わらず、制御部およびメモリパ
ッケージから見た特性インピーダンスを常に一定にでき
るので、信号波形の最適化、信号伝搬遅延時間の一定に
よってデータ伝送の高速化が可能とされ、特に高速読み
出しモードを備えたメモリＩＣを用いるデータ伝送に良
好なデータ伝送方式を得ることができる。

【００９７】(6).前記(1) 〜(4) により、データ伝送の
高速化において、特にコンデンサなどのダミー負荷回路
と、このダミー負荷回路を接続または開放する複数のス
イッチとの構成により実現することができるので、コス
トアップを最小限に抑えることが可能とされるデータ伝
送方式を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１であるダミーパッケージを用
いたデータ伝送方式を示す機能ブロック図である。

【図２】本発明の実施例２である制御部にダミー負荷を
設けたデータ伝送方式を示す機能ブロック図である。

【図３】本発明の実施例３であるダミーパッケージにダ
ミー負荷を設けたデータ伝送方式を示す機能ブロック図
である。

【図４】本発明の実施例４であるメモリパッケージにダ
ミー負荷を設けたデータ伝送方式を示す機能ブロック図
である。

【図５】従来技術の一例としてのデータ伝送方式におい
て、メモリパッケージからデータを読み出す場合のタイ
ミングチャート図である。

【符号の説明】

１，１ａ，１ｂ制御部２，２ａメモリパッケージ３，３ａダミーパッケージ（インピーダンス制御手
段）３Ａ〜３Ｍダミーパッケージ（インピーダンス制御手
段）４Ａ〜４Ｎメモリスロット５制御信号接続線６データ信号接続線７ダミー負荷（インピーダンス制御手段）８ダミー負荷制御信号接続線１１制御信号駆動回路１２読み出しデータ受取り回路１３読み出しデータ受取りタイミング信号１４，１４ａタイミング生成回路１５ダミー負荷制御信号１６ダミー負荷制御信号駆動回路２１メモリＩＣ２２メモリパッケージ内駆動回路３１Ａ〜３１Ｍコンデンサ３２Ａ〜３２Ｍコンデンサ７１Ａ〜７１Ｍコンデンサ７２Ａ〜７２Ｍスイッチ７３Ａ〜７３Ｍコンデンサ７４Ａ〜７４Ｍスイッチ

Claims

【特許請求の範囲】

【請求項１】複数の制御ユニットと複数のスロットを
有し、該複数のスロットに前記複数の制御ユニットをそ
れぞれ実装し、該複数のスロットのそれぞれを共通に接
続するデータ伝送路により前記複数の制御ユニット間の
データ転送を行うデータ伝送方式であって、前記複数の
制御ユニットのそれぞれから見た前記データ伝送路の特
性インピーダンスを、該複数の制御ユニットの実装数に
関わらずに常に一定にするインピーダンス制御手段を備
えることを特徴とするデータ伝送方式。
【請求項２】前記複数の制御ユニットと複数のスロッ
トを制御部および複数のメモリスロットとし、該制御部
と複数のメモリスロットのそれぞれを共通に接続するデ
ータ伝送路により前記複数のメモリスロットに実装した
単数または複数のメモリパッケージと前記制御部間のデ
ータ転送を行う場合に、前記制御部および前記メモリパ
ッケージのそれぞれから見た前記データ伝送路の特性イ
ンピーダンスを、前記メモリパッケージの実装枚数に関
わらずに常に一定にすることを特徴とする請求項１記載
のデータ伝送方式。
【請求項３】前記インピーダンス制御手段として、前
記メモリスロットに実装可能で、前記メモリパッケージ
と同じ特性インピーダンスを持つダミーパッケージを設
け、該メモリパッケージを実装していないメモリスロッ
トに前記ダミーパッケージを実装することを特徴とする
請求項２記載のデータ伝送方式。
【請求項４】前記インピーダンス制御手段として、前
記制御部に特性インピーダンスを可変できるダミー負荷
を設け、該ダミー負荷を制御してその特性インピーダン
スを設定し、前記メモリパッケージの実装枚数に関わら
ず、前記制御部および前記メモリパッケージから見た前
記データ伝送路の特性インピーダンスを常に一定にする
ことを特徴とする請求項２記載のデータ伝送方式。
【請求項５】前記インピーダンス制御手段として、前
記メモリスロットに実装可能で、特性インピーダンスを
可変できるダミー負荷を有するダミーパッケージを設
け、該ダミーパッケージをメモリパッケージを実装して
いないメモリスロットに１枚だけ実装し、かつ前記制御
部から該ダミーパッケージを制御する制御手段を設け、
前記制御部から該ダミーパッケージを制御してその特性
インピーダンスを設定し、前記メモリパッケージの実装
枚数に関わらず、前記制御部および前記メモリパッケー
ジから見た前記データ伝送路の特性インピーダンスを常
に一定にすることを特徴とする請求項２記載のデータ伝
送方式。
【請求項６】前記インピーダンス制御手段として、前
記メモリパッケージ内に特性インピーダンスを可変でき
るダミー負荷を設け、かつ前記制御部から該ダミー負荷
を制御する制御手段を設け、前記制御部から該ダミー負
荷を制御してその特性インピーダンスを設定し、前記メ
モリパッケージの実装枚数に関わらず、前記制御部およ
び前記メモリパッケージから見た前記データ伝送路の特
性インピーダンスを常に一定にすることを特徴とする請
求項２記載のデータ伝送方式。
【請求項７】前記ダミー負荷を、前記メモリパッケー
ジと同じ特性インピーダンスを持つダミー負荷回路と、
該ダミー負荷回路を接続または開放する複数のスイッチ
とから構成し、前記複数のスイッチのそれぞれの接続ま
たは切断により特性インピーダンスを変化させることを
特徴とする請求項４、５または６記載のデータ伝送方
式。