JPH0616248B2 - 電流制御回路 - Google Patents
電流制御回路Info
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- JPH0616248B2 JPH0616248B2 JP63200306A JP20030688A JPH0616248B2 JP H0616248 B2 JPH0616248 B2 JP H0616248B2 JP 63200306 A JP63200306 A JP 63200306A JP 20030688 A JP20030688 A JP 20030688A JP H0616248 B2 JPH0616248 B2 JP H0616248B2
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- voltage
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- circuit
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は電流制御回路、より具体的に言えば、小さな電
圧変化を生じる直流電圧源から、制御された電流を発生
するための回路に関する。本発明は、電界効果トランジ
スタ（ＦＥＴ）技術に特に好適である。
圧変化を生じる直流電圧源から、制御された電流を発生
するための回路に関する。本発明は、電界効果トランジ
スタ（ＦＥＴ）技術に特に好適である。
Ｂ．従来の技術及び解決しようとする問題点 供給電位の増加によって、電流が増加する回路は、従来
技術で容易に得ることが出来た。しかし電位が上昇し、
または降下している供給電位の下で、電流を減少し、ま
たは増加するよう制御する回路、あるいは、電流を一定
に維持するよう制御する回路は簡単には得られなかっ
た。
技術で容易に得ることが出来た。しかし電位が上昇し、
または降下している供給電位の下で、電流を減少し、ま
たは増加するよう制御する回路、あるいは、電流を一定
に維持するよう制御する回路は簡単には得られなかっ
た。
Ｃ．問題点を解決するための手段 本発明は、電圧が変動する直流電位供給源から、制御さ
れた電流を発生する回路を与える。本発明に従った特定
の装置は、例えば、上昇する供給電圧の下で、電流が減
少するよう制御する回路であり、あるいは、上昇する供
給電圧の下で、一定電流を流すよう制御する回路であ
る。
れた電流を発生する回路を与える。本発明に従った特定
の装置は、例えば、上昇する供給電圧の下で、電流が減
少するよう制御する回路であり、あるいは、上昇する供
給電圧の下で、一定電流を流すよう制御する回路であ
る。
本発明の回路によって、制御された電流は、それら自身
が電圧供給源から発生された２つの異なった電流の間の
差異として取り出される。これらの異なった各電流は、
直流電圧源の電圧変動によって変化されるが、その変化
の度合は、使用されているトランジスタの特性に依存し
ている。本発明に従って、半導体デバイスの特性を丹念
に選択することによって、電源電圧の上昇（例えば）に
よる一方の電流の増加の度合を、他方の電流の増加の度
合と同じか、または大きいか、または小さくすることが
出来る。これらの電流それ自身は、電圧供給源から発生
されるので、２つの電流の間の差異として発生され、制
御される電流は、必要に応じて、増加させるか、または
同じに留まらせるか、または減少させることが出来る。
実際上、供給電位源が上昇した場合、上昇する電流は、
月並な技術で容易に得られるから、本発明の最も重要な
応用は、上昇する電圧源の下にあって、減少する電流を
発生させるか、または、上昇する電圧源の下にあって、
一定電流を発生させることにある。
が電圧供給源から発生された２つの異なった電流の間の
差異として取り出される。これらの異なった各電流は、
直流電圧源の電圧変動によって変化されるが、その変化
の度合は、使用されているトランジスタの特性に依存し
ている。本発明に従って、半導体デバイスの特性を丹念
に選択することによって、電源電圧の上昇（例えば）に
よる一方の電流の増加の度合を、他方の電流の増加の度
合と同じか、または大きいか、または小さくすることが
出来る。これらの電流それ自身は、電圧供給源から発生
されるので、２つの電流の間の差異として発生され、制
御される電流は、必要に応じて、増加させるか、または
同じに留まらせるか、または減少させることが出来る。
実際上、供給電位源が上昇した場合、上昇する電流は、
月並な技術で容易に得られるから、本発明の最も重要な
応用は、上昇する電圧源の下にあって、減少する電流を
発生させるか、または、上昇する電圧源の下にあって、
一定電流を発生させることにある。
本発明の構成は次の通りである。
直流供給電圧の両端間に並列接続された第１及び第２の
直列接続トランジスタ回路と、各直列接続トランジスタ
回路は、Ｐチャンネル電界効果トランジスタ（ＰＦＥＴ
と呼ぶ）に直列接続されたＮチャンネル電界効果トラン
ジスタ（ＮＦＥＴと呼ぶ）から構成されており、 上記第２の直列接続トランジスタ回路のＰＦＥＴ及びＮ
ＦＥＴの共通接続点と上記直流供給電圧の一端との間に
接続された第３のＰＦＥＴと、 上記各直列接続トランジスタ回路の各ＮＦＥＴの各ゲー
トに接続された入力制御電圧端子と、 より成る電流制御回路であって、 上記第１及び第２のＰＦＥＴの各ゲートは相互に接続さ
れており、 上記第１及び第３のＰＦＥＴの各々は、各ゲートが各ソ
ースに接続されており、 上記第２のＮＦＥＴの電圧・電流特性の電流レベルが第
１のＮＦＥＴの電流レベルよりも高くなるように各ＦＥ
Ｔの物理的特性が選択されており、 上記第１の直列接続トランジスタ回路を流れる電流Ｉ１
と第３ＰＦＥＴを流れる電流Ｉ３との和が上記第２のＮ
ＦＥＴと流れる電流Ｉ２に実質的に等しいことを特徴と
する電流制御回路。
直列接続トランジスタ回路と、各直列接続トランジスタ
回路は、Ｐチャンネル電界効果トランジスタ（ＰＦＥＴ
と呼ぶ）に直列接続されたＮチャンネル電界効果トラン
ジスタ（ＮＦＥＴと呼ぶ）から構成されており、 上記第２の直列接続トランジスタ回路のＰＦＥＴ及びＮ
ＦＥＴの共通接続点と上記直流供給電圧の一端との間に
接続された第３のＰＦＥＴと、 上記各直列接続トランジスタ回路の各ＮＦＥＴの各ゲー
トに接続された入力制御電圧端子と、 より成る電流制御回路であって、 上記第１及び第２のＰＦＥＴの各ゲートは相互に接続さ
れており、 上記第１及び第３のＰＦＥＴの各々は、各ゲートが各ソ
ースに接続されており、 上記第２のＮＦＥＴの電圧・電流特性の電流レベルが第
１のＮＦＥＴの電流レベルよりも高くなるように各ＦＥ
Ｔの物理的特性が選択されており、 上記第１の直列接続トランジスタ回路を流れる電流Ｉ１
と第３ＰＦＥＴを流れる電流Ｉ３との和が上記第２のＮ
ＦＥＴと流れる電流Ｉ２に実質的に等しいことを特徴と
する電流制御回路。
供給直列電圧の上昇は、上記の第１電流の値を増加さ
せ、この電流の増加は上記第２電流の値と等しくし、こ
れにより、上記第３の電流が一定に留まるようにするこ
とが望ましい。この配列は、本発明の最も簡単な実施例
である。
せ、この電流の増加は上記第２電流の値と等しくし、こ
れにより、上記第３の電流が一定に留まるようにするこ
とが望ましい。この配列は、本発明の最も簡単な実施例
である。
その代案として、第３電流は、供給値流電圧に応答して
減少し、そして、第４電流を流す第４デバイスを、第３
デバイスと鏡像関係配列に接続し、そして、第３電流の
減少による第４電流への影響を、供給値流電圧の増加に
よる第４電流の影響によってバランスさせることによっ
て、この第４電流を供給電位について不変であるように
させることがある。これは、出力電流がこの第４電流と
なり、これが第２電流を代表せず、そして必要に応じ
て、第１、第２及び第３電流を制御する回路の動作を混
乱させることなく電流模写することが出来る。
減少し、そして、第４電流を流す第４デバイスを、第３
デバイスと鏡像関係配列に接続し、そして、第３電流の
減少による第４電流への影響を、供給値流電圧の増加に
よる第４電流の影響によってバランスさせることによっ
て、この第４電流を供給電位について不変であるように
させることがある。これは、出力電流がこの第４電流と
なり、これが第２電流を代表せず、そして必要に応じ
て、第１、第２及び第３電流を制御する回路の動作を混
乱させることなく電流模写することが出来る。
上記第１の手段は、第１、第２及び第３の能動デバイス
の組合せと、入力制御電圧に印加するための上記第１の
デバイスに接続された入力とを含み、これにより、上記
入力制御電圧によって決められる値の入力電流が上記第
１のデバイスに発生され、そして、上記入力電流を上記
第１電流として、上記第３のデバイス中に鏡像化するよ
うに、上記第２のデバイスは、上記第１のデバイス及び
上記第３のデバイスに接続されていることが好ましい。
これは、バッファ手段、又はレベル変換手段を用いるこ
となく、制御電圧が第１の能動デバイスの制御入力に接
続することが出来るので、制御電圧による出力電流の制
御を容易にする。
の組合せと、入力制御電圧に印加するための上記第１の
デバイスに接続された入力とを含み、これにより、上記
入力制御電圧によって決められる値の入力電流が上記第
１のデバイスに発生され、そして、上記入力電流を上記
第１電流として、上記第３のデバイス中に鏡像化するよ
うに、上記第２のデバイスは、上記第１のデバイス及び
上記第３のデバイスに接続されていることが好ましい。
これは、バッファ手段、又はレベル変換手段を用いるこ
となく、制御電圧が第１の能動デバイスの制御入力に接
続することが出来るので、制御電圧による出力電流の制
御を容易にする。
代案として、第１の手段は、第１、第２及び第３の能動
デバイスと、入力制御電圧を印加するために、上記第１
のデバイスに接続された入力とを含み、更に、複数個の
電流増幅鏡像化回路を構成するデバイスの組合せによる
付加的なデバイスを含んでおり、これにより、入力制御
電圧によって決められる入力電流の値が、第１のデバイ
ス中に発生され、その入力電流は、上記第１電流を形成
するために、電流増幅鏡像化回路(amplifying current
mirror)によって増幅され、これにより入力電流の小さ
な増加が上記第１電流に大きな増加を発生させる。この
技術によって、第１の電流は、ただ１つの電子デバイス
によって直接に制御されることはないが、その代りに、
小さな入力電流に従属する。この入力電流は小さいの
で、この電流を制御するデバイス（好ましくはＦＥＴ）
は、大きな物理的寸法を持つことが出来る。これらのデ
バイスを製造する際には、固有の製造上のバラツキがあ
るので、大きなデバイスは、小さなデバイスに比べて、
より正確な精度（公称寸法との比率）を達成することが
出来る。従って、通過する電流は所定の値に対してより
正確に制御することが出来る。
デバイスと、入力制御電圧を印加するために、上記第１
のデバイスに接続された入力とを含み、更に、複数個の
電流増幅鏡像化回路を構成するデバイスの組合せによる
付加的なデバイスを含んでおり、これにより、入力制御
電圧によって決められる入力電流の値が、第１のデバイ
ス中に発生され、その入力電流は、上記第１電流を形成
するために、電流増幅鏡像化回路(amplifying current
mirror)によって増幅され、これにより入力電流の小さ
な増加が上記第１電流に大きな増加を発生させる。この
技術によって、第１の電流は、ただ１つの電子デバイス
によって直接に制御されることはないが、その代りに、
小さな入力電流に従属する。この入力電流は小さいの
で、この電流を制御するデバイス（好ましくはＦＥＴ）
は、大きな物理的寸法を持つことが出来る。これらのデ
バイスを製造する際には、固有の製造上のバラツキがあ
るので、大きなデバイスは、小さなデバイスに比べて、
より正確な精度（公称寸法との比率）を達成することが
出来る。従って、通過する電流は所定の値に対してより
正確に制御することが出来る。
Ｄ．実施例 第１図は本発明の簡単な第１の実施例の回路を示してい
る。この回路において、Ｐチャンネル電界効果トランジ
スタ（ＰＦＥＴ）１０、１２、１４のすべてのソース電
極は、直流電位源Ｖddの正電圧供給母線に接続されてい
る。Ｎチャンネル電界効果トランジスタ（ＮＦＥＴ）１
１、１３のソース電極は、接地電位のようなより低い電
圧源の電圧母線に接続されている。Ｖddは、通常、５ボ
ルトのレベルにある。ＦＥＴ１０及び１１は、ＦＥＴ１
２及び１３と同様に、直列に接続されている。ＦＥＴ１
０及び１２は、ＦＥＴ１１及び１３と同様に共通ゲート
接続を持っている。入力端子（ｉ／ｐ）は、ＦＥＴ１１
及び１３の共通ゲート接続に接続されている。ＦＥＴ１
４は、既に述べたような正の電圧源と、ＦＥＴ１２及び
１３の間にあるノード２２との間に接続されている。Ｆ
ＥＴ１０及び１４のゲートは、ダイオードとして作用す
るように、夫々のドレインに接続されている。
る。この回路において、Ｐチャンネル電界効果トランジ
スタ（ＰＦＥＴ）１０、１２、１４のすべてのソース電
極は、直流電位源Ｖddの正電圧供給母線に接続されてい
る。Ｎチャンネル電界効果トランジスタ（ＮＦＥＴ）１
１、１３のソース電極は、接地電位のようなより低い電
圧源の電圧母線に接続されている。Ｖddは、通常、５ボ
ルトのレベルにある。ＦＥＴ１０及び１１は、ＦＥＴ１
２及び１３と同様に、直列に接続されている。ＦＥＴ１
０及び１２は、ＦＥＴ１１及び１３と同様に共通ゲート
接続を持っている。入力端子（ｉ／ｐ）は、ＦＥＴ１１
及び１３の共通ゲート接続に接続されている。ＦＥＴ１
４は、既に述べたような正の電圧源と、ＦＥＴ１２及び
１３の間にあるノード２２との間に接続されている。Ｆ
ＥＴ１０及び１４のゲートは、ダイオードとして作用す
るように、夫々のドレインに接続されている。
ＦＥＴ１０及び１１の間のノード２０の電位は、ダイオ
ード効果によって、Ｖdd以下のほぼ一定電圧にある。Ｐ
ＦＥＴ１０を経て降下する電圧の大きさは、デバイスの
物理的特性、即ち幅、長さ及びドーパント密度に依存す
る（本明細書において、述語、「長さ」とは、デバイス
が形成されている基板の面上で測定されたソースからド
レインまでの距離を意味し、そして、「幅」とは、ソー
スの長さ方向と直交する方向の寸法を意味する。通常の
ＦＥＴデバイスは長さ寸法よりも大きな幅寸法を有して
いる）。この実施例において、物理的パラメータは、約
１．５ボルトの電圧降下を与えるように選択されている
ので、ノード２０は、接地電位よりも約３．５ボルトだ
け高い電圧を持っている。この電位は、ＦＥＴ１０、１
１を通る電流が変化すると、その名目の電圧値に関して
僅かに上下する。ＰＦＥＴ１０と直列に接続されている
ＮＦＥＴ１１を通る電流は、入力端子ｉ／ｐに印加され
ている入力制御電圧Ｖｃによって制御される。制御電圧
が増加すると、ＦＥＴ１０、１１を通る電流Ｉ1は増加
する。ノード２０の電位は、ほぼ一定であるが、実際
は、極めて僅かだけ降下する。同様に、ノード２２の電
位は、ＰＦＥＴ１４によって与えられた等価ダイオード
を通る電圧降下によって、主として制御される。
ード効果によって、Ｖdd以下のほぼ一定電圧にある。Ｐ
ＦＥＴ１０を経て降下する電圧の大きさは、デバイスの
物理的特性、即ち幅、長さ及びドーパント密度に依存す
る（本明細書において、述語、「長さ」とは、デバイス
が形成されている基板の面上で測定されたソースからド
レインまでの距離を意味し、そして、「幅」とは、ソー
スの長さ方向と直交する方向の寸法を意味する。通常の
ＦＥＴデバイスは長さ寸法よりも大きな幅寸法を有して
いる）。この実施例において、物理的パラメータは、約
１．５ボルトの電圧降下を与えるように選択されている
ので、ノード２０は、接地電位よりも約３．５ボルトだ
け高い電圧を持っている。この電位は、ＦＥＴ１０、１
１を通る電流が変化すると、その名目の電圧値に関して
僅かに上下する。ＰＦＥＴ１０と直列に接続されている
ＮＦＥＴ１１を通る電流は、入力端子ｉ／ｐに印加され
ている入力制御電圧Ｖｃによって制御される。制御電圧
が増加すると、ＦＥＴ１０、１１を通る電流Ｉ1は増加
する。ノード２０の電位は、ほぼ一定であるが、実際
は、極めて僅かだけ降下する。同様に、ノード２２の電
位は、ＰＦＥＴ１４によって与えられた等価ダイオード
を通る電圧降下によって、主として制御される。
ＰＦＥＴ１０、１２、１４は、ほぼ同じ物理的及び電気
的特性を持つように選ばれている。従って、ＦＥＴ１０
及び１４がダイオード構成だから、ノード２２の電位
は、ノード２０の電圧に極めて近い値にある。図示され
た回路は、単一の半導体基体上で製造され、従って、３
つのすべてのデバイスは、同じ処理工程で同一の処理条
件で処理されるので、これら３つのＰＦＥＴの特性の近
似性は、容易に達成することが出来る。この回路がデイ
スクリート・デバイスとして構成される場合は、サンプ
リングなどの技術によって、デバイスの近似性を保証す
る必要がある。ノード２２の電圧は、ノード２０の電圧
とほぼ同じであり、そしてＰＦＥＴ１２は、ＰＦＥＴ１
０と物理的に近似しているから、ＰＦＥＴ１２を通る電
流はＰＦＥＴ１０を通る電流とほぼ同じである。
的特性を持つように選ばれている。従って、ＦＥＴ１０
及び１４がダイオード構成だから、ノード２２の電位
は、ノード２０の電圧に極めて近い値にある。図示され
た回路は、単一の半導体基体上で製造され、従って、３
つのすべてのデバイスは、同じ処理工程で同一の処理条
件で処理されるので、これら３つのＰＦＥＴの特性の近
似性は、容易に達成することが出来る。この回路がデイ
スクリート・デバイスとして構成される場合は、サンプ
リングなどの技術によって、デバイスの近似性を保証す
る必要がある。ノード２２の電圧は、ノード２０の電圧
とほぼ同じであり、そしてＰＦＥＴ１２は、ＰＦＥＴ１
０と物理的に近似しているから、ＰＦＥＴ１２を通る電
流はＰＦＥＴ１０を通る電流とほぼ同じである。
ＮＦＥＴ１３を通る電流Ｉ2は、それ自身の物理的及び
電気的特性、ゲート・ソース電位Ｖgs及びドレイン・ソ
ース電位Ｖdsによって決められる。ＮＦＥＴ１３のＶgs
電位は、ＮＦＥＴ１１のＶgs電位、即ち印加制御電圧Ｖ
ｃに等しい。ノード２０及び２２の電位は、同じなの
で、ＮＦＥＴ１３のＶds電圧はＮＦＥＴ１１のドレイン
対ソース電圧とほぼ同じである。然しながら、ＮＦＥＴ
１３は、その物理的寸法を丹念に選択することによっ
て、ＮＦＥＴ１１とは明らかに異なった電気的特性を持
つように作られる。この特性の実施例において、ＮＦＥ
Ｔ１３はＮＦＥＴ１１よりも大きな幅と、大きな長さと
を有し、そしてまた、ＮＦＥＴ１３はより大きな幅対長
さ比を持たせてある。この相対的な寸法は、ＮＦＥＴ１
１及びＮＦＥＴ１３が第２図に示された特性を示すよう
に選択される。図示された曲線の上部領域において（即
ち「飽和領域」において）、２つのデバイスは同じ傾斜
を持っているが、ＮＦＥＴ１３の曲線は、ＮＦＥＴ１１
の曲線よりも本質的に高い電流レベルにある。従って、
第２図から理解し得るように、デバイスの破壊が生じる
電圧（非常に高電圧なので図示し得ない）と最小電圧Ｖ
minとの間の任意のＶddの値において、ＮＦＥＴ１３を
通って流れる電流Ｉ2は、ＮＦＥＴ１１を通って流れる
電流Ｉ1よりも一定値だけ超えた大きさを持っている。
然しながら、ＮＦＥＴ１１を通る電流は、ＰＦＥＴ１２
を通る電流とほぼ等しいことは既に示した通りである。
ＮＦＥＴ１３の電流Ｉ2と、ＰＦＥＴ１２の電流Ｉ1との
間の差異は、ＰＦＥＴ１４で供給される。ＮＦＥＴ１１
及びＮＦＥＴ１３のデバイス特性の各直線部分が平行に
なっているのでＰＦＥＴ１４によって供給される電流Ｉ
3は、供給電圧の変化とは無関係に、一定値（Ｉ2−Ｉ
1）である。この回路配列におけるＰＦＥＴ１４の特性
は、第２図に示されている。
電気的特性、ゲート・ソース電位Ｖgs及びドレイン・ソ
ース電位Ｖdsによって決められる。ＮＦＥＴ１３のＶgs
電位は、ＮＦＥＴ１１のＶgs電位、即ち印加制御電圧Ｖ
ｃに等しい。ノード２０及び２２の電位は、同じなの
で、ＮＦＥＴ１３のＶds電圧はＮＦＥＴ１１のドレイン
対ソース電圧とほぼ同じである。然しながら、ＮＦＥＴ
１３は、その物理的寸法を丹念に選択することによっ
て、ＮＦＥＴ１１とは明らかに異なった電気的特性を持
つように作られる。この特性の実施例において、ＮＦＥ
Ｔ１３はＮＦＥＴ１１よりも大きな幅と、大きな長さと
を有し、そしてまた、ＮＦＥＴ１３はより大きな幅対長
さ比を持たせてある。この相対的な寸法は、ＮＦＥＴ１
１及びＮＦＥＴ１３が第２図に示された特性を示すよう
に選択される。図示された曲線の上部領域において（即
ち「飽和領域」において）、２つのデバイスは同じ傾斜
を持っているが、ＮＦＥＴ１３の曲線は、ＮＦＥＴ１１
の曲線よりも本質的に高い電流レベルにある。従って、
第２図から理解し得るように、デバイスの破壊が生じる
電圧（非常に高電圧なので図示し得ない）と最小電圧Ｖ
minとの間の任意のＶddの値において、ＮＦＥＴ１３を
通って流れる電流Ｉ2は、ＮＦＥＴ１１を通って流れる
電流Ｉ1よりも一定値だけ超えた大きさを持っている。
然しながら、ＮＦＥＴ１１を通る電流は、ＰＦＥＴ１２
を通る電流とほぼ等しいことは既に示した通りである。
ＮＦＥＴ１３の電流Ｉ2と、ＰＦＥＴ１２の電流Ｉ1との
間の差異は、ＰＦＥＴ１４で供給される。ＮＦＥＴ１１
及びＮＦＥＴ１３のデバイス特性の各直線部分が平行に
なっているのでＰＦＥＴ１４によって供給される電流Ｉ
3は、供給電圧の変化とは無関係に、一定値（Ｉ2−Ｉ
1）である。この回路配列におけるＰＦＥＴ１４の特性
は、第２図に示されている。
従って、本発明のこの特定の実施例は、印加された制御
電圧Ｖｃに応答して、出力電流Ｉ3を与え、出力電流Ｉ3
の値は制御電圧Ｖｃの値によって決められるが、供給電
圧の変動には無関係であるという重要な利点を有してい
る。
電圧Ｖｃに応答して、出力電流Ｉ3を与え、出力電流Ｉ3
の値は制御電圧Ｖｃの値によって決められるが、供給電
圧の変動には無関係であるという重要な利点を有してい
る。
上述の実施例は、制御電流の出力がただ１つしかなかっ
た。然しながら、ある場合には、多くの定電流電源を設
けることが必要である。更に、上述の実施例の回路によ
って発生される電流は、ノード２２を流れなければなら
ないから、この回路を実際の回路に応用することは困難
があるかもしれない。これら２つの問題は、第３図に示
した第２実施例によって解決される。
た。然しながら、ある場合には、多くの定電流電源を設
けることが必要である。更に、上述の実施例の回路によ
って発生される電流は、ノード２２を流れなければなら
ないから、この回路を実際の回路に応用することは困難
があるかもしれない。これら２つの問題は、第３図に示
した第２実施例によって解決される。
第３図に示した実施例において、ＰＦＥＴ１４は、出力
電流を供給するために直接には使用されない。その代り
に、電流鏡像化回路(current mirror)として動作するよ
うに、ノード２２に接続されたゲート電極を持ち、供給
電位Ｖddに跨がって接続された付加的なＰＦＥＴ１５及
び１６が設けられる。この手段によって、ＰＦＥＴ１４
を流れる電流Ｉ3は、ＰＦＥＴ１５及び１６の出力に模
写(replicate)されることになる。当業者には容易に理
解されるように、この技術は、所望の回路設計要件を満
たすのに必要な出力電流を模写するために、２つのＦＥ
Ｔのみに限定されることなく、任意の数の付加的ＦＥＴ
デバイスに拡張することが出来る。
電流を供給するために直接には使用されない。その代り
に、電流鏡像化回路(current mirror)として動作するよ
うに、ノード２２に接続されたゲート電極を持ち、供給
電位Ｖddに跨がって接続された付加的なＰＦＥＴ１５及
び１６が設けられる。この手段によって、ＰＦＥＴ１４
を流れる電流Ｉ3は、ＰＦＥＴ１５及び１６の出力に模
写(replicate)されることになる。当業者には容易に理
解されるように、この技術は、所望の回路設計要件を満
たすのに必要な出力電流を模写するために、２つのＦＥ
Ｔのみに限定されることなく、任意の数の付加的ＦＥＴ
デバイスに拡張することが出来る。
然しながら、これには問題がある。若し、ＰＦＥＴ１４
を通る電流が、供給電位の増加（第１図の実施例と同様
な）に応答して、一定に留まったとすると、ノード２２
の電位は、供給電位と全く同じ大きさで増加することに
なる。その結果、ＰＦＥＴ１５及び１６は、増加したソ
ース・ドレイン電圧の下で、且つ変化しないソース・ゲ
ート電圧の下にあるから、それらのＰＦＥＴを通る電流
は増加する。従って、月並な鏡像化技術を使用して、Ｐ
ＦＥＴ１５及び１６を通る一定電流を与えるためには、
以下に述べるような回路の修正を施す必要がある。即
ち、供給電位の増加に単純に追従する電圧増加以上の予
め決められた電圧増加が、供給電圧の増加によって、ノ
ード２２に発生されるような回路に修正する必要があ
る。これは、供給電位の増加に応答して制御される値に
よって、ＰＦＥＴ１４を通る電流を減少するように、回
路条件を適合させることによって達成される。
を通る電流が、供給電位の増加（第１図の実施例と同様
な）に応答して、一定に留まったとすると、ノード２２
の電位は、供給電位と全く同じ大きさで増加することに
なる。その結果、ＰＦＥＴ１５及び１６は、増加したソ
ース・ドレイン電圧の下で、且つ変化しないソース・ゲ
ート電圧の下にあるから、それらのＰＦＥＴを通る電流
は増加する。従って、月並な鏡像化技術を使用して、Ｐ
ＦＥＴ１５及び１６を通る一定電流を与えるためには、
以下に述べるような回路の修正を施す必要がある。即
ち、供給電位の増加に単純に追従する電圧増加以上の予
め決められた電圧増加が、供給電圧の増加によって、ノ
ード２２に発生されるような回路に修正する必要があ
る。これは、供給電位の増加に応答して制御される値に
よって、ＰＦＥＴ１４を通る電流を減少するように、回
路条件を適合させることによって達成される。
これを達成し、第４図に示した特性をＮＦＥＴ１１及び
１３に与えるために、ＮＦＥＴ１１及び１３として使う
デバイスは、第１図の実施例に用いられたＮＦＥＴデバ
イスとは若干異なった製造工程が取られる。図示された
ように飽和領域の傾斜を増加させるために、ＮＦＥＴ１
１の幅を縮め、長さを小さくするような製造方法を用い
る。ＰＦＥＴ１４中の電流は、ＮＦＥＴ１３の電流から
ＰＦＥＴ１２の電流（ＮＦＥＴ１１中の電流に等しい電
流）を差し引いた電流に等しくなるように拘束されるの
で、上述の製造方法は、転じて、供給電位の増加の下で
電流が減少するＰＦＥＴ１４の特性（第４図参照）を生
じる。
１３に与えるために、ＮＦＥＴ１１及び１３として使う
デバイスは、第１図の実施例に用いられたＮＦＥＴデバ
イスとは若干異なった製造工程が取られる。図示された
ように飽和領域の傾斜を増加させるために、ＮＦＥＴ１
１の幅を縮め、長さを小さくするような製造方法を用い
る。ＰＦＥＴ１４中の電流は、ＮＦＥＴ１３の電流から
ＰＦＥＴ１２の電流（ＮＦＥＴ１１中の電流に等しい電
流）を差し引いた電流に等しくなるように拘束されるの
で、上述の製造方法は、転じて、供給電位の増加の下で
電流が減少するＰＦＥＴ１４の特性（第４図参照）を生
じる。
ＰＦＥＴ１４の電流は、供給電位の上昇によって減少す
るので、ＰＦＥＴ１４のソース・ドレイン電圧は、増加
した供給電位によって、僅かに降下しなければならず、
従って、ノード２２の電位は、供給電位の増加よりも僅
かに大きく増加する（逆の場合、供給電圧の減少よりも
僅かに大きく減少する）ことになる。若し、ノード２２
の電位が、供給電位と完全に同じ大きさだけ変化したと
すれば、ＰＦＥＴ１５及び１６を通る電流は、既に説明
したように、ソース・ドレイン電圧の増加によって、増
加した供給電位に伴って増加する。然しながら、ノード
２２の電位は、供給電位の変化よりも僅かに大きく変化
するから、ＰＦＥＴ１５及び１６の実効抵抗は、供給電
位が上昇したとき、一定のコレクタ電流を維持すること
が出来るように、変化される。何故ならば、ＰＦＥＴ１
５、１６のドレイン・ソース電圧の上昇は、ソース・ゲ
ート電圧Ｖsgの降下によって代償されるからである。こ
れは、ＰＦＥＴ１５、または１６の特性を示す第５図、
特に、供給電位Ｖddの関数として、Ｖsgの４つの異なっ
た値（即ち、供給電位からノード２２への４つの電位）
に対して、ソース・ドレイン電流Ｉsdを示す第５図を参
照することによって、より良く理解することが出来る。
第５図から、Ｖsgを一定にして、Ｖddを増加すると、Ｉ
sdは増加するが、然し、第５図に示されているように、
Ｉsdは減少したＶsgによって減少されるから、Ｖddが上
昇したとき、Ｉsdを僅かに減少すると、一定のＩsdを得
ることが出来る。
るので、ＰＦＥＴ１４のソース・ドレイン電圧は、増加
した供給電位によって、僅かに降下しなければならず、
従って、ノード２２の電位は、供給電位の増加よりも僅
かに大きく増加する（逆の場合、供給電圧の減少よりも
僅かに大きく減少する）ことになる。若し、ノード２２
の電位が、供給電位と完全に同じ大きさだけ変化したと
すれば、ＰＦＥＴ１５及び１６を通る電流は、既に説明
したように、ソース・ドレイン電圧の増加によって、増
加した供給電位に伴って増加する。然しながら、ノード
２２の電位は、供給電位の変化よりも僅かに大きく変化
するから、ＰＦＥＴ１５及び１６の実効抵抗は、供給電
位が上昇したとき、一定のコレクタ電流を維持すること
が出来るように、変化される。何故ならば、ＰＦＥＴ１
５、１６のドレイン・ソース電圧の上昇は、ソース・ゲ
ート電圧Ｖsgの降下によって代償されるからである。こ
れは、ＰＦＥＴ１５、または１６の特性を示す第５図、
特に、供給電位Ｖddの関数として、Ｖsgの４つの異なっ
た値（即ち、供給電位からノード２２への４つの電位）
に対して、ソース・ドレイン電流Ｉsdを示す第５図を参
照することによって、より良く理解することが出来る。
第５図から、Ｖsgを一定にして、Ｖddを増加すると、Ｉ
sdは増加するが、然し、第５図に示されているように、
Ｉsdは減少したＶsgによって減少されるから、Ｖddが上
昇したとき、Ｉsdを僅かに減少すると、一定のＩsdを得
ることが出来る。
第３図の実施例には、未だ弱点がある。第２図に示した
特性を持つデバイス１１、特に第４図に示した特性を持
つデバイスを製造するためには、ＮＦＥＴデバイス１１
の長さを、１ミクロン程度の非常に短い寸法にする必要
がある。この程度の長さを持つデバイスを製造すること
は可能であるけれども、製造上のバラツキを少なくする
ために、この長さを正確に制御することに問題がある。
この長さのバラツキは、デバイス特性に好ましくない変
化を生じるので、所望のデバイスが製造されたことを保
証するために、製造された回路を個々に検査しなければ
ならない。これのプロシージャは、費用がかかり過ぎ、
且つ無駄が多い。
特性を持つデバイス１１、特に第４図に示した特性を持
つデバイスを製造するためには、ＮＦＥＴデバイス１１
の長さを、１ミクロン程度の非常に短い寸法にする必要
がある。この程度の長さを持つデバイスを製造すること
は可能であるけれども、製造上のバラツキを少なくする
ために、この長さを正確に制御することに問題がある。
この長さのバラツキは、デバイス特性に好ましくない変
化を生じるので、所望のデバイスが製造されたことを保
証するために、製造された回路を個々に検査しなければ
ならない。これのプロシージャは、費用がかかり過ぎ、
且つ無駄が多い。
これに代わるアプローチが第６図に示されている。これ
は、第３図に示した回路に対して、以下に説明する電流
増幅鏡像化回路(amplifying current mirror)として機
能するＦＥＴ３０乃至３３を更に追加したものである。
は、第３図に示した回路に対して、以下に説明する電流
増幅鏡像化回路(amplifying current mirror)として機
能するＦＥＴ３０乃至３３を更に追加したものである。
ＦＥＴ１０は、ダイオード構成、即ち上述の実施例と同
様にゲートとドレインとを接続した構成を持っている。
従って、それは、電流とは殆ど無関係のソース対ドレイ
ンの電圧降下を持っている。このデバイスは、その電圧
降下を、名目供給電位Ｖdd（５ボルト）の半分よりも実
質的に小さい電圧に等しい電圧降下（約１．５ボルト）
を持たせるために、デバイスの幅、長さ及びドーパント
濃度を丹念に選択することによって作られる。また、同
様な手段によって、ダイオード構成に接続されているＮ
ＦＥＴに跨がる電位を、名目電圧値Ｖddの半分以下の値
に設定する。
様にゲートとドレインとを接続した構成を持っている。
従って、それは、電流とは殆ど無関係のソース対ドレイ
ンの電圧降下を持っている。このデバイスは、その電圧
降下を、名目供給電位Ｖdd（５ボルト）の半分よりも実
質的に小さい電圧に等しい電圧降下（約１．５ボルト）
を持たせるために、デバイスの幅、長さ及びドーパント
濃度を丹念に選択することによって作られる。また、同
様な手段によって、ダイオード構成に接続されているＮ
ＦＥＴに跨がる電位を、名目電圧値Ｖddの半分以下の値
に設定する。
ＦＥＴ１０及び３０を考察すると、それらのデバイス
は、Ｖddの半分以下のＰＦＥＴ１０の飽和電圧によって
決められる電圧と全く同じソース・ゲート電圧を持って
いる。然しながら、ＰＦＥＴ３０の電流は、デバイス３
０のソース・ドレイン電圧がデバイス１０のそれよりも
大きいので（それは、Ｖddの半分よりも小さい電圧に比
較してＶddの半分よりも大きいので）、ＰＦＥＴ１０の
電流よりも大きい。若し、Ｖddが増加したならば、デバ
イス１０に跨がる電位は、顕著に増加しないけれども、
デバイス３０に跨がる電位殆どＶddの増加と同じに増加
する。その結果デバイス３０の電流は、ＰＦＥＴ１０の
電流に比べて相対的に増加する。
は、Ｖddの半分以下のＰＦＥＴ１０の飽和電圧によって
決められる電圧と全く同じソース・ゲート電圧を持って
いる。然しながら、ＰＦＥＴ３０の電流は、デバイス３
０のソース・ドレイン電圧がデバイス１０のそれよりも
大きいので（それは、Ｖddの半分よりも小さい電圧に比
較してＶddの半分よりも大きいので）、ＰＦＥＴ１０の
電流よりも大きい。若し、Ｖddが増加したならば、デバ
イス１０に跨がる電位は、顕著に増加しないけれども、
デバイス３０に跨がる電位殆どＶddの増加と同じに増加
する。その結果デバイス３０の電流は、ＰＦＥＴ１０の
電流に比べて相対的に増加する。
然しながら、デバイス１０の電流は、ドレイン・ソース
電圧が増加したデバイス１１によって制御されるから、
ＰＦＥＴ１０の電流は増加する。これは、ＰＦＥＴ１０
のソース・ゲート電圧を僅かに増加させ、そして、ＰＦ
ＥＴ１０及び３０の両方は、同じソース対ゲート電圧を
持っているから、この増加は、ＰＦＥＴ３０に反射され
る。上述の効果と組合わされた全体としての効果によっ
て、Ｖddの増加は、ＰＦＥＴ１０及びＮＦＥＴ１１の電
流を増加させ、そしてＰＦＥＴ３０及びＮＦＥＴ３１
に、より大きな電流の増加を惹起する。ＰＦＥＴ１０の
電流は、ＰＦＥＴ３０の電流として増幅され且つ鏡像化
されるので、デバイス１１、１０とデバイス３０、３１
の組合せは、電流増幅鏡像化回路を与える。同様に、デ
バイス３０、３１及び３３、３２との組合せは他の電流
増幅鏡像化回路を与える。
電圧が増加したデバイス１１によって制御されるから、
ＰＦＥＴ１０の電流は増加する。これは、ＰＦＥＴ１０
のソース・ゲート電圧を僅かに増加させ、そして、ＰＦ
ＥＴ１０及び３０の両方は、同じソース対ゲート電圧を
持っているから、この増加は、ＰＦＥＴ３０に反射され
る。上述の効果と組合わされた全体としての効果によっ
て、Ｖddの増加は、ＰＦＥＴ１０及びＮＦＥＴ１１の電
流を増加させ、そしてＰＦＥＴ３０及びＮＦＥＴ３１
に、より大きな電流の増加を惹起する。ＰＦＥＴ１０の
電流は、ＰＦＥＴ３０の電流として増幅され且つ鏡像化
されるので、デバイス１１、１０とデバイス３０、３１
の組合せは、電流増幅鏡像化回路を与える。同様に、デ
バイス３０、３１及び３３、３２との組合せは他の電流
増幅鏡像化回路を与える。
同様なメカニズムによって、デバイス３０及び３１中の
電流が、ＮＦＥＴ３３及びＰＦＥＴ３２に反射され、増
幅されて、この原理が繰り返される。従って、ＰＦＥＴ
３２の電流は、ＰＦＥＴ１２に反射され、そして、第３
図の実施例の動作と同じ動作を行う。
電流が、ＮＦＥＴ３３及びＰＦＥＴ３２に反射され、増
幅されて、この原理が繰り返される。従って、ＰＦＥＴ
３２の電流は、ＰＦＥＴ１２に反射され、そして、第３
図の実施例の動作と同じ動作を行う。
電流増幅鏡像化回路を使用することは、回路全体の動作
に影響するＰＦＥＴ１１の初期電流が、通常必要とする
電流の大きさよりも小さくなり、これにより、ＰＦＥＴ
１１は、より大きな長さを持つことが出来、従って、製
造がより容易になることを意味する。
に影響するＰＦＥＴ１１の初期電流が、通常必要とする
電流の大きさよりも小さくなり、これにより、ＰＦＥＴ
１１は、より大きな長さを持つことが出来、従って、製
造がより容易になることを意味する。
第６図の実施例において用いられるデバイスの幅及び長
さをミクロン単位で示すと、以下のようになる。
さをミクロン単位で示すと、以下のようになる。
デバイス 幅 長さ １０ １２ ４ １１ ３．５ ２．５ １２ ４ １．５ １３ ３２ １６ １４ ４ １．５ １５ ５ １．５ １６ ５ １．５ ３０ １２ ４ ３１ ３．５ ２．５ ３２ ４ １．５ ３３ ３．５ ２．５ デバイス１３は、第２図に示した特性を与えるために、
回路中の他のデバイスよりも遥かに大きいことが、この
表から理解出来る。
回路中の他のデバイスよりも遥かに大きいことが、この
表から理解出来る。
説明してきたどの実施例においても、変化する電圧Ｖｃ
によるＮＦＥＴ１１の電流の変化の割合は、ＮＦＥＴ１
３のそれよりも小さいから、制御された電流の振幅は、
デバイス１１及び１３のゲートに印加されるＶｃの値に
従属する。然しながら、Ｖddの変化により変化する電流
を制御するこの方法は、Ｖｃの変化によっては変化され
ない。Ｖｃを制御するメカニズムは示していないが、任
意の公知の適当な技術を使用することが出来る。
によるＮＦＥＴ１１の電流の変化の割合は、ＮＦＥＴ１
３のそれよりも小さいから、制御された電流の振幅は、
デバイス１１及び１３のゲートに印加されるＶｃの値に
従属する。然しながら、Ｖddの変化により変化する電流
を制御するこの方法は、Ｖｃの変化によっては変化され
ない。Ｖｃを制御するメカニズムは示していないが、任
意の公知の適当な技術を使用することが出来る。
本発明は、供給電位Ｖddの変化とは無関係であり、制御
電圧Ｖｃの値に従属する電流を発生する回路を主として
説明した。然しながら、若し、増加する供給電位によっ
て減少する電流を与えるような特性が必要ならば、図示
された３つの実施例の任意のものを使って、適当な幅、
長さ及びドーパント濃度を持つＦＥＴデバイスを選択す
ることによって、増加する供給電位によって減少する電
流を与えるための回路を作ることは、当業者には容易に
行うことが出来る。
電圧Ｖｃの値に従属する電流を発生する回路を主として
説明した。然しながら、若し、増加する供給電位によっ
て減少する電流を与えるような特性が必要ならば、図示
された３つの実施例の任意のものを使って、適当な幅、
長さ及びドーパント濃度を持つＦＥＴデバイスを選択す
ることによって、増加する供給電位によって減少する電
流を与えるための回路を作ることは、当業者には容易に
行うことが出来る。
Ｅ．発明の効果 本発明は、電位が上昇し、または降下している直流供給
電位の下で、電流を減少し、または増加するよう制御す
る回路、あるいは、電流を一定に維持するよう制御する
半導体集積回路を与える。
電位の下で、電流を減少し、または増加するよう制御す
る回路、あるいは、電流を一定に維持するよう制御する
半導体集積回路を与える。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第１実施例に用いられるある種のデバイスの電気的特
性を示すグラフ、第３図は本発明の第２実施例の回路
図、第４図は本発明の第２実施例に用いられるある種の
デバイスの電気的特性を示すグラフ、第５図はＶsgとＶ
ddの関係を示すグラフ、第６図は本発明の第３実施例の
回路図である。 １０、１２、１４……Ｐチャンネル電界効果トランジス
タ（ＰＦＥＴ）、１１、１３……Ｎチャンネル電界効果
トランジスタ（ＮＦＥＴ）、２０、２２……ノード、Ｖ
dd……直流供給電位、Ｖｃ……制御入力電圧。
の第１実施例に用いられるある種のデバイスの電気的特
性を示すグラフ、第３図は本発明の第２実施例の回路
図、第４図は本発明の第２実施例に用いられるある種の
デバイスの電気的特性を示すグラフ、第５図はＶsgとＶ
ddの関係を示すグラフ、第６図は本発明の第３実施例の
回路図である。 １０、１２、１４……Ｐチャンネル電界効果トランジス
タ（ＰＦＥＴ）、１１、１３……Ｎチャンネル電界効果
トランジスタ（ＮＦＥＴ）、２０、２２……ノード、Ｖ
dd……直流供給電位、Ｖｃ……制御入力電圧。
Claims (1)
- 【請求項１】直流供給電圧の両端間に並列接続された第
１及び第２の直列接続トランジスタ回路と、各直列接続
トランジスタ回路は、Ｐチャンネル電界効果トランジス
タ（ＰＦＥＴと呼ぶ）に直列接続されたＮチャンネル電
界効果トランジスタ（ＮＦＥＴと呼ぶ）から構成されて
おり、 上記第２の直列接続トランジスタ回路のＰＦＥＴ及びＮ
ＦＥＴの共通接続点と上記直流供給電圧の一端との間に
接続された第３のＰＦＥＴと、 上記各直列接続トランジスタ回路の各ＮＦＥＴの各ゲー
トに接続された入力制御電圧端子と、 より成る電流制御回路であって、 上記第１及び第２のＰＦＥＴの各ゲートは相互に接続さ
れており、 上記第１及び第３のＰＦＥＴの各々は、各ゲートが各ソ
ースに接続されており、 上記第２のＮＦＥＴの電圧・電流特性の電流レベルが第
１のＮＦＥＴの電流レベルよりも高くなるように各ＦＥ
Ｔの物理的特性が選択されており、 上記第１の直列接続トランジスタ回路を流れる電流Ｉ１
と第３ＰＦＥＴを流れる電流Ｉ３との和が上記第２のＮ
ＦＥＴを流れる電流Ｉ２に実質的に等しいことを特徴と
する電流制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8723644A GB2210745A (en) | 1987-10-08 | 1987-10-08 | Voltage-controlled current-circuit |
| GB8723644 | 1987-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108622A JPH01108622A (ja) | 1989-04-25 |
| JPH0616248B2 true JPH0616248B2 (ja) | 1994-03-02 |
Family
ID=10624987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200306A Expired - Lifetime JPH0616248B2 (ja) | 1987-10-08 | 1988-08-12 | 電流制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4839577A (ja) |
| EP (1) | EP0310743B1 (ja) |
| JP (1) | JPH0616248B2 (ja) |
| DE (1) | DE3885846T2 (ja) |
| GB (1) | GB2210745A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
| NL9001018A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Referentiegenerator. |
| JP2715642B2 (ja) * | 1990-08-22 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路 |
| FR2737319B1 (fr) * | 1995-07-25 | 1997-08-29 | Sgs Thomson Microelectronics | Generateur de reference de tension et/ou de courant en circuit integre |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823332A (en) * | 1970-01-30 | 1974-07-09 | Rca Corp | Mos fet reference voltage supply |
| JPS5552611A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Constant-current circuit |
| JPS56121114A (en) * | 1980-02-28 | 1981-09-22 | Seiko Instr & Electronics Ltd | Constant-current circuit |
| JPS58172721A (ja) * | 1982-04-05 | 1983-10-11 | Toshiba Corp | トランジスタ回路 |
| DE3213838A1 (de) * | 1982-04-15 | 1983-10-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte schaltungsanordung mit einem spannungs-strom-wandler |
| IT1210940B (it) * | 1982-09-30 | 1989-09-29 | Ates Componenti Elettron | Circuito generatore di corrente costante, a bassa tensione di alimentazione, integrabile monoliticamente. |
| US4578633A (en) * | 1983-08-31 | 1986-03-25 | Kabushiki Kaisha Toshiba | Constant current source circuit |
| GB2158665B (en) * | 1984-05-11 | 1988-07-27 | Stc Plc | Voltage follower |
| US4727309A (en) * | 1987-01-22 | 1988-02-23 | Intel Corporation | Current difference current source |
-
1987
- 1987-10-08 GB GB8723644A patent/GB2210745A/en not_active Withdrawn
-
1988
- 1988-04-12 DE DE3885846T patent/DE3885846T2/de not_active Expired - Fee Related
- 1988-04-12 EP EP88105796A patent/EP0310743B1/en not_active Expired - Lifetime
- 1988-08-12 JP JP63200306A patent/JPH0616248B2/ja not_active Expired - Lifetime
- 1988-09-29 US US07/250,648 patent/US4839577A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB8723644D0 (en) | 1987-11-11 |
| GB2210745A (en) | 1989-06-14 |
| JPH01108622A (ja) | 1989-04-25 |
| EP0310743A3 (en) | 1989-05-31 |
| DE3885846D1 (de) | 1994-01-05 |
| EP0310743B1 (en) | 1993-11-24 |
| US4839577A (en) | 1989-06-13 |
| DE3885846T2 (de) | 1994-05-19 |
| EP0310743A2 (en) | 1989-04-12 |
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