JPH06162762A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06162762A JPH06162762A JP4305443A JP30544392A JPH06162762A JP H06162762 A JPH06162762 A JP H06162762A JP 4305443 A JP4305443 A JP 4305443A JP 30544392 A JP30544392 A JP 30544392A JP H06162762 A JPH06162762 A JP H06162762A
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- 239000000872 buffer Substances 0.000 abstract description 14
- 208000035699 Distal ileal obstruction syndrome Diseases 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 13
- 230000004044 response Effects 0.000 description 7
- 238000003491 array Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 多ビット化かつ実装面積の縮小化を可能にす
る。 【構成】 アドレス／データセレクション１１が第３の
基準クロック信号／ＤＩＯＳに同調してアドレス信号入
力・データ入出力兼用端子ＤＡ０〜ＤＡ８からの入力を
アドレスバッファ１，２とデータ入出力バッファ８ａ，
１０ａとに切換接続することにより、アドレス信号入力
・データ入出力兼用端子ＤＡ０〜ＤＡ８がアドレス信号
入力端子とデータ入出力信号端子とを兼用するため、端
子数が極めて少なくなり、多ビット化かつ実装面積の縮
小化を可能にする。
る。 【構成】 アドレス／データセレクション１１が第３の
基準クロック信号／ＤＩＯＳに同調してアドレス信号入
力・データ入出力兼用端子ＤＡ０〜ＤＡ８からの入力を
アドレスバッファ１，２とデータ入出力バッファ８ａ，
１０ａとに切換接続することにより、アドレス信号入力
・データ入出力兼用端子ＤＡ０〜ＤＡ８がアドレス信号
入力端子とデータ入出力信号端子とを兼用するため、端
子数が極めて少なくなり、多ビット化かつ実装面積の縮
小化を可能にする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に組み込
まれた多ビット半導体記憶装置に関するものである。
まれた多ビット半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化、高性
能化、高機能化、パッケージタイプの薄型化、縮小化へ
の動きにはめざましいものがあり、その応用範囲の拡大
は、とどまるところを知らない勢いである。そのような
中で、最近は、薄型のノート型パーソナルコンピュータ
の普及、処理能力を向上させるためＣＰＵの高ビット化
が進み、それに呼応するように半導体記憶装置の多ビッ
ト化、実装面積の縮小化という相反する要求が問題とな
ってきている。
能化、高機能化、パッケージタイプの薄型化、縮小化へ
の動きにはめざましいものがあり、その応用範囲の拡大
は、とどまるところを知らない勢いである。そのような
中で、最近は、薄型のノート型パーソナルコンピュータ
の普及、処理能力を向上させるためＣＰＵの高ビット化
が進み、それに呼応するように半導体記憶装置の多ビッ
ト化、実装面積の縮小化という相反する要求が問題とな
ってきている。
【０００３】以下に従来の半導体記憶装置のうちのダイ
ナミックランダムアクセスメモリ（以下「ＤＲＡＭ」と
いう）の多ビット版であるＸ１６ビットＤＲＡＭ（１６
個のデータを同時に読み出し、書き込みが可能なＤＲＡ
Ｍ）を例にとり説明を行なう。図５は、従来例のＸ１６
ビットＤＲＡＭのデータ読み出しおよび書き込み回路の
ブロック図である。
ナミックランダムアクセスメモリ（以下「ＤＲＡＭ」と
いう）の多ビット版であるＸ１６ビットＤＲＡＭ（１６
個のデータを同時に読み出し、書き込みが可能なＤＲＡ
Ｍ）を例にとり説明を行なう。図５は、従来例のＸ１６
ビットＤＲＡＭのデータ読み出しおよび書き込み回路の
ブロック図である。
【０００４】図５において、１は行アドレスバッファ、
２は列アドレスバッファであり、それぞれアドレス入力
端子に与えられたアドレス信号入力に応じて、内部行ア
ドレス信号、及び内部列アドレス信号を発生する。３は
行デコーダ、４はワード線ドライバ、５はメモリセルア
レイ、６はセンスアンプ、７は列デコーダである。行デ
コーダ３とワード線ドライバ４は、内部行アドレス信号
に応答して複数のワード線のうちの１本を選択し、行及
び列の形でマトリクス状に配列されたメモリセルアレイ
５の中から１行分のメモリセルを選択する。センスアン
プ６はデータ読み出しの際に、列デコーダ７によって選
択されたワード線上のメモリセルから出たデータを増幅
し、列線であるビット線上にラッチする。さらに列デコ
ーダ７は内部列アドレス信号に応答して複数のビット線
のうち必要な本数のデータをデータ線に転送する。
２は列アドレスバッファであり、それぞれアドレス入力
端子に与えられたアドレス信号入力に応じて、内部行ア
ドレス信号、及び内部列アドレス信号を発生する。３は
行デコーダ、４はワード線ドライバ、５はメモリセルア
レイ、６はセンスアンプ、７は列デコーダである。行デ
コーダ３とワード線ドライバ４は、内部行アドレス信号
に応答して複数のワード線のうちの１本を選択し、行及
び列の形でマトリクス状に配列されたメモリセルアレイ
５の中から１行分のメモリセルを選択する。センスアン
プ６はデータ読み出しの際に、列デコーダ７によって選
択されたワード線上のメモリセルから出たデータを増幅
し、列線であるビット線上にラッチする。さらに列デコ
ーダ７は内部列アドレス信号に応答して複数のビット線
のうち必要な本数のデータをデータ線に転送する。
【０００５】８はデータ入力バッファ、９は入力／出力
セレクション、１０はデータ出力バッファ、１２はクロ
ックジェネレータ、１３はライトクロックジェネレー
タ、１４はオンチップＶBB（基板バイアス電圧）ジェネ
レータである。入力／出力セレクション９は１６系統あ
るデータ線のうち任意のデータ線との間でデータのやり
とりを行なうものである。
セレクション、１０はデータ出力バッファ、１２はクロ
ックジェネレータ、１３はライトクロックジェネレー
タ、１４はオンチップＶBB（基板バイアス電圧）ジェネ
レータである。入力／出力セレクション９は１６系統あ
るデータ線のうち任意のデータ線との間でデータのやり
とりを行なうものである。
【０００６】図６は、図５に示すＸ１６ビットＤＲＡＭ
のファーストページモード・リードモディファイライト
サイクルのタイミング図である。ファーストページモー
ドとは、図６に示すように、第１の基準クロック信号で
ある／ＲＡＳの活性状態、すなわち／ＲＡＳのロウレベ
ル期間中に第２の基準クロック信号である／ＣＡＳを複
数回入力すること、すなわち／ＣＡＳを複数回ロウレベ
ルにすることで、／ＣＡＳの入力毎にデータの読み出し
または書き込みを高速に行なうというものである。その
際、／ＣＡＳの入力毎の読み出し及び書き込みの対象と
なるメモリセルの指定、すなわち行及び列アドレスの指
定は、／ＲＡＳの活性状態すなわち／ＲＡＳの立ち下が
り時におけるアドレス信号入力による行アドレスの指
定、及び／ＣＡＳの活性状態すなわち／ＣＡＳの立ち下
がり時におけるアドレス信号入力による列アドレスの指
定により行い、以後の同一行の異なった列アドレスに対
しては、／ＣＡＳを立ち下げる毎に列アドレス入力する
だけでよいというものである。
のファーストページモード・リードモディファイライト
サイクルのタイミング図である。ファーストページモー
ドとは、図６に示すように、第１の基準クロック信号で
ある／ＲＡＳの活性状態、すなわち／ＲＡＳのロウレベ
ル期間中に第２の基準クロック信号である／ＣＡＳを複
数回入力すること、すなわち／ＣＡＳを複数回ロウレベ
ルにすることで、／ＣＡＳの入力毎にデータの読み出し
または書き込みを高速に行なうというものである。その
際、／ＣＡＳの入力毎の読み出し及び書き込みの対象と
なるメモリセルの指定、すなわち行及び列アドレスの指
定は、／ＲＡＳの活性状態すなわち／ＲＡＳの立ち下が
り時におけるアドレス信号入力による行アドレスの指
定、及び／ＣＡＳの活性状態すなわち／ＣＡＳの立ち下
がり時におけるアドレス信号入力による列アドレスの指
定により行い、以後の同一行の異なった列アドレスに対
しては、／ＣＡＳを立ち下げる毎に列アドレス入力する
だけでよいというものである。
【０００７】このようなアドレス指定により、１６個の
メモリセルが選択され書き込み制御信号／ＷＥが活性状
態すなわち／ＷＥがロウレベルのとき、上記１６個のメ
モリセルに、並列に１６本のデータ線から、データ入力
される。また、読み出し制御信号／ＯＥがロウレベルの
とき、上記１６個のメモリセルから、並列に１６本のデ
ータ線により出力される。なお、／ＲＡＳ，／ＣＡＳ，
／ＷＥ，／ＯＥの「／」は反転を示す。
メモリセルが選択され書き込み制御信号／ＷＥが活性状
態すなわち／ＷＥがロウレベルのとき、上記１６個のメ
モリセルに、並列に１６本のデータ線から、データ入力
される。また、読み出し制御信号／ＯＥがロウレベルの
とき、上記１６個のメモリセルから、並列に１６本のデ
ータ線により出力される。なお、／ＲＡＳ，／ＣＡＳ，
／ＷＥ，／ＯＥの「／」は反転を示す。
【０００８】図７は、図５に示すＸ１６ビットＤＲＡＭ
のパッケージおよび端子配置図である。Ｖｃｃ，Ｖｓｓ
は電源端子、Ａ０からＡ８はアドレス端子、ＤＱ０から
ＤＱ１５はデータ入出力端子、ＮＣは未接続端子を示し
ている。
のパッケージおよび端子配置図である。Ｖｃｃ，Ｖｓｓ
は電源端子、Ａ０からＡ８はアドレス端子、ＤＱ０から
ＤＱ１５はデータ入出力端子、ＮＣは未接続端子を示し
ている。
【０００９】
【発明が解決しようとする課題】上記従来の多ビット化
された半導体記憶装置は、高処理能力化してゆくＣＰＵ
への対応としてはすぐれているが、そのデータ入出力端
子が多いことにより、そのチップサイズに対するパッケ
ージのサイズが極めて大きくなりすぎる。従って実装面
積が大きくなりすぎるという欠点があった。
された半導体記憶装置は、高処理能力化してゆくＣＰＵ
への対応としてはすぐれているが、そのデータ入出力端
子が多いことにより、そのチップサイズに対するパッケ
ージのサイズが極めて大きくなりすぎる。従って実装面
積が大きくなりすぎるという欠点があった。
【００１０】この発明の目的は、多ビット化かつ実装面
積の縮小化を可能にする半導体記憶装置を提供すること
である。
積の縮小化を可能にする半導体記憶装置を提供すること
である。
【００１１】
【課題を解決するための手段】この発明の半導体記憶装
置は、データを入力および出力する複数個のデータ入出
力専用端子と、アドレス信号を入力するとともにデータ
を入力および出力する複数個のアドレス信号入力・デー
タ入出力兼用端子と、第３の基準クロック信号を入力す
る第３の基準クロック信号端子と、第３の基準クロック
信号に同調してアドレス信号入力・データ入出力兼用端
子からの入力をメモリセル選択手段とデータ入出力手段
とに切換接続する切換手段とを設けたことを特徴とす
る。
置は、データを入力および出力する複数個のデータ入出
力専用端子と、アドレス信号を入力するとともにデータ
を入力および出力する複数個のアドレス信号入力・デー
タ入出力兼用端子と、第３の基準クロック信号を入力す
る第３の基準クロック信号端子と、第３の基準クロック
信号に同調してアドレス信号入力・データ入出力兼用端
子からの入力をメモリセル選択手段とデータ入出力手段
とに切換接続する切換手段とを設けたことを特徴とす
る。
【００１２】
【作用】この発明の構成によれば、切換手段が第３の基
準クロック信号に同調してアドレス信号入力・データ入
出力兼用端子からの入力をメモリセル選択手段とデータ
入出力手段とに切換接続することにより、アドレス信号
入力・データ入出力兼用端子がアドレス信号入力端子と
データ入出力信号端子とを兼用するため、端子数が極め
て少なくなり、多ビット化かつ実装面積の縮小化を可能
にすることができる。
準クロック信号に同調してアドレス信号入力・データ入
出力兼用端子からの入力をメモリセル選択手段とデータ
入出力手段とに切換接続することにより、アドレス信号
入力・データ入出力兼用端子がアドレス信号入力端子と
データ入出力信号端子とを兼用するため、端子数が極め
て少なくなり、多ビット化かつ実装面積の縮小化を可能
にすることができる。
【００１３】
【実施例】以下この発明の一実施例を図面を参照しなが
ら説明する。なお、従来例の説明と同様に実施例の説明
においても、Ｘ１６ビットＤＲＡＭを例にとりあげ説明
を進める。図１はこの発明の一実施例であるＸ１６ビッ
トＤＲＡＭのデータ読み出しおよび書き込み回路のブロ
ック図である。図２は同Ｘ１６ビットＤＲＡＭのファー
ストページモード・リードモディファイライトサイクル
のタイミング図、図３は同実施例における主要部分であ
るアドレス／データセレクションの内部回路の一例を示
す回路図、図４は同Ｘ１６ビットＤＲＡＭのパッケージ
および端子配置図である。なお、図１〜図４において、
Ｖｃｃ，Ｖｓｓは電源端子、ＤＡ０からＤＡ８はアドレ
ス信号入力・データ入出力兼用端子、ＤＱ９からＤＱ１
５はデータ入出力端子（データ入出力専用端子）であ
る。
ら説明する。なお、従来例の説明と同様に実施例の説明
においても、Ｘ１６ビットＤＲＡＭを例にとりあげ説明
を進める。図１はこの発明の一実施例であるＸ１６ビッ
トＤＲＡＭのデータ読み出しおよび書き込み回路のブロ
ック図である。図２は同Ｘ１６ビットＤＲＡＭのファー
ストページモード・リードモディファイライトサイクル
のタイミング図、図３は同実施例における主要部分であ
るアドレス／データセレクションの内部回路の一例を示
す回路図、図４は同Ｘ１６ビットＤＲＡＭのパッケージ
および端子配置図である。なお、図１〜図４において、
Ｖｃｃ，Ｖｓｓは電源端子、ＤＡ０からＤＡ８はアドレ
ス信号入力・データ入出力兼用端子、ＤＱ９からＤＱ１
５はデータ入出力端子（データ入出力専用端子）であ
る。
【００１４】図１において、１は行アドレスバッファ、
２は列アドレスバッファであり、それぞれアドレス信号
入力・データ入出力兼用端子ＤＡ０〜ＤＡ８に与えられ
たアドレス信号入力に応じて、内部行アドレス信号、及
び内部列アドレス信号を発生する。３は行デコーダ、４
はワード線ドライバ、５はメモリセルアレイ、６はセン
スアンプ、７は列デコーダである。行デコーダ３とワー
ド線ドライバ４は、内部行アドレス信号に応答して複数
のワード線のうちの１本を選択し、行及び列の形でマト
リクス状に配列されたメモリセルアレイ５の中から１行
分のメモリセルを選択する。センスアンプ６はデータ読
み出しの際に、列デコーダ７によって選択されたワード
線上のメモリセルから出たデータを増幅し、列線である
ビット線上にラッチする。さらに列デコーダ７は内部列
アドレス信号に応答して複数のビット線のうち必要な本
数のデータをデータ線に転送する。
２は列アドレスバッファであり、それぞれアドレス信号
入力・データ入出力兼用端子ＤＡ０〜ＤＡ８に与えられ
たアドレス信号入力に応じて、内部行アドレス信号、及
び内部列アドレス信号を発生する。３は行デコーダ、４
はワード線ドライバ、５はメモリセルアレイ、６はセン
スアンプ、７は列デコーダである。行デコーダ３とワー
ド線ドライバ４は、内部行アドレス信号に応答して複数
のワード線のうちの１本を選択し、行及び列の形でマト
リクス状に配列されたメモリセルアレイ５の中から１行
分のメモリセルを選択する。センスアンプ６はデータ読
み出しの際に、列デコーダ７によって選択されたワード
線上のメモリセルから出たデータを増幅し、列線である
ビット線上にラッチする。さらに列デコーダ７は内部列
アドレス信号に応答して複数のビット線のうち必要な本
数のデータをデータ線に転送する。
【００１５】８ａ，８ｂはデータ入力バッファ、９は入
力／出力セレクション、１０ａ，１０ｂはデータ出力バ
ッファ、１１はアドレス／データセレクション（切換手
段）、１２はクロックジェネレータ、１３はライトクロ
ックジェネレータ、１４はオンチップＶBB（基板バイア
ス電圧）ジェネレータである。入力／出力セレクション
９は１６系統あるデータ線のうち任意のデータ線との間
でデータのやりとりを行なうものである。アドレス／デ
ータセレクション１１は、第３の基準クロック信号／Ｄ
ＩＯＳに同調して、アドレス信号入力線とデータ入出力
線とを切り換えるものである。
力／出力セレクション、１０ａ，１０ｂはデータ出力バ
ッファ、１１はアドレス／データセレクション（切換手
段）、１２はクロックジェネレータ、１３はライトクロ
ックジェネレータ、１４はオンチップＶBB（基板バイア
ス電圧）ジェネレータである。入力／出力セレクション
９は１６系統あるデータ線のうち任意のデータ線との間
でデータのやりとりを行なうものである。アドレス／デ
ータセレクション１１は、第３の基準クロック信号／Ｄ
ＩＯＳに同調して、アドレス信号入力線とデータ入出力
線とを切り換えるものである。
【００１６】また、１５はメモリセル選択手段、１６は
データ入出力手段である。このＸ１６ビットＤＲＡＭの
動作を図２に示すファーストページモード・リードモデ
ィファイライトサイクルのタイミング図を用いて説明す
る。図２に示すように、第１の基準クロック信号である
／ＲＡＳの活性状態、すなわち／ＲＡＳの立ち下がり時
におけるアドレス信号入力によってアドレス信号入力・
データ入出力兼用端子ＤＡ０〜ＤＡ８から行アドレスを
入力し、次にその状態（／ＲＡＳのロウレベル期間中）
に第２の基準クロック信号である／ＣＡＳの活性状態、
すなわち／ＣＡＳの立ち下がり時におけるアドレス信号
入力によってアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８から列アドレスを入力する。この行およ
び列アドレスの入力により、読み出し及び書き込みの対
象となるメモリセルを指定する。その際第３の基準クロ
ック信号／ＤＩＯＳの不活性状態、すなわち／ＤＩＯＳ
はハイレベルである。
データ入出力手段である。このＸ１６ビットＤＲＡＭの
動作を図２に示すファーストページモード・リードモデ
ィファイライトサイクルのタイミング図を用いて説明す
る。図２に示すように、第１の基準クロック信号である
／ＲＡＳの活性状態、すなわち／ＲＡＳの立ち下がり時
におけるアドレス信号入力によってアドレス信号入力・
データ入出力兼用端子ＤＡ０〜ＤＡ８から行アドレスを
入力し、次にその状態（／ＲＡＳのロウレベル期間中）
に第２の基準クロック信号である／ＣＡＳの活性状態、
すなわち／ＣＡＳの立ち下がり時におけるアドレス信号
入力によってアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８から列アドレスを入力する。この行およ
び列アドレスの入力により、読み出し及び書き込みの対
象となるメモリセルを指定する。その際第３の基準クロ
ック信号／ＤＩＯＳの不活性状態、すなわち／ＤＩＯＳ
はハイレベルである。
【００１７】次に第３の基準クロック信号／ＤＩＯＳを
活性状態、すなわち／ＤＩＯＳをロウレベルにすること
によって、複数個のアドレス信号入力・データ入出力兼
用端子ＤＡ０〜ＤＡ８がデータ入出力用の端子になる。
そして、複数個のデータ入出力端子ＤＱ９〜ＤＱ１５お
よび複数個のアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８から、同時に複数個のデータの書き込
み、及び読み出しを行うことができる。以後の同一行の
異なった列アドレスに対しては、／ＣＡＳを立ち下げる
毎に列アドレス入力するだけでよい。
活性状態、すなわち／ＤＩＯＳをロウレベルにすること
によって、複数個のアドレス信号入力・データ入出力兼
用端子ＤＡ０〜ＤＡ８がデータ入出力用の端子になる。
そして、複数個のデータ入出力端子ＤＱ９〜ＤＱ１５お
よび複数個のアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８から、同時に複数個のデータの書き込
み、及び読み出しを行うことができる。以後の同一行の
異なった列アドレスに対しては、／ＣＡＳを立ち下げる
毎に列アドレス入力するだけでよい。
【００１８】このようなアドレス指定により、１６個の
メモリセルが選択され書き込み制御信号／ＷＥが活性状
態すなわち／ＷＥがロウレベルのとき、上記１６個のメ
モリセルに、並列に１６本のデータ線から、データ入力
される。また、読み出し制御信号／ＯＥがロウレベルの
とき、上記１６個のメモリセルから、並列に１６本のデ
ータ線により出力される。なお、／ＲＡＳ，／ＣＡＳ，
／ＤＩＯＳ，／ＷＥ，／ＯＥの「／」は反転を示す。
メモリセルが選択され書き込み制御信号／ＷＥが活性状
態すなわち／ＷＥがロウレベルのとき、上記１６個のメ
モリセルに、並列に１６本のデータ線から、データ入力
される。また、読み出し制御信号／ＯＥがロウレベルの
とき、上記１６個のメモリセルから、並列に１６本のデ
ータ線により出力される。なお、／ＲＡＳ，／ＣＡＳ，
／ＤＩＯＳ，／ＷＥ，／ＯＥの「／」は反転を示す。
【００１９】図３は図１のアドレス／データセレクショ
ン１１の内部回路の一例である。図３において、３１，
３２はｐＭＯＳトランジスタ、３３〜３６はｎＭＯＳト
ランジスタ、３７はインバータである。この図３に示す
アドレス／データセレクション１１において、第３の基
準クロック信号／ＤＩＯＳをロウレベルにすると、アド
レス信号入力・データ入出力兼用端子ＤＡ０〜ＤＡ８は
アドレスバッファ１，２に接続され、第３の基準クロッ
ク信号／ＤＩＯＳをハイレベルにすると、アドレス信号
入力・データ入出力兼用端子ＤＡ０〜ＤＡ８はデータ入
出力バッファ８ａ，１０ａに接続される。
ン１１の内部回路の一例である。図３において、３１，
３２はｐＭＯＳトランジスタ、３３〜３６はｎＭＯＳト
ランジスタ、３７はインバータである。この図３に示す
アドレス／データセレクション１１において、第３の基
準クロック信号／ＤＩＯＳをロウレベルにすると、アド
レス信号入力・データ入出力兼用端子ＤＡ０〜ＤＡ８は
アドレスバッファ１，２に接続され、第３の基準クロッ
ク信号／ＤＩＯＳをハイレベルにすると、アドレス信号
入力・データ入出力兼用端子ＤＡ０〜ＤＡ８はデータ入
出力バッファ８ａ，１０ａに接続される。
【００２０】このＸ１６ビットＤＲＡＭのパッケージお
よび端子配置図は図４に示され、その端子数は、従来例
（図７参照）が４０個であったのに対し、２４個で済
む。以上のようにこの実施例によれば、アドレス／デー
タセレクション１１が第３の基準クロック信号／ＤＩＯ
Ｓに同調してアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８からの入力をアドレスバッファ１，２と
データ入出力バッファ８ａ，１０ａとに切換接続するこ
とにより、アドレス信号入力・データ入出力兼用端子Ｄ
Ａ０〜ＤＡ８がアドレス信号入力端子とデータ入出力信
号端子とを兼用するため、端子数が極めて少なくなり、
多ビット化かつ実装面積の縮小化を可能にすることがで
きる。
よび端子配置図は図４に示され、その端子数は、従来例
（図７参照）が４０個であったのに対し、２４個で済
む。以上のようにこの実施例によれば、アドレス／デー
タセレクション１１が第３の基準クロック信号／ＤＩＯ
Ｓに同調してアドレス信号入力・データ入出力兼用端子
ＤＡ０〜ＤＡ８からの入力をアドレスバッファ１，２と
データ入出力バッファ８ａ，１０ａとに切換接続するこ
とにより、アドレス信号入力・データ入出力兼用端子Ｄ
Ａ０〜ＤＡ８がアドレス信号入力端子とデータ入出力信
号端子とを兼用するため、端子数が極めて少なくなり、
多ビット化かつ実装面積の縮小化を可能にすることがで
きる。
【００２１】
【発明の効果】以上のようにこの発明の半導体記憶装置
は、切換手段が第３の基準クロック信号に同調してアド
レス信号入力・データ入出力兼用端子からの入力をメモ
リセル選択手段とデータ入出力手段とに切換接続するこ
とにより、アドレス信号入力・データ入出力兼用端子が
アドレス信号入力端子とデータ入出力信号端子とを兼用
するため、端子数が極めて少なくなり、多ビット化かつ
実装面積の縮小化を可能にすることができる。
は、切換手段が第３の基準クロック信号に同調してアド
レス信号入力・データ入出力兼用端子からの入力をメモ
リセル選択手段とデータ入出力手段とに切換接続するこ
とにより、アドレス信号入力・データ入出力兼用端子が
アドレス信号入力端子とデータ入出力信号端子とを兼用
するため、端子数が極めて少なくなり、多ビット化かつ
実装面積の縮小化を可能にすることができる。
【図１】この発明の一実施例であるＸ１６ビットＤＲＡ
Ｍのデータ読み出しおよび書き込み回路のブロック図で
ある。
Ｍのデータ読み出しおよび書き込み回路のブロック図で
ある。
【図２】同実施例のＸ１６ビットＤＲＡＭのファースト
ページモード・リードモディファイライトサイクルのタ
イミング図である。
ページモード・リードモディファイライトサイクルのタ
イミング図である。
【図３】同実施例におけるアドレス／データセレクショ
ンの回路図である。
ンの回路図である。
【図４】同実施例のＸ１６ビットＤＲＡＭのパッケージ
および端子配置図である。
および端子配置図である。
【図５】従来のＸ１６ビットＤＲＡＭのデータ読み出し
および書き込み回路のブロック図である。
および書き込み回路のブロック図である。
【図６】従来のＸ１６ビットＤＲＡＭのファーストペー
ジモード・リードモディファイライトサイクルのタイミ
ング図である。
ジモード・リードモディファイライトサイクルのタイミ
ング図である。
【図７】従来のＸ１６ビットＤＲＡＭのパッケージおよ
び端子配置図である。
び端子配置図である。
５ メモリセルアレイ １１ アドレス／データセレクション（切換手段） １５ メモリセル選択手段 １６ データ入出力手段 ＤＡ０〜ＤＡ８ アドレス信号入力・データ入出力兼用
端子 ＤＱ９〜ＤＱ１５ データ入出力端子（データ入出力専
用端子） ／ＲＡＳ 第１の基準クロック信号 ／ＣＡＳ 第２の基準クロック信号 ／ＤＩＯＳ 第３の基準クロック信号
端子 ＤＱ９〜ＤＱ１５ データ入出力端子（データ入出力専
用端子） ／ＲＡＳ 第１の基準クロック信号 ／ＣＡＳ 第２の基準クロック信号 ／ＤＩＯＳ 第３の基準クロック信号
Claims (1)
- 【請求項１】 複数個のメモリセルを有するメモリセル
アレイと、行アドレス信号を取り込むタイミングを図る
第１の基準クロック信号を入力する第１の基準クロック
信号端子と、列アドレス信号を取り込むタイミングを図
る第２の基準クロック信号を入力する第２の基準クロッ
ク信号端子と、前記行および列アドレス信号に対応して
前記複数個のメモリセルのうち任意の複数個のメモリセ
ルを選択するメモリセル選択手段と、前記選択されたメ
モリセルにデータの読み出しおよび書き込みを行うデー
タ入出力手段とを備えた半導体記憶装置であって、 データを入力および出力する複数個のデータ入出力専用
端子と、アドレス信号を入力するとともにデータを入力
および出力する複数個のアドレス信号入力・データ入出
力兼用端子と、第３の基準クロック信号を入力する第３
の基準クロック信号端子と、前記第３の基準クロック信
号に同調して前記アドレス信号入力・データ入出力兼用
端子からの入力を前記メモリセル選択手段と前記データ
入出力手段とに切換接続する切換手段とを設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305443A JPH06162762A (ja) | 1992-11-16 | 1992-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305443A JPH06162762A (ja) | 1992-11-16 | 1992-11-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162762A true JPH06162762A (ja) | 1994-06-10 |
Family
ID=17945206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4305443A Pending JPH06162762A (ja) | 1992-11-16 | 1992-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008112546A (ja) * | 2006-10-31 | 2008-05-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008192264A (ja) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-11-16 JP JP4305443A patent/JPH06162762A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008112546A (ja) * | 2006-10-31 | 2008-05-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008192264A (ja) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | 半導体記憶装置 |
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