JPH06162776A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH06162776A JPH06162776A JP4332507A JP33250792A JPH06162776A JP H06162776 A JPH06162776 A JP H06162776A JP 4332507 A JP4332507 A JP 4332507A JP 33250792 A JP33250792 A JP 33250792A JP H06162776 A JPH06162776 A JP H06162776A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Abstract
(57)【要約】
【目的】 低電圧動作可能で、低消費電力かつ高速動作
可能な半導体メモリ回路を提供すること。 【構成】 相補データ線対１７，１８をＮチャンネルＭ
ＯＳ５，６によりＶD −Ｖt にプリチャージし、センス
アンプ入力部２１，２２をＰチャンネルＭＯＳ１９，２
０によりＶD にプリチャージする。トランスファゲート
ＭＯＳ３，４、スイッチングＭＯＳ７，８、増幅用ＭＯ
Ｓ９，１０はＮチャンネル型とする。記憶素子のインバ
ータの負荷容量は初期の一定期間はセンスアンプ入力部
の容量のみとなり、センスアンプのセンス速度が大とな
る。また、相補データ線対１７，１８のプリチャージレ
ベルがＶD より低いので、プリチャージ電力が小となる
と共に、記憶素子のローレベル保持マージンも大とな
る。
可能な半導体メモリ回路を提供すること。 【構成】 相補データ線対１７，１８をＮチャンネルＭ
ＯＳ５，６によりＶD −Ｖt にプリチャージし、センス
アンプ入力部２１，２２をＰチャンネルＭＯＳ１９，２
０によりＶD にプリチャージする。トランスファゲート
ＭＯＳ３，４、スイッチングＭＯＳ７，８、増幅用ＭＯ
Ｓ９，１０はＮチャンネル型とする。記憶素子のインバ
ータの負荷容量は初期の一定期間はセンスアンプ入力部
の容量のみとなり、センスアンプのセンス速度が大とな
る。また、相補データ線対１７，１８のプリチャージレ
ベルがＶD より低いので、プリチャージ電力が小となる
と共に、記憶素子のローレベル保持マージンも大とな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に高速，低消費電力動作をなすＭＯＳＦＥＴ素子
を用いた半導体メモリ回路に関するものである。
し、特に高速，低消費電力動作をなすＭＯＳＦＥＴ素子
を用いた半導体メモリ回路に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ回路では、先ず第１
の期間において、プリチャージ信号を発生させて全ての
相補データ線対のチャージアップ動作を行う。次の第２
の期間において、プリチャージ動作を終了し、所望の記
憶素子に接続されたワード線を選択的に活性化する。そ
して、続く第３の期間において、当該所望の記憶素子と
相補データ線対とを接続してデータの書込み読出し動作
を行う。
の期間において、プリチャージ信号を発生させて全ての
相補データ線対のチャージアップ動作を行う。次の第２
の期間において、プリチャージ動作を終了し、所望の記
憶素子に接続されたワード線を選択的に活性化する。そ
して、続く第３の期間において、当該所望の記憶素子と
相補データ線対とを接続してデータの書込み読出し動作
を行う。
【０００３】第１の期間において全ての相補データ線対
をプリチャージするのは、次の第２の期間において選択
されるワード線に接続されている記憶素子の記憶内容を
保護するためである。
をプリチャージするのは、次の第２の期間において選択
されるワード線に接続されている記憶素子の記憶内容を
保護するためである。
【０００４】図４はこの種の半導体メモリ回路の例を示
すもので、記憶素子は互いに入出力が接続された２つの
インバータ１，２と、データの伝達を行う２つのＮチャ
ンネル型のトランスファゲートトランジスタ３，４とか
らなっている。これ等トランスファゲートトランジスタ
３，４のゲートにはワード線１５が接続されており、ま
た一対の相補的なデータ線（ビット線）１７，１８が設
けられている。
すもので、記憶素子は互いに入出力が接続された２つの
インバータ１，２と、データの伝達を行う２つのＮチャ
ンネル型のトランスファゲートトランジスタ３，４とか
らなっている。これ等トランスファゲートトランジスタ
３，４のゲートにはワード線１５が接続されており、ま
た一対の相補的なデータ線（ビット線）１７，１８が設
けられている。
【０００５】これ等ワード線１５と相補データ線対１
７，１８とは夫々複数設けられているが、図では簡単化
のために１組のみを示している。これ等ワード線と相補
データ線対との各交差点に上述した記憶素子が夫々設け
られている。相補データ線対１７，１８をプリチャージ
するためのＮチャンネル型のプリチャージ用ＭＯＳトラ
ンジスタ５，６が夫々設けられており、これ等プリチャ
ージ用トランジスタ５，６のゲートにはプリチャージ線
１４が接続されている。
７，１８とは夫々複数設けられているが、図では簡単化
のために１組のみを示している。これ等ワード線と相補
データ線対との各交差点に上述した記憶素子が夫々設け
られている。相補データ線対１７，１８をプリチャージ
するためのＮチャンネル型のプリチャージ用ＭＯＳトラ
ンジスタ５，６が夫々設けられており、これ等プリチャ
ージ用トランジスタ５，６のゲートにはプリチャージ線
１４が接続されている。
【０００６】相補データ線対１７，１８上の記憶データ
を増幅するためにセンスアンプが設けられている。この
センスアンプは、Ｐチャンネル型ＭＯＳトランジスタ１
１，１２によるカレントミラー負荷と、記憶データを増
幅するＮチャンネル型ＭＯＳトランジスタ９，１０と、
Ｎチャンネル型の電流源用ＭＯＳトランジスタ１３とか
らなり、これ等増幅用トランジスタ９，１０のゲートに
相補データ線対１７，１８の各信号が、Ｎチャンネル型
のスイッチング用ＭＯＳトランジスタ７，８を介して印
加されている。
を増幅するためにセンスアンプが設けられている。この
センスアンプは、Ｐチャンネル型ＭＯＳトランジスタ１
１，１２によるカレントミラー負荷と、記憶データを増
幅するＮチャンネル型ＭＯＳトランジスタ９，１０と、
Ｎチャンネル型の電流源用ＭＯＳトランジスタ１３とか
らなり、これ等増幅用トランジスタ９，１０のゲートに
相補データ線対１７，１８の各信号が、Ｎチャンネル型
のスイッチング用ＭＯＳトランジスタ７，８を介して印
加されている。
【０００７】スイッチングトランジスタ７，８のゲート
には相補データ線対を選択するためのビット選択線２３
が接続されており、またセンスアンプの電流源トランジ
スタ１３のゲートにはセンスアンプ活性化用の制御線１
６が接続されている。
には相補データ線対を選択するためのビット選択線２３
が接続されており、またセンスアンプの電流源トランジ
スタ１３のゲートにはセンスアンプ活性化用の制御線１
６が接続されている。
【０００８】この回路では、プリチャージ線１４にプリ
チャージ信号ＰＣを供給して相補データ線対１７，１８
をプリチャージし、その後ワード線１５を選択的に活性
化し、更にビット選択線２３をこれまた選択的に活性化
することにより、所望の記憶素子の記憶データを相補デ
ータ線対１７，１８及びスイッチングトランジスタ７，
８を介してセンスアンプの一対の入力へ供給して増幅す
るようになっている。
チャージ信号ＰＣを供給して相補データ線対１７，１８
をプリチャージし、その後ワード線１５を選択的に活性
化し、更にビット選択線２３をこれまた選択的に活性化
することにより、所望の記憶素子の記憶データを相補デ
ータ線対１７，１８及びスイッチングトランジスタ７，
８を介してセンスアンプの一対の入力へ供給して増幅す
るようになっている。
【０００９】図５はこの種の半導体メモリ回路の他の例
を示す図であり、図４と同等部分は同一符号にて示して
いる。この例では、図４の回路に対して、センスアンプ
の入力部２１，２２においてプリチャージを行うための
Ｎチャンネル型のプリチャージ用ＭＯＳトランジスタ２
５，２６を付加している点が異なり、他は図４の回路と
同一である。
を示す図であり、図４と同等部分は同一符号にて示して
いる。この例では、図４の回路に対して、センスアンプ
の入力部２１，２２においてプリチャージを行うための
Ｎチャンネル型のプリチャージ用ＭＯＳトランジスタ２
５，２６を付加している点が異なり、他は図４の回路と
同一である。
【００１０】センスアンプの入力部２１，２２において
も、相補データ線対とは独立にプリチャージを行うの
は、センスアンプの入力部に残った電荷を除去して定め
られた電位レベルでセンスアンプのセンス動作を開始さ
せ、センス動作の誤動作やセンス時間の遅延を防ぐため
である。
も、相補データ線対とは独立にプリチャージを行うの
は、センスアンプの入力部に残った電荷を除去して定め
られた電位レベルでセンスアンプのセンス動作を開始さ
せ、センス動作の誤動作やセンス時間の遅延を防ぐため
である。
【００１１】この様な半導体メモリ回路においては、高
速化及び低消費電力化が重要な課題となっている。一般
に、この種の半導体メモリ回路では記憶素子に使用され
るＭＯＳトランジスタは集積度や製造プロセス上、最小
サイズとされるので、記憶素子を構成する各トランジス
タの負荷駆動能力は極めて微弱である。
速化及び低消費電力化が重要な課題となっている。一般
に、この種の半導体メモリ回路では記憶素子に使用され
るＭＯＳトランジスタは集積度や製造プロセス上、最小
サイズとされるので、記憶素子を構成する各トランジス
タの負荷駆動能力は極めて微弱である。
【００１２】そのために、高速化のためには相補データ
線対１７，１８に伝達された微小電位を検出するための
センスアンプの回路方式やセンス方式に種々の工夫が施
されている。例えば、特開平２−５６７９９号公報に記
載の技術によれば、記憶素子内の記憶素子選択用ＭＯＳ
トランジスタ（図４，５のトランジスタ３，４に相
当）、相補データ線対のプリチャージ（プルアップまた
はプルダウン）用ＭＯＳトランジスタ（図４のトランジ
スタ５，６に相当）を、Ｐチャンネル型ＭＯＳトランジ
スタで構成し、センスアンプの増幅用トランジスタ（図
４，５のトランジスタ９，１０）はＮチャンネル型ＭＯ
Ｓトランジスタで構成し、プリチャージ用電源レベルを
グランドレベルに設定する構造が示されている。
線対１７，１８に伝達された微小電位を検出するための
センスアンプの回路方式やセンス方式に種々の工夫が施
されている。例えば、特開平２−５６７９９号公報に記
載の技術によれば、記憶素子内の記憶素子選択用ＭＯＳ
トランジスタ（図４，５のトランジスタ３，４に相
当）、相補データ線対のプリチャージ（プルアップまた
はプルダウン）用ＭＯＳトランジスタ（図４のトランジ
スタ５，６に相当）を、Ｐチャンネル型ＭＯＳトランジ
スタで構成し、センスアンプの増幅用トランジスタ（図
４，５のトランジスタ９，１０）はＮチャンネル型ＭＯ
Ｓトランジスタで構成し、プリチャージ用電源レベルを
グランドレベルに設定する構造が示されている。
【００１３】この方式では、センスアンプの最適感度領
域で相補データ線対の電位をセンスするようにしてセン
スアンプの高速化を図っている。
域で相補データ線対の電位をセンスするようにしてセン
スアンプの高速化を図っている。
【００１４】一方、低消費電力化のためにも、センスア
ンプ回路やプリチャージ回路に種々の工夫が施されてお
り、例えば、特開平２−４４５９８号公報では、センス
アンプの出力をモニタしてセンス動作が終了したことが
検出されると、センスアンプの出力をラッチしてセンス
アンプの動作を停止させ、ワード線を非活性化して相補
データ線対をプリチャージするような方式が開示されて
いる。この方式によりセンス終了後にもセンスアンプに
流れる電流を削減し、また相補データ線対の電荷を記憶
素子が引抜くことによるプリチャージ部の消費電力を削
減することが可能となる。
ンプ回路やプリチャージ回路に種々の工夫が施されてお
り、例えば、特開平２−４４５９８号公報では、センス
アンプの出力をモニタしてセンス動作が終了したことが
検出されると、センスアンプの出力をラッチしてセンス
アンプの動作を停止させ、ワード線を非活性化して相補
データ線対をプリチャージするような方式が開示されて
いる。この方式によりセンス終了後にもセンスアンプに
流れる電流を削減し、また相補データ線対の電荷を記憶
素子が引抜くことによるプリチャージ部の消費電力を削
減することが可能となる。
【００１５】
【発明が解決しようとする課題】この様な半導体メモリ
回路を電源電圧が３Ｖ以下の低電圧領域で動作させる場
合の問題点について以下に詳述する。
回路を電源電圧が３Ｖ以下の低電圧領域で動作させる場
合の問題点について以下に詳述する。
【００１６】相補データ線対をプリチャージする場合、
図４，５で示した如く、プリチャージ用トランジスタ
５，６としてＮチャンネル型ＭＯＳトランジスタを使用
すると、相補データ線対のレベルは（ＶD −Ｖｔ）とな
る。ここに、ＶD は電源電圧，Ｖt はＮチャンネル型Ｍ
ＯＳトランジスタの閾値電圧であり、約１．５Ｖであ
る。従って、ＶD を３Ｖ以下とすると、プリチャージレ
ベルは１．５Ｖ前後まで低下する。
図４，５で示した如く、プリチャージ用トランジスタ
５，６としてＮチャンネル型ＭＯＳトランジスタを使用
すると、相補データ線対のレベルは（ＶD −Ｖｔ）とな
る。ここに、ＶD は電源電圧，Ｖt はＮチャンネル型Ｍ
ＯＳトランジスタの閾値電圧であり、約１．５Ｖであ
る。従って、ＶD を３Ｖ以下とすると、プリチャージレ
ベルは１．５Ｖ前後まで低下する。
【００１７】この電圧レベルは相補データ線対の微小電
位を検出するセンスアンプのセンス能力を著しく低下さ
せることになり、よって半導体メモリ回路のアクセス時
間が増大する。更に、電源電圧２．５Ｖ以下ではセンス
不能となることがある。
位を検出するセンスアンプのセンス能力を著しく低下さ
せることになり、よって半導体メモリ回路のアクセス時
間が増大する。更に、電源電圧２．５Ｖ以下ではセンス
不能となることがある。
【００１８】一方、プリチャージ用トランジスタ５，６
としてＮチャンネル型の代りにＰチャンネル型ＭＯＳト
ランジスタを用いると（電源電圧ＶD は例えば３Ｖなら
３Ｖのままであり、先の引用例である特開平２−２６７
９９号公報の如く、電源電圧Ｅ2 はグランドレベルとは
しない）、相補データ線対のプリチャージレベルは電源
電圧ＶD ＝３Ｖのままであり、低下しない。
としてＮチャンネル型の代りにＰチャンネル型ＭＯＳト
ランジスタを用いると（電源電圧ＶD は例えば３Ｖなら
３Ｖのままであり、先の引用例である特開平２−２６７
９９号公報の如く、電源電圧Ｅ2 はグランドレベルとは
しない）、相補データ線対のプリチャージレベルは電源
電圧ＶD ＝３Ｖのままであり、低下しない。
【００１９】従って、この場合には上述したセンスアン
プの問題は生じないが、その代りに、読出し書込み動作
が生じる毎に相補データ線の一方がプリチャージレベル
から０Ｖ（グランドレベル）まで変化することになる。
プリチャージ部の消費電力の大部分は相補データ線対の
容量とプリチャージレベルとの積に依存するプリチャー
ジ用電荷である。従って、Ｐチャンネル型ＭＯＳトラン
ジスタをプリチャージ用に用いてプリチャージレベルを
３Ｖとした回路と、Ｎチャンネル型ＭＯＳトランジスタ
をプリチャージ用として用いてプリチャージレベルを
１．５Ｖとした回路とでは、前者が後者の約２倍のプリ
チャージ電力を消費することになるのである。
プの問題は生じないが、その代りに、読出し書込み動作
が生じる毎に相補データ線の一方がプリチャージレベル
から０Ｖ（グランドレベル）まで変化することになる。
プリチャージ部の消費電力の大部分は相補データ線対の
容量とプリチャージレベルとの積に依存するプリチャー
ジ用電荷である。従って、Ｐチャンネル型ＭＯＳトラン
ジスタをプリチャージ用に用いてプリチャージレベルを
３Ｖとした回路と、Ｎチャンネル型ＭＯＳトランジスタ
をプリチャージ用として用いてプリチャージレベルを
１．５Ｖとした回路とでは、前者が後者の約２倍のプリ
チャージ電力を消費することになるのである。
【００２０】前述した特開平２−４４５９８で示される
半導体メモリ回路では、データ読出し時には相補データ
線対の電荷を必要以上引抜かないように工夫することに
よりプリチャージ部の消費電力を抑えてはいるが、書込
み時のプリチャージ部の消費電力の抑制にはなっていな
い。
半導体メモリ回路では、データ読出し時には相補データ
線対の電荷を必要以上引抜かないように工夫することに
よりプリチャージ部の消費電力を抑えてはいるが、書込
み時のプリチャージ部の消費電力の抑制にはなっていな
い。
【００２１】また、Ｐチャンネル型トランジスタにより
相補データ線対を電源電圧レベルにプリチャージする方
式では、以下の様な問題がある。
相補データ線対を電源電圧レベルにプリチャージする方
式では、以下の様な問題がある。
【００２２】通常、記憶素子内のローレベルを保持する
ノードには相補データ線対から流入する電荷によって若
干電位が上昇する。この電位は記憶素子内のインバータ
のＮチャンネル型ＭＯＳトランジスタと相補データ線対
へのデータ転送をなすトランスファゲートＮチャンネル
型ＭＯＳトランジスタ（図４，５ではトランジスタ３，
４）とのオン抵抗の比で、相補データ線対のプリチャー
ジレベルを分圧した電位となる。
ノードには相補データ線対から流入する電荷によって若
干電位が上昇する。この電位は記憶素子内のインバータ
のＮチャンネル型ＭＯＳトランジスタと相補データ線対
へのデータ転送をなすトランスファゲートＮチャンネル
型ＭＯＳトランジスタ（図４，５ではトランジスタ３，
４）とのオン抵抗の比で、相補データ線対のプリチャー
ジレベルを分圧した電位となる。
【００２３】この電位が上がると、記憶内容であるロー
レベルの保持が困難になるので、記憶内容の保持マージ
ンをある程度大きく確保するには、この電位上昇を極力
抑える必要がある。しかし、この電位上昇分は上述した
如く相補データ線対のプリチャージレベルに比例してい
るので、相補データ線対のプリチャージレベルは電源電
圧レベルより低く抑えることが重要になる。
レベルの保持が困難になるので、記憶内容の保持マージ
ンをある程度大きく確保するには、この電位上昇を極力
抑える必要がある。しかし、この電位上昇分は上述した
如く相補データ線対のプリチャージレベルに比例してい
るので、相補データ線対のプリチャージレベルは電源電
圧レベルより低く抑えることが重要になる。
【００２４】更に、前述した如く、記憶素子を構成する
トランジスタのサイズは微小であるために、その負荷動
作能力は微弱であるにもかかわらず、相補データ線対に
は多くの記憶素子が接続されているので大きな負荷容量
があるので、記憶素子のデータを相補データ線対を介し
てセンスアンプへ伝達する動作は非常に長い時間を要
し、アクセス動作時間の主要部を占めることになる。
トランジスタのサイズは微小であるために、その負荷動
作能力は微弱であるにもかかわらず、相補データ線対に
は多くの記憶素子が接続されているので大きな負荷容量
があるので、記憶素子のデータを相補データ線対を介し
てセンスアンプへ伝達する動作は非常に長い時間を要
し、アクセス動作時間の主要部を占めることになる。
【００２５】ここで、センスアンプがセンスできる電圧
差をＶsen ，相補データ線対の負荷容量をＣb ，記憶素
子内のトランジスタの駆動能力をオン電流Ｉn とする
と、センスアンプがセンスできる電圧差（相補データ線
対間の電位差）になるまでの時間ｔsen は、 ｔsen ＝（Ｃb ／Ｉn ）・Ｖsen となる。
差をＶsen ，相補データ線対の負荷容量をＣb ，記憶素
子内のトランジスタの駆動能力をオン電流Ｉn とする
と、センスアンプがセンスできる電圧差（相補データ線
対間の電位差）になるまでの時間ｔsen は、 ｔsen ＝（Ｃb ／Ｉn ）・Ｖsen となる。
【００２６】以上の事実から、低電圧動作可能な半導体
メモリ回路では、相補データ線対のプリチャージレベル
を電源電圧レベルより低く抑えて記憶内容の保持マージ
ンを大きくすると共に、プリチャージ電力を抑圧し、か
つ相補データ線対の電位差がセンスアンプのセンス可能
電圧差Ｖsen になるまでの時間ｔsen をできるだけ小と
することが極めて重要である。
メモリ回路では、相補データ線対のプリチャージレベル
を電源電圧レベルより低く抑えて記憶内容の保持マージ
ンを大きくすると共に、プリチャージ電力を抑圧し、か
つ相補データ線対の電位差がセンスアンプのセンス可能
電圧差Ｖsen になるまでの時間ｔsen をできるだけ小と
することが極めて重要である。
【００２７】そこで、本発明の目的は、これ等要求を満
足しつつ低電圧動作可能でかつ低消費電力可能で、更に
はアクセス時間を短くした半導体メモリ回路を提供する
ことである。
足しつつ低電圧動作可能でかつ低消費電力可能で、更に
はアクセス時間を短くした半導体メモリ回路を提供する
ことである。
【００２８】
【課題を解決するための手段】本発明による半導体メモ
リ回路は、複数のワード線と、これ等ワード線に対して
夫々交差して配置された複数の相補データ線対と、これ
等ワード線と相補データ線対との各交点に夫々配置され
た複数の記憶素子と、前記相補データ線対上の相補デー
タを増幅する増幅素子が第１導電型のトランジスタから
なるセンスアンプと、このセンスアンプの一対の入力部
と前記相補データ線対との間のオンオフを行う第１導電
型のスイッチングトランジスタと、前記相補データ線対
に夫々対応して設けられ対応相補データ線対をプリチャ
ージする第１導電型のプリチャージトランジスタと、前
記センスアンプの一対の入力部をプリチャージする第２
導電型のプリチャージトランジスタとを含むことを特徴
とする。
リ回路は、複数のワード線と、これ等ワード線に対して
夫々交差して配置された複数の相補データ線対と、これ
等ワード線と相補データ線対との各交点に夫々配置され
た複数の記憶素子と、前記相補データ線対上の相補デー
タを増幅する増幅素子が第１導電型のトランジスタから
なるセンスアンプと、このセンスアンプの一対の入力部
と前記相補データ線対との間のオンオフを行う第１導電
型のスイッチングトランジスタと、前記相補データ線対
に夫々対応して設けられ対応相補データ線対をプリチャ
ージする第１導電型のプリチャージトランジスタと、前
記センスアンプの一対の入力部をプリチャージする第２
導電型のプリチャージトランジスタとを含むことを特徴
とする。
【００２９】本発明による他の半導体メモリ回路は、複
数のワード線と、これ等ワード線に対して夫々交差して
配置された複数の相補データ線対と、これ等ワード線と
相補データ線対との各交点に夫々配置された複数の記憶
素子と、前記相補データ線対上の相補データを増幅する
センスアンプと、このセンスアンプの一対の入力部と前
記相補データ線対との間のオンオフを行い所定閾値を有
するスイッチングトランジスタと、前記相補データ線対
に夫々対応して設けられ対応相補データ線対を、電源電
圧レベルから前記閾値だけ低い電圧レベルにプリチャー
ジする第１のプリチャージ手段と、前記センスアンプの
一対の入力部を前記電源電圧レベルにプリチャージする
第２のプリチャージ手段とを含むことを特徴とする。
数のワード線と、これ等ワード線に対して夫々交差して
配置された複数の相補データ線対と、これ等ワード線と
相補データ線対との各交点に夫々配置された複数の記憶
素子と、前記相補データ線対上の相補データを増幅する
センスアンプと、このセンスアンプの一対の入力部と前
記相補データ線対との間のオンオフを行い所定閾値を有
するスイッチングトランジスタと、前記相補データ線対
に夫々対応して設けられ対応相補データ線対を、電源電
圧レベルから前記閾値だけ低い電圧レベルにプリチャー
ジする第１のプリチャージ手段と、前記センスアンプの
一対の入力部を前記電源電圧レベルにプリチャージする
第２のプリチャージ手段とを含むことを特徴とする。
【００３０】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて述べる。
いて述べる。
【００３１】図１は本発明の実施例の回路図であり、図
４，５と同等部分は同一符号により示している。本実施
例では、図５の例と同様に、相補データ線対１７，１８
をプリチャージするプリチャージ回路（トランジスタ
５，６）の他にセンスアンプの入力部２１，２２をプリ
チャージするプリチャージ回路（トランジスタ１９，２
０）を設けた回路構成となっている。図５と相異するの
は、センスアンプの入力部２１，２２をプリチャージす
るプリチャージ用トランジスタ１９，２０を、Ｎチャン
ネル型ではなくＰチャンネル型のＭＯＳトランジスタに
て構成し、そのプリチャージ電源電圧はＶD ＝３Ｖとし
ている。
４，５と同等部分は同一符号により示している。本実施
例では、図５の例と同様に、相補データ線対１７，１８
をプリチャージするプリチャージ回路（トランジスタ
５，６）の他にセンスアンプの入力部２１，２２をプリ
チャージするプリチャージ回路（トランジスタ１９，２
０）を設けた回路構成となっている。図５と相異するの
は、センスアンプの入力部２１，２２をプリチャージす
るプリチャージ用トランジスタ１９，２０を、Ｎチャン
ネル型ではなくＰチャンネル型のＭＯＳトランジスタに
て構成し、そのプリチャージ電源電圧はＶD ＝３Ｖとし
ている。
【００３２】相補データ線対１７，１８をプリチャージ
するプリチャージ用トランジスタ５，６は従来と同じく
Ｎチャンネル型ＭＯＳトランジスタにて構成し、プリチ
ャージ電源電圧もＶD ＝３Ｖとしている。他のトランジ
スタ３，４，７，８，９，１０，１３は従来と同じくＮ
チャンネル型ＭＯＳトランジスタである。
するプリチャージ用トランジスタ５，６は従来と同じく
Ｎチャンネル型ＭＯＳトランジスタにて構成し、プリチ
ャージ電源電圧もＶD ＝３Ｖとしている。他のトランジ
スタ３，４，７，８，９，１０，１３は従来と同じくＮ
チャンネル型ＭＯＳトランジスタである。
【００３３】トランジスタ５，６はＮチャンネルである
ので、相補データ線対１７，１８のプリチャージレベル
はＶD −Ｖt ＝３Ｖ−１．５Ｖ＝１．５Ｖとなり、トラ
ンジスタ１９，２０はＰチャンネルであるので、センス
アンプの入力部２１，２２のプリチャージレベルはＶD
＝３Ｖとなる。
ので、相補データ線対１７，１８のプリチャージレベル
はＶD −Ｖt ＝３Ｖ−１．５Ｖ＝１．５Ｖとなり、トラ
ンジスタ１９，２０はＰチャンネルであるので、センス
アンプの入力部２１，２２のプリチャージレベルはＶD
＝３Ｖとなる。
【００３４】図２は図１の回路の動作時の各部タイミン
グチャートを示している。初期時、プリチャージ線１４
のプリチャージ信号ＰＣがハイレベルとなり、トランジ
スタ５，６により相補データ線対１７，１８は（ＶD −
Ｖt ）にプリチャージされる。このとき、制御線１６の
読出し制御信号ＳＡはローレベルであるので、トランジ
スタ１９，２０によりセンスアンプの入力部２１，２２
はＶD にプリチャージされる。
グチャートを示している。初期時、プリチャージ線１４
のプリチャージ信号ＰＣがハイレベルとなり、トランジ
スタ５，６により相補データ線対１７，１８は（ＶD −
Ｖt ）にプリチャージされる。このとき、制御線１６の
読出し制御信号ＳＡはローレベルであるので、トランジ
スタ１９，２０によりセンスアンプの入力部２１，２２
はＶD にプリチャージされる。
【００３５】読出し時、プリチャージ信号ＰＣはローレ
ベルになり、相補データ線対のプリチャージ動作は終了
する。また、読出し制御信号ＳＡがハイレベルとなり、
センスアンプ入力部２１，２２へのフリチャージも終了
する。同時にトランジスタ７，８がオンとなり、相補デ
ータ線対１７，１８とセンスアンプ入力部２１，２２と
が短絡された状態になる。
ベルになり、相補データ線対のプリチャージ動作は終了
する。また、読出し制御信号ＳＡがハイレベルとなり、
センスアンプ入力部２１，２２へのフリチャージも終了
する。同時にトランジスタ７，８がオンとなり、相補デ
ータ線対１７，１８とセンスアンプ入力部２１，２２と
が短絡された状態になる。
【００３６】このとき、相補データ線対とセンスアンプ
入力部との各プリチャージレベルは、夫々（ＶD −Ｖt
）とＶD となり互いに異なっているが、トランジスタ
７，８がＮチャンネル型ＭＯＳトランジスタでありかつ
読出し制御信号ＳＡのハイレベルがＶD でありゲート電
圧となっているために、センスアンプ入力部２１，２２
から相補データ線対１７，１８への電荷移動は起こら
ず、夫々のプリチャージレベルは維持されている。
入力部との各プリチャージレベルは、夫々（ＶD −Ｖt
）とＶD となり互いに異なっているが、トランジスタ
７，８がＮチャンネル型ＭＯＳトランジスタでありかつ
読出し制御信号ＳＡのハイレベルがＶD でありゲート電
圧となっているために、センスアンプ入力部２１，２２
から相補データ線対１７，１８への電荷移動は起こら
ず、夫々のプリチャージレベルは維持されている。
【００３７】次にアドレス信号をデコードした結果によ
り選択されたワード線１５（ＷＬ）がハイレベルになる
と、このワード線１５に接続された記憶素子と相補デー
タ線対１７，１８とがトランジスタ３，４にて相互接続
される。
り選択されたワード線１５（ＷＬ）がハイレベルになる
と、このワード線１５に接続された記憶素子と相補デー
タ線対１７，１８とがトランジスタ３，４にて相互接続
される。
【００３８】このとき、トランジスタ３に接続された記
憶素子内のノードにローレベル、トランジスタ４に接続
された記憶素子内のノードにハイレベルが夫々保持され
ているものとして以下説明する。
憶素子内のノードにローレベル、トランジスタ４に接続
された記憶素子内のノードにハイレベルが夫々保持され
ているものとして以下説明する。
【００３９】記憶素子内のトランスファーゲートトラン
ジスタ４の両端電位を考えると、記憶素子側はＶD ，デ
ータ線１８側は（ＶD −Ｖt ）となっているが、トラン
ジスタ４のゲート電位はＶD であるので、このトランジ
スタ４を介して記憶素子からデータ線１８への電荷移動
はない。従って、データ線１８及びセンスアンプ入力部
２２はプリチャージレベルがそのまま保持される。
ジスタ４の両端電位を考えると、記憶素子側はＶD ，デ
ータ線１８側は（ＶD −Ｖt ）となっているが、トラン
ジスタ４のゲート電位はＶD であるので、このトランジ
スタ４を介して記憶素子からデータ線１８への電荷移動
はない。従って、データ線１８及びセンスアンプ入力部
２２はプリチャージレベルがそのまま保持される。
【００４０】これに対し、トランジスタ３に接続された
記憶素子内のノードはローレベルであるので、記憶素子
内のインバータ２のＮチャンネル型ＭＯＳトランジスタ
はデータ線１７の電荷をトランジスタ３を介して引き始
める。
記憶素子内のノードはローレベルであるので、記憶素子
内のインバータ２のＮチャンネル型ＭＯＳトランジスタ
はデータ線１７の電荷をトランジスタ３を介して引き始
める。
【００４１】データ線１７の電位レベルがプリチャージ
レベルであるＶD −Ｖt より下がると、トランジスタ７
を介してセンスアンプ入力部２１から電荷が流れ込むこ
とになる。この電荷流入はデータ線１７が（ＶD −Ｖt
）になるか、データ線１７とセンスアンプ入力部２１
との電位が等しくなるまで続く。すなわち、ワード線１
５のワード信号ＷＬが立上り、記憶素子内のインバータ
２がデータ線１７の電荷を引抜くと、トランジスタ７を
介してセンスアンプ入力部２１の電荷がデータ線１７に
補充されることになる。この段階では、データ線１７の
電位はプリチャージ電位から変化せず、センスアンプ入
力部２１の電位のみが変化することになる。この期間を
第１の読出し期間とし、図２ではＴ1 として示してい
る。
レベルであるＶD −Ｖt より下がると、トランジスタ７
を介してセンスアンプ入力部２１から電荷が流れ込むこ
とになる。この電荷流入はデータ線１７が（ＶD −Ｖt
）になるか、データ線１７とセンスアンプ入力部２１
との電位が等しくなるまで続く。すなわち、ワード線１
５のワード信号ＷＬが立上り、記憶素子内のインバータ
２がデータ線１７の電荷を引抜くと、トランジスタ７を
介してセンスアンプ入力部２１の電荷がデータ線１７に
補充されることになる。この段階では、データ線１７の
電位はプリチャージ電位から変化せず、センスアンプ入
力部２１の電位のみが変化することになる。この期間を
第１の読出し期間とし、図２ではＴ1 として示してい
る。
【００４２】この期間Ｔ1 における単位時間当りのセン
スアンプ入力部２１の電位変化量をｄＶ／ｄｔ，センス
アンプ入力部２１の負荷容量をＣsb，記憶素子内のトラ
ンジスタの駆動能力をオン電流Ｉn とすると、 ｄＶ／ｄｔ＝Ｉn ／Ｃsbとなる。
スアンプ入力部２１の電位変化量をｄＶ／ｄｔ，センス
アンプ入力部２１の負荷容量をＣsb，記憶素子内のトラ
ンジスタの駆動能力をオン電流Ｉn とすると、 ｄＶ／ｄｔ＝Ｉn ／Ｃsbとなる。
【００４３】センスアンプ入力部２１の電位が低下して
データ線１７の電位と等しくなると、データ線１７とセ
ンスアンプ入力部２１との電荷を記憶素子内のインバー
タ２が引抜くことになる。この期間Ｔ1 の終りでは、デ
ータ線１７とセンスアンプ入力部２１との電位レベルは
等しくなっている。この時点から第２の読出し期間Ｔ2
となる。
データ線１７の電位と等しくなると、データ線１７とセ
ンスアンプ入力部２１との電荷を記憶素子内のインバー
タ２が引抜くことになる。この期間Ｔ1 の終りでは、デ
ータ線１７とセンスアンプ入力部２１との電位レベルは
等しくなっている。この時点から第２の読出し期間Ｔ2
となる。
【００４４】この第２の読出し期間Ｔ2 の単位時間当り
のセンスアンプ入力部２１の電位変化量は、 ｄＶ／ｄｔ＝Ｉn ／（Ｃb ＋Ｃsb） となる。
のセンスアンプ入力部２１の電位変化量は、 ｄＶ／ｄｔ＝Ｉn ／（Ｃb ＋Ｃsb） となる。
【００４５】以上のことから、センスアンプ入力部２１
の電位レベルは、ワード線１５がハイレベルとなると、
ＶD レベルから傾きＩn ／Ｃsbで下降し始め（期間Ｔ1
）、センスアンプ入力部２１とデータ線１７との電位
が等しくなると、傾きＩn ／（Ｃb ＋Ｃsb）で下降する
（期間Ｔ2 ）ことが判る。
の電位レベルは、ワード線１５がハイレベルとなると、
ＶD レベルから傾きＩn ／Ｃsbで下降し始め（期間Ｔ1
）、センスアンプ入力部２１とデータ線１７との電位
が等しくなると、傾きＩn ／（Ｃb ＋Ｃsb）で下降する
（期間Ｔ2 ）ことが判る。
【００４６】データ線１７はワード線１５がハイレベル
になっても直ちに電位レベルは変化せず、センスアンプ
入力部２１の電位レベルと等しくなって始めて、傾きＩ
n ／（Ｃb ＋Ｃsb）で下降し始めることになる。
になっても直ちに電位レベルは変化せず、センスアンプ
入力部２１の電位レベルと等しくなって始めて、傾きＩ
n ／（Ｃb ＋Ｃsb）で下降し始めることになる。
【００４７】通常のセンスアンプは入力電位差が０．５
〜０．７Ｖで動作を始める。図１の回路では、第１の読
出し期間Ｔ1 でセンスアンプ入力部２１は（ＶD −Ｖt
）まで下がるので、期間Ｔ1 後に他方のセンスアンプ
入力部２２との電位差はＶt となり、このＶt は一般に
１Ｖ前後であることから、期間Ｔ1 後にセンスアンプは
十分にセンス動作可能となる。
〜０．７Ｖで動作を始める。図１の回路では、第１の読
出し期間Ｔ1 でセンスアンプ入力部２１は（ＶD −Ｖt
）まで下がるので、期間Ｔ1 後に他方のセンスアンプ
入力部２２との電位差はＶt となり、このＶt は一般に
１Ｖ前後であることから、期間Ｔ1 後にセンスアンプは
十分にセンス動作可能となる。
【００４８】また、センスアンプ入力部のプリチャージ
レベルはＶD であるので、低電圧領域でもセンス能力の
低下はない。これに対し、相補データ線対のプリチャー
ジレベルは（ＶD −Ｖt ）なので、プリチャージ部の消
費電力は削減でき、同時に記憶素子のローレベル保持マ
ージンはより大となる。
レベルはＶD であるので、低電圧領域でもセンス能力の
低下はない。これに対し、相補データ線対のプリチャー
ジレベルは（ＶD −Ｖt ）なので、プリチャージ部の消
費電力は削減でき、同時に記憶素子のローレベル保持マ
ージンはより大となる。
【００４９】図３は本発明の他の実施例のブロック図で
あり、図２と同等部分は同一符号により示されている。
本例では、相補データ線対（ビット線対）１７，１８を
複数列有する場合の回路が示されている。各相補データ
線対とセンスアンプ入力部２１，２２との間を互いにオ
ンオフするために、スイッチング用トランジスタ７，８
を各列対応に設け、これ等トランジスタ７，８をカラム
選択線２３，２４により夫々選択的に活性化し、所望の
列の相補データ線対の記憶素子を選択するようになって
いる。このカラム選択線２３，２４は上位アドレス情報
をデコードすることにより決定されるカラム選択信号に
より択一的に活性化される。
あり、図２と同等部分は同一符号により示されている。
本例では、相補データ線対（ビット線対）１７，１８を
複数列有する場合の回路が示されている。各相補データ
線対とセンスアンプ入力部２１，２２との間を互いにオ
ンオフするために、スイッチング用トランジスタ７，８
を各列対応に設け、これ等トランジスタ７，８をカラム
選択線２３，２４により夫々選択的に活性化し、所望の
列の相補データ線対の記憶素子を選択するようになって
いる。このカラム選択線２３，２４は上位アドレス情報
をデコードすることにより決定されるカラム選択信号に
より択一的に活性化される。
【００５０】本例でも、各相補データ線対はＮチャンネ
ル型ＭＯＳトランジスタにて（ＶD−Ｖt ）レベルにプ
リチャージされ、センスアンプ入力部２１，２２はＰチ
ャンネル型ＭＯＳトランジスタにてＶD レベルにプリチ
ャージされる。
ル型ＭＯＳトランジスタにて（ＶD−Ｖt ）レベルにプ
リチャージされ、センスアンプ入力部２１，２２はＰチ
ャンネル型ＭＯＳトランジスタにてＶD レベルにプリチ
ャージされる。
【００５１】尚、カラムを２列としているが、当然に多
数のカラムの場合に適用可能であり、また１ポートのメ
モリ回路としているが、複数の読出しポートを有するメ
モリ回路では、各ポート毎に本発明の構成が適用される
ものである。
数のカラムの場合に適用可能であり、また１ポートのメ
モリ回路としているが、複数の読出しポートを有するメ
モリ回路では、各ポート毎に本発明の構成が適用される
ものである。
【００５２】更に、各ＭＯＳトランジスタの導電型を全
て図示の例とは逆の導電型とすることができ、この場合
には、電源電圧ＶD を正電圧の代りに負電圧とすれば良
い。
て図示の例とは逆の導電型とすることができ、この場合
には、電源電圧ＶD を正電圧の代りに負電圧とすれば良
い。
【００５３】
【発明の効果】叙上の如く、本発明によれば、相補デー
タ線のチャージアップレベルを（ＶD−Ｖt ）とし、セ
ンスアンプ入力部のチャージアップレベルをＶD とし、
両者を閾値Ｖt を有するスイッチングＭＯＳトランジス
タにてオンオフする様にしたので、以下の如き種々の効
果がある。
タ線のチャージアップレベルを（ＶD−Ｖt ）とし、セ
ンスアンプ入力部のチャージアップレベルをＶD とし、
両者を閾値Ｖt を有するスイッチングＭＯＳトランジス
タにてオンオフする様にしたので、以下の如き種々の効
果がある。
【００５４】先ず、Ｐチャンネル型ＭＯＳトランジスタ
のカレントミラー回路を負荷としてＮチャンネル型ＭＯ
Ｓトランジスタでデータを増幅する通常のセンスアンプ
では、入力電圧１．５Ｖ前後でセンス能力が約１／２と
なり、１．０Ｖ以下ではセンス不能となるが、本発明で
はセンスアンプ入力部のプリチャージレベルが電源電圧
ＶD レベルであるために、低電圧領域（３Ｖ以下）での
センス能力の低下やセンス不能を回避できるという効果
がある。
のカレントミラー回路を負荷としてＮチャンネル型ＭＯ
Ｓトランジスタでデータを増幅する通常のセンスアンプ
では、入力電圧１．５Ｖ前後でセンス能力が約１／２と
なり、１．０Ｖ以下ではセンス不能となるが、本発明で
はセンスアンプ入力部のプリチャージレベルが電源電圧
ＶD レベルであるために、低電圧領域（３Ｖ以下）での
センス能力の低下やセンス不能を回避できるという効果
がある。
【００５５】また、電源電圧ＶD ＝３Ｖとすると、相補
データ線対のプリチャージレベルはＶD −Ｖt ＝１．５
Ｖ前後となり、電源電圧レベルまでチャージアップする
場合に比し、プリチャージ部の消費電力を約１／２にす
ることができるという効果がある。
データ線対のプリチャージレベルはＶD −Ｖt ＝１．５
Ｖ前後となり、電源電圧レベルまでチャージアップする
場合に比し、プリチャージ部の消費電力を約１／２にす
ることができるという効果がある。
【００５６】更に、相補データ線対のプリチャージレベ
ルが（ＶD −Ｖt ）と電源レベルＶD より低いので、記
憶素子のローレベルの保持マージンがより向上するとい
う効果もある。更にはまた、ワード線が活性化されてか
ら一定の期間（Ｔ1 ）は記憶素子が引抜く電荷の対象容
量はセンスアンプ入力部の負荷容量Ｃsbのみとなってい
るので、従来のメモリ回路の記憶素子が引抜く電荷の対
象容量（Ｃsb＋Ｃb ）に比し小さく、よって相補データ
線対の負荷容量に依存しないセンス動作が可能となり、
センス速度が数倍〜数１０倍高速になるという効果があ
る。
ルが（ＶD −Ｖt ）と電源レベルＶD より低いので、記
憶素子のローレベルの保持マージンがより向上するとい
う効果もある。更にはまた、ワード線が活性化されてか
ら一定の期間（Ｔ1 ）は記憶素子が引抜く電荷の対象容
量はセンスアンプ入力部の負荷容量Ｃsbのみとなってい
るので、従来のメモリ回路の記憶素子が引抜く電荷の対
象容量（Ｃsb＋Ｃb ）に比し小さく、よって相補データ
線対の負荷容量に依存しないセンス動作が可能となり、
センス速度が数倍〜数１０倍高速になるという効果があ
る。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作を示す各部タイミングチ
ャートである。
ャートである。
【図３】本発明の他の実施例のブロック図である。
【図４】従来の半導体メモリ回路の例を示すブロック図
である。
である。
【図５】従来の半導体メモリ回路の他の例を示すブロッ
ク図である。
ク図である。
１，２ インバータ ３，４ トランスファーゲート用トランジスタ ５，６ 相補データ線対プリチャージ用トランジスタ ７，８ スイッチング用トランジスタ ９，１０ 増幅用トランジスタ １１，１２ カレントミラー負荷トランジスタ １３ 電流源トランジスタ １４ プリチャージ線 １５ ワード線 １６ 制御線 １７，１８ 相補データ線対 １９，２０ センスアンプ入力部プリチャージ用トラン
ジスタ ２１，２２ センスアンプ入力部 ２３，２４ カラム選択線
ジスタ ２１，２２ センスアンプ入力部 ２３，２４ カラム選択線
Claims (4)
- 【請求項１】 複数のワード線と、これ等ワード線に対
して夫々交差して配置された複数の相補データ線対と、
これ等ワード線と相補データ線対との各交点に夫々配置
された複数の記憶素子と、前記相補データ線対上の相補
データを増幅する増幅素子が第１導電型のトランジスタ
からなるセンスアンプと、このセンスアンプの一対の入
力部と前記相補データ線対との間のオンオフを行う第１
導電型のスイッチングトランジスタと、前記相補データ
線対に夫々対応して設けられ対応相補データ線対をプリ
チャージする第１導電型のプリチャージトランジスタ
と、前記センスアンプの一対の入力部をプリチャージす
る第２導電型のプリチャージトランジスタとを含むこと
を特徴とする半導体メモリ回路。 - 【請求項２】 前記第１の導電型のトランジスタはＮチ
ャンネルＭＯＳトランジスタであり、前記第２の導電型
のトランジスタはＰチャンネルＭＯＳトランジスタであ
ることを特徴とする請求項１記載の半導体メモリ回路。 - 【請求項３】 複数のワード線と、これ等ワード線に対
して夫々交差して配置された複数の相補データ線対と、
これ等ワード線と相補データ線対との各交点に夫々配置
された複数の記憶素子と、前記相補データ線対上の相補
データを増幅するセンスアンプと、このセンスアンプの
一対の入力部と前記相補データ線対との間のオンオフを
行い所定閾値を有するスイッチングトランジスタと、前
記相補データ線対に夫々対応して設けられ対応相補デー
タ線対を、電源電圧レベルから前記閾値だけ低い電圧レ
ベルにプリチャージする第１のプリチャージ手段と、前
記センスアンプの一対の入力部を前記電源電圧レベルに
プリチャージする第２のプリチャージ手段とを含むこと
を特徴とする半導体メモリ回路。 - 【請求項４】 前記第１のプリチャージ手段，前記スイ
ッチングトランジスタ及び前記センスアンプの増幅用素
子はＮチャンネルＭＯＳトランジスタからなり、前記第
２のプリチャージ手段はＰチャンネルＭＯＳトランジス
タからなることを特徴とする請求項３記載の半導体メモ
リ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332507A JPH06162776A (ja) | 1992-11-18 | 1992-11-18 | 半導体メモリ回路 |
| US08/153,961 US5418749A (en) | 1992-11-18 | 1993-11-18 | Semiconductor memory device |
| KR1019930024597A KR0150013B1 (ko) | 1992-11-18 | 1993-11-18 | 반도체 메모리 디바이스 |
| EP93118578A EP0598400A3 (en) | 1992-11-18 | 1993-11-18 | Semiconductor memory device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332507A JPH06162776A (ja) | 1992-11-18 | 1992-11-18 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162776A true JPH06162776A (ja) | 1994-06-10 |
Family
ID=18255707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4332507A Pending JPH06162776A (ja) | 1992-11-18 | 1992-11-18 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418749A (ja) |
| EP (1) | EP0598400A3 (ja) |
| JP (1) | JPH06162776A (ja) |
| KR (1) | KR0150013B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009625A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体記憶装置 |
| JP2009140578A (ja) * | 2007-12-07 | 2009-06-25 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
| JP2009259373A (ja) * | 2008-03-27 | 2009-11-05 | Denso Corp | 半導体メモリ装置 |
| JP2011018421A (ja) * | 2009-07-10 | 2011-01-27 | Toshiba Corp | 半導体記憶装置 |
| WO2012029233A1 (ja) * | 2010-09-02 | 2012-03-08 | パナソニック株式会社 | データ伝送回路及びそれを備えた半導体記憶装置 |
| JP2013120607A (ja) * | 2011-12-06 | 2013-06-17 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| US9576623B2 (en) | 2014-12-22 | 2017-02-21 | Industry-Academic Cooperation Foundation, Yonsei University | Sense amplifier and semiconductor memory device employing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859807A (en) * | 1996-01-26 | 1999-01-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having a controlled overdriving circuit |
| JP2996168B2 (ja) * | 1996-02-23 | 1999-12-27 | 日本電気株式会社 | 半導体メモリ集積回路装置 |
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