JPH0616304B2 - 低消費電力時におけるｃｐｕの機能代替方法 - Google Patents
低消費電力時におけるｃｐｕの機能代替方法Info
- Publication number
- JPH0616304B2 JPH0616304B2 JP59276245A JP27624584A JPH0616304B2 JP H0616304 B2 JPH0616304 B2 JP H0616304B2 JP 59276245 A JP59276245 A JP 59276245A JP 27624584 A JP27624584 A JP 27624584A JP H0616304 B2 JPH0616304 B2 JP H0616304B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- low power
- power consumption
- signal
- Prior art date
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- Expired - Lifetime
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ＣＰＵが低消費電力モードに入った時にお
けるＣＰＵと周辺デバイスとの間の信号の受け渡しに係
わるもので、特にバス制御権の裁定に使用されるＣＰＵ
の機能代替方法に関する。
けるＣＰＵと周辺デバイスとの間の信号の受け渡しに係
わるもので、特にバス制御権の裁定に使用されるＣＰＵ
の機能代替方法に関する。
従来、ＣＰＵが低消費電力モードに入った時は、クロッ
ク入力を止めているのでＣＰＵは完全に停止しており、
周辺デバイスとの信号の受け渡しはできなかった。
ク入力を止めているのでＣＰＵは完全に停止しており、
周辺デバイスとの信号の受け渡しはできなかった。
ところで、一般に、周辺デバイスがバスの制御権を譲り
受ける時には、次の(1)〜(4)に示す一連のシーケンスを
経なければならない。なお ▲▼はバス・リクエス
ト、▲▼はバス・グラント、▲▼はバス
・グラント・アクノリッジである。
受ける時には、次の(1)〜(4)に示す一連のシーケンスを
経なければならない。なお ▲▼はバス・リクエス
ト、▲▼はバス・グラント、▲▼はバス
・グラント・アクノリッジである。
(1) 周辺デバイスがＣＰＵに対してバスの使用権を要
求する時、ＣＰＵの▲▼端子のレベルをハイレベル
（“Ｈ”）からローレベル（“Ｌ”）に変化させること
によってバス要求をする。
求する時、ＣＰＵの▲▼端子のレベルをハイレベル
（“Ｈ”）からローレベル（“Ｌ”）に変化させること
によってバス要求をする。
(2) ▲▼要求があった場合、ＣＰＵは現在実行中
の命令が終えるバス・サイクルで▲▼端子の電圧を
“Ｈ”から“Ｌ”に変化させ周辺デバイスにバス許可を
伝達する。
の命令が終えるバス・サイクルで▲▼端子の電圧を
“Ｈ”から“Ｌ”に変化させ周辺デバイスにバス許可を
伝達する。
(3) 周辺デバイスは▲▼信号を受け取ると、その
確認信号▲▼をＣＰＵへ返す。
確認信号▲▼をＣＰＵへ返す。
(4) ＣＰＵは▲▼を受け取るとバスを開放
する。
する。
周辺デバイスは上記の４ステップを経て始めてバスが受
け渡されたことを知り、その結果周辺デバイスがバスを
専有して自分自身の機能を続行する。
け渡されたことを知り、その結果周辺デバイスがバスを
専有して自分自身の機能を続行する。
しかし、低消費電力モードに入っている時には、上述し
たようにクロック入力を止めて動作を停止しているので
上述した動作を行なうことができない。従って、周辺デ
バイスはＣＰＵが低消費電力モード時にはバスの制御権
を受けとれず、バスを使った機能を遂行できなかった。
たようにクロック入力を止めて動作を停止しているので
上述した動作を行なうことができない。従って、周辺デ
バイスはＣＰＵが低消費電力モード時にはバスの制御権
を受けとれず、バスを使った機能を遂行できなかった。
以上はバス制御権に関してのものだが、他の信号に関し
ても同様のことがいえ、ＣＰＵが低消費電力モードの時
には、ＣＰＵと周辺デバイスとの間で信号のやりとりが
できないという問題があった。
ても同様のことがいえ、ＣＰＵが低消費電力モードの時
には、ＣＰＵと周辺デバイスとの間で信号のやりとりが
できないという問題があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＣＰＵが低消費電力モードに
入った時でもＣＰＵとその周辺デバイスとの間で信号の
受け渡しができる低消費電力時におけるＣＰＵの機能代
替方式を提供することである。
その目的とするところは、ＣＰＵが低消費電力モードに
入った時でもＣＰＵとその周辺デバイスとの間で信号の
受け渡しができる低消費電力時におけるＣＰＵの機能代
替方式を提供することである。
すなわち、第１の発明では、上記の目的を達成するため
に、ＣＰＵとクロック・ジェネレータとを備え、低消費
電力モード時にＣＰＵへのクロック入力を停止させるシ
ステムにおいて、上記ＣＰＵ内に、通常動作モードと低
消費電力モードとを切替えるためのステータスコードに
基づいて制御され、通常動作モードの時にはバス・グラ
ント機能をアクティブ状態に設定するとともに、周辺デ
バイスからのバス・リクエスト信号を受けてバス・グラ
ント信号を出力し、低消費電力モードの時にはバスを開
放するとともにＣＰＵのバス・グラント端子をハイ・イ
ンピーダンス状態に設定するバス・コントロール回路を
設け、上記クロック・ジェネレータ内に、上記ステータ
スコードに基づいて制御され、通常動作モードの時には
クロック・ジェネレータ内のバス・グラント端子をハイ
・インピーダンス状態に設定し、低消費電力モード時に
はバス・グラント機能をアクティブ状態に設定するとと
もに、周辺デバイスからのバス・リクエスト信号を受け
て所定時間経過後にバス・グラント信号を出力するバス
・コントロール回路を設けることにより、ＣＰＵがクロ
ックを停止して低消費電力モードに入った時のバス制御
権の裁定機能を上記クロック・ジェネレータに持たせた
ことを特徴とする。
に、ＣＰＵとクロック・ジェネレータとを備え、低消費
電力モード時にＣＰＵへのクロック入力を停止させるシ
ステムにおいて、上記ＣＰＵ内に、通常動作モードと低
消費電力モードとを切替えるためのステータスコードに
基づいて制御され、通常動作モードの時にはバス・グラ
ント機能をアクティブ状態に設定するとともに、周辺デ
バイスからのバス・リクエスト信号を受けてバス・グラ
ント信号を出力し、低消費電力モードの時にはバスを開
放するとともにＣＰＵのバス・グラント端子をハイ・イ
ンピーダンス状態に設定するバス・コントロール回路を
設け、上記クロック・ジェネレータ内に、上記ステータ
スコードに基づいて制御され、通常動作モードの時には
クロック・ジェネレータ内のバス・グラント端子をハイ
・インピーダンス状態に設定し、低消費電力モード時に
はバス・グラント機能をアクティブ状態に設定するとと
もに、周辺デバイスからのバス・リクエスト信号を受け
て所定時間経過後にバス・グラント信号を出力するバス
・コントロール回路を設けることにより、ＣＰＵがクロ
ックを停止して低消費電力モードに入った時のバス制御
権の裁定機能を上記クロック・ジェネレータに持たせた
ことを特徴とする。
また、第２の発明では、ＣＰＵとクロック・ジェネレー
タとを含むシステムにおいて、ＣＰＵ側のバス・コント
ロール回路に設けられバス・リクエスト信号が供給され
るインバータと、このインバータの出力が一方の入力端
に供給され他方の入力端にバス・サイクル終了信号が供
給されるアンドゲートと、このアンドゲートの出力が供
給される第１のクロックドインバータと、ファンクショ
ンコードに基づいて上記第１のクロックドインバータの
トライステートを制御するノアゲートと、クロック・ジ
ェネレータ側のバス・コントロール回路に設けられ上記
バス・グラント信号が供給される遅延回路と、この遅延
回路による遅延出力が供給される第２のクロックドイン
バータと、上記ファンクションコードに基づいて上記第
２のクロックドインバータのトライステートを制御する
オアゲートと、上記ＣＰＵ側のバス・コントロール回路
に設けられデータ入力端にバス・グラント・アクノリッ
ジ信号が供給されるフリップフロップと、バス上に設け
られ上記フリップフロップの出力により通常動作モード
時における出力のトライステートが制御される第３のク
ロックドインバータとを具備し、通常動作モード時は上
記ＣＰＵ側のバス・コントロール回路における第１のク
ロックドインバータからバス・グラント信号を得、ＣＰ
Ｕが低消費電力モードに入った時にはクロック・ジェネ
レータ側の第３のクロックドインバータからバス・グラ
ント信号を得るとともにＣＰＵ側のバス・コントロール
回路でバスを開放することにより、バスの制御権の裁定
をクロック・ジェネレータで行なうことを特徴とする。
タとを含むシステムにおいて、ＣＰＵ側のバス・コント
ロール回路に設けられバス・リクエスト信号が供給され
るインバータと、このインバータの出力が一方の入力端
に供給され他方の入力端にバス・サイクル終了信号が供
給されるアンドゲートと、このアンドゲートの出力が供
給される第１のクロックドインバータと、ファンクショ
ンコードに基づいて上記第１のクロックドインバータの
トライステートを制御するノアゲートと、クロック・ジ
ェネレータ側のバス・コントロール回路に設けられ上記
バス・グラント信号が供給される遅延回路と、この遅延
回路による遅延出力が供給される第２のクロックドイン
バータと、上記ファンクションコードに基づいて上記第
２のクロックドインバータのトライステートを制御する
オアゲートと、上記ＣＰＵ側のバス・コントロール回路
に設けられデータ入力端にバス・グラント・アクノリッ
ジ信号が供給されるフリップフロップと、バス上に設け
られ上記フリップフロップの出力により通常動作モード
時における出力のトライステートが制御される第３のク
ロックドインバータとを具備し、通常動作モード時は上
記ＣＰＵ側のバス・コントロール回路における第１のク
ロックドインバータからバス・グラント信号を得、ＣＰ
Ｕが低消費電力モードに入った時にはクロック・ジェネ
レータ側の第３のクロックドインバータからバス・グラ
ント信号を得るとともにＣＰＵ側のバス・コントロール
回路でバスを開放することにより、バスの制御権の裁定
をクロック・ジェネレータで行なうことを特徴とする。
以下、この発明の一実施例について図面を参照して説明
する。第１図は、ＣＰＵ側のバス・コントロール回路１
１とクロック・ジェネレータ側のバス・コントロール回
路１２とをそれぞれ示している。図示しない周辺デバイ
スからのバス・リクエスト信号は、バス・リクエスト信
号ライン１３を介して上記各バス・コントロール回路１
１，１２の端子▲▼に供給される。ＣＰＵ側のバス
・コントロール回路１１の▲▼端子には、インバー
タ１４の入力端が接続され、このインバータ１４の出力
端には、一方の入力端にバス・サイクル終了信号BENDが
供給されるアンドゲート１５の他方の入力端が接続され
る。上記アンドゲート１５の出力端には、クロックドイ
ンバータ１６の入力端が接続され、このインバータ１６
の出力端には▲▼端子が接続される。上記クロック
ドインバータ１６のトライステートの制御には、ファン
クションコード端子ＦＣ0 ，ＦＣ1 にそれぞれ入力端が
接続されたノアゲート１７の出力が用いられる。
する。第１図は、ＣＰＵ側のバス・コントロール回路１
１とクロック・ジェネレータ側のバス・コントロール回
路１２とをそれぞれ示している。図示しない周辺デバイ
スからのバス・リクエスト信号は、バス・リクエスト信
号ライン１３を介して上記各バス・コントロール回路１
１，１２の端子▲▼に供給される。ＣＰＵ側のバス
・コントロール回路１１の▲▼端子には、インバー
タ１４の入力端が接続され、このインバータ１４の出力
端には、一方の入力端にバス・サイクル終了信号BENDが
供給されるアンドゲート１５の他方の入力端が接続され
る。上記アンドゲート１５の出力端には、クロックドイ
ンバータ１６の入力端が接続され、このインバータ１６
の出力端には▲▼端子が接続される。上記クロック
ドインバータ１６のトライステートの制御には、ファン
クションコード端子ＦＣ0 ，ＦＣ1 にそれぞれ入力端が
接続されたノアゲート１７の出力が用いられる。
一方、クロック・ジェネレータ側のバス・コントロール
回路１２の▲▼端子には、遅延回路１８を介してク
ロックドインバータ１９の入力端が接続され、このイン
バータ１９の出力端が▲▼端子に接続される。上記
クロックドインバータ１９のトライステートの制御に
は、ファンクションコード入力端子ＦＣ0 ，ＦＣ1 にそ
れぞれ入力端が接続されたノアゲート２０の出力が用い
られる。上記各バス・コントロール回路１１，１２間の
各対応する▲▼端子，ＦＣ0 端子，ＦＣ1 端子およ
びＣＫ端子はそれぞれ、信号ライン２１〜２４によって
接続される。そして、上記ライン２１から周辺デバイス
へのバス・グラント信号を得る。一方、周辺デバイスか
らのバス・グランド・アクノリッジ信号は、クロック信
号ＣＫが供給されるフリップフロップ２５のデータ入力
端Ｄに供給され、このフリップフロップ２５のデータ出
力端Ｑからの信号によってバス上に設けられたクロック
ドインバータ２６の出力のトライステートを制御する。
なお２７は水晶振動子、Ｃ1 ，Ｃ2はコンデンサで、上
記水晶振動子２７の発振出力が波形整形あるいは分周さ
れ、クロック信号ＣＫとしてＣＰＵに供給される。
回路１２の▲▼端子には、遅延回路１８を介してク
ロックドインバータ１９の入力端が接続され、このイン
バータ１９の出力端が▲▼端子に接続される。上記
クロックドインバータ１９のトライステートの制御に
は、ファンクションコード入力端子ＦＣ0 ，ＦＣ1 にそ
れぞれ入力端が接続されたノアゲート２０の出力が用い
られる。上記各バス・コントロール回路１１，１２間の
各対応する▲▼端子，ＦＣ0 端子，ＦＣ1 端子およ
びＣＫ端子はそれぞれ、信号ライン２１〜２４によって
接続される。そして、上記ライン２１から周辺デバイス
へのバス・グラント信号を得る。一方、周辺デバイスか
らのバス・グランド・アクノリッジ信号は、クロック信
号ＣＫが供給されるフリップフロップ２５のデータ入力
端Ｄに供給され、このフリップフロップ２５のデータ出
力端Ｑからの信号によってバス上に設けられたクロック
ドインバータ２６の出力のトライステートを制御する。
なお２７は水晶振動子、Ｃ1 ，Ｃ2はコンデンサで、上
記水晶振動子２７の発振出力が波形整形あるいは分周さ
れ、クロック信号ＣＫとしてＣＰＵに供給される。
次に、上記のような構成において動作を説明する。ＣＰ
Ｕが低消費電力モードに入った時には、ＦＣ0 ，ＦＣ1
端子に、ステータスコード“００”が出力される。上記
ステータスコードは、通常動作時には次表−１に示すよ
うに “００”以外のコードになっている。
Ｕが低消費電力モードに入った時には、ＦＣ0 ，ＦＣ1
端子に、ステータスコード“００”が出力される。上記
ステータスコードは、通常動作時には次表−１に示すよ
うに “００”以外のコードになっている。
上記表−１において、低消費電力モードとはＣＰＵがク
ロック入力を止めた状態、ユーザ・プログラムとは通常
のプログラムを実行している状態、スーパ・バイザ・プ
ログラムとは特権状態でプログラムを実行している状
態、割込アクノリッジとは割込が受け付けられた状態を
それぞれ示している。
ロック入力を止めた状態、ユーザ・プログラムとは通常
のプログラムを実行している状態、スーパ・バイザ・プ
ログラムとは特権状態でプログラムを実行している状
態、割込アクノリッジとは割込が受け付けられた状態を
それぞれ示している。
従って、ＣＰＵが動作している時には、ノアゲート１７
の出力が“０”レベルとなり、クロックドインバータ１
６が動作してＣＰＵ側からのバス・グラント信号が▲
▼端子および信号ライン２１を介して、周辺デバイス
に供給される。この時、クロック・ジェネレータ側のク
ロックドインバータ１９は動作を停止しており、その出
力端はハイ・インピーダンス状態となっている。このよ
うに、ＣＰＵが動作している時には、ＣＰＵ側のバス制
御端子がイネーブル状態になっている。
の出力が“０”レベルとなり、クロックドインバータ１
６が動作してＣＰＵ側からのバス・グラント信号が▲
▼端子および信号ライン２１を介して、周辺デバイス
に供給される。この時、クロック・ジェネレータ側のク
ロックドインバータ１９は動作を停止しており、その出
力端はハイ・インピーダンス状態となっている。このよ
うに、ＣＰＵが動作している時には、ＣＰＵ側のバス制
御端子がイネーブル状態になっている。
一方、ＣＰＵが低消費電力モードに入った時には、ＦＣ
0 ，ＦＣ1 端子のステータス・コードが“００”となる
ので、ＣＰＵ側のクロックドインバータ１６の出力がハ
イ・インピーダンス状態となり、クロック・ジェネレー
タ側のクロックドインバータ１９が動作する。このよう
にしてバス・リクエスト信号の供給を切換えている。な
お、遅延回路１８は、例えばシフトレジスタにより構成
され、第２図のタイミングチャートにおけるバス・リク
エスト信号とバス・グラント信号との関係を保つもので
ある。また、クロック・ジェネレータ側のコントロール
回路が選択された時には、バスがすでに開放になってい
るので、バス・リクエスト信号を受け取ったら第２図に
示す所定の遅延時間Ｔを保って無条件にバス・グラント
信号を出力すれば良い。さらに、バス・グランド・アク
ノリッジ信号は、ＣＰＵがこの信号を受け取ってバスを
開放する信号なので、ＣＰＵ側にのみ入力すれば良い。
なぜなら、クロック・ジェネレータ側のバス制御権が選
択された時は、常にＣＰＵは低消費電力モードであり、
この時はすでにバスを開放しているからである。ここ
で、低消費電力モードの時にクロックを止めるのはＣＰ
Ｕに入るクロックのみで、クロック・ジェネレータ側の
原発振は動いている。
0 ，ＦＣ1 端子のステータス・コードが“００”となる
ので、ＣＰＵ側のクロックドインバータ１６の出力がハ
イ・インピーダンス状態となり、クロック・ジェネレー
タ側のクロックドインバータ１９が動作する。このよう
にしてバス・リクエスト信号の供給を切換えている。な
お、遅延回路１８は、例えばシフトレジスタにより構成
され、第２図のタイミングチャートにおけるバス・リク
エスト信号とバス・グラント信号との関係を保つもので
ある。また、クロック・ジェネレータ側のコントロール
回路が選択された時には、バスがすでに開放になってい
るので、バス・リクエスト信号を受け取ったら第２図に
示す所定の遅延時間Ｔを保って無条件にバス・グラント
信号を出力すれば良い。さらに、バス・グランド・アク
ノリッジ信号は、ＣＰＵがこの信号を受け取ってバスを
開放する信号なので、ＣＰＵ側にのみ入力すれば良い。
なぜなら、クロック・ジェネレータ側のバス制御権が選
択された時は、常にＣＰＵは低消費電力モードであり、
この時はすでにバスを開放しているからである。ここ
で、低消費電力モードの時にクロックを止めるのはＣＰ
Ｕに入るクロックのみで、クロック・ジェネレータ側の
原発振は動いている。
このようなＣＰＵの機能代替方法によれば、ＣＰＵが低
消費電力モードで機能を停止してもクロック・ジェネレ
ータがバス制御権の代替機能を実行するため、低消費電
力モードでもバス制御権のやりとりができ、バスを自由
に使用できる。
消費電力モードで機能を停止してもクロック・ジェネレ
ータがバス制御権の代替機能を実行するため、低消費電
力モードでもバス制御権のやりとりができ、バスを自由
に使用できる。
なお、クロック・ジェネレータは動いているので、完全
な意味での低消費電力モードにはならないが、システム
のトータルの機能向上が図れる。
な意味での低消費電力モードにはならないが、システム
のトータルの機能向上が図れる。
また、今回実施した方法はバス制御権に関するものであ
るが、他の機能に関してもクロック・ジェネレータ側に
同様な回路を設けることにより代替機能をもたせること
ができる。
るが、他の機能に関してもクロック・ジェネレータ側に
同様な回路を設けることにより代替機能をもたせること
ができる。
以上説明したようにこの発明によれば、ＣＰＵが低消費
電力モードに入った時でもＣＰＵとその周辺デバイスと
の間で信号の受け渡しができる低消費電力時におけるＣ
ＰＵの機能代替方法が得られる。
電力モードに入った時でもＣＰＵとその周辺デバイスと
の間で信号の受け渡しができる低消費電力時におけるＣ
ＰＵの機能代替方法が得られる。
第１図はこの発明の一実施例に係わる低消費電力時にお
けるＣＰＵの機能代替方法を説明するための回路図、第
２図は上記第１図の回路の動作を説明するためのタイミ
ングチャートである。 １１……ＣＰＵ側のバス・コントロール回路、１２……
クロック・ジェネレータ側のバス・コントロール回路。
けるＣＰＵの機能代替方法を説明するための回路図、第
２図は上記第１図の回路の動作を説明するためのタイミ
ングチャートである。 １１……ＣＰＵ側のバス・コントロール回路、１２……
クロック・ジェネレータ側のバス・コントロール回路。
Claims (2)
- 【請求項１】ＣＰＵとクロック・ジェネレータとを備
え、低消費電力モード時にＣＰＵへのクロック入力を停
止させるシステムにおいて、上記ＣＰＵ内に、通常動作
モードと低消費電力モードとを切替えるためのステータ
スコードに基づいて制御され、通常動作モードの時には
バス・グラント機能をアクティブ状態に設定するととも
に、周辺デバイスからのバス・リクエスト信号を受けて
バス・グラント信号を出力し、低消費電力モードの時に
はバスを開放するとともにＣＰＵのバス・グラント端子
をハイ・インピーダンス状態に設定するバス・コントロ
ール回路を設け、上記クロック・ジェネレータ内に、上
記ステータスコードに基づいて制御され、通常動作モー
ドの時にはクロック・ジェネレータ内のバス・グラント
端子をハイ・インピーダンス状態に設定し、低消費電力
モードの時にはバス・グラント機能をアクティブ状態に
設定するとともに、周辺デバイスからのバス・リクエス
ト信号を受けて所定時間経過後にバス・グラント信号を
出力するバス・コントロール回路を設けることにより、
ＣＰＵがクロックを停止して低消費電力モードに入った
時のバス制御権の裁定機能を上記クロック・ジェネレー
タに持たせたことを特徴とする低消費電力時におけるＣ
ＰＵの機能代替方法。 - 【請求項２】ＣＰＵとクロック・ジェネレータとを含む
システムにおいて、ＣＰＵ側のバス・コントロール回路
に設けられバス・リクエスト信号が供給されるインバー
タと、このインバータの出力が一方の入力端に供給され
他方の入力端にバス・サイクル終了信号が供給されるア
ンドゲートと、このアンドゲートの出力が供給される第
１のクロックドインバータと、ファンクションコードに
基づいて上記第１のクロックドインバータのトライステ
ートを制御するノアゲートと、クロック・ジェネレータ
側のバス・コントロール回路に設けられ上記バス・グラ
ント信号が供給される遅延回路と、この遅延回路による
遅延出力が供給される第２のクロックドインバータと、
上記ファンクションコードに基づいて上記第２のクロッ
クドインバータのトライステートを制御するオアゲート
と、上記ＣＰＵ側のバス・コントロール回路に設けられ
データ入力端にバス・グラント・アクノリッジ信号が供
給されるフリップフロップと、バス上に設けられ上記フ
リップフロップの出力により通常動作モード時における
出力のトライステートが制御される第３のクロックドイ
ンバータとを具備し、通常動作モード時は上記ＣＰＵ側
のバス・コントロール回路における第１のクロックドイ
ンバータからバス・グラント信号を得、ＣＰＵが低消費
電力モードに入った時にはクロック・ジェネレータ側の
第３のクロックドインバータからバス・グラント信号を
得るとともにＣＰＵ側のバス・コントロール回路でバス
を開放することにより、バスの制御権の裁定をクロック
・ジェネレータで行なうことを特徴とする低消費電力時
におけるＣＰＵの機能代替方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276245A JPH0616304B2 (ja) | 1984-12-28 | 1984-12-28 | 低消費電力時におけるｃｐｕの機能代替方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276245A JPH0616304B2 (ja) | 1984-12-28 | 1984-12-28 | 低消費電力時におけるｃｐｕの機能代替方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156459A JPS61156459A (ja) | 1986-07-16 |
| JPH0616304B2 true JPH0616304B2 (ja) | 1994-03-02 |
Family
ID=17566722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276245A Expired - Lifetime JPH0616304B2 (ja) | 1984-12-28 | 1984-12-28 | 低消費電力時におけるｃｐｕの機能代替方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616304B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574177B2 (en) * | 1992-06-12 | 2003-08-20 | Texas Instruments Incorporated | Method and apparatus for changing processor clock rate |
| JP2007257169A (ja) * | 2006-03-22 | 2007-10-04 | Fujitsu Ltd | アクセス制御方法及び情報処理装置 |
| KR101959252B1 (ko) | 2012-07-16 | 2019-07-04 | 삼성전자주식회사 | 데이터를 기반으로 전력을 관리하는 장치 및 방법 |
-
1984
- 1984-12-28 JP JP59276245A patent/JPH0616304B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156459A (ja) | 1986-07-16 |
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