JPH06163632A - 半導体装置 - Google Patents

半導体装置

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JPH06163632A
JPH06163632A JP4310588A JP31058892A JPH06163632A JP H06163632 A JPH06163632 A JP H06163632A JP 4310588 A JP4310588 A JP 4310588A JP 31058892 A JP31058892 A JP 31058892A JP H06163632 A JPH06163632 A JP H06163632A
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JP
Japan
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lead
film
semiconductor device
pellet
ring
Prior art date
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Pending
Application number
JP4310588A
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English (en)
Inventor
Kimihiro Ikebe
公弘 池部
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【目的】この発明は、リフロー実装を高精度で行うこと
が可能で、かつ熱放散性が良好な半導体装置を提供しよ
うとするものである。 【構成】リ−ド5、デバイス・ホール2を有するTAB
フィルム1と、デバイス・ホール2内に配置され、リ−
ド5と電気的に接続される半導体ペレット7と、デバイ
ス・ホール2外のTABフィルム1上にリ−ド5を挟む
ようにして取り付けられたリング状の絶縁物質101
102 とを具備している。上記構成によれば、リ−ド5
を挟むようにリング状の絶縁物101 ,102 が取り付
けられているので、リフロー実装を用いて実装基板上へ
実装したとしても、TABフィルムの反りを防止でき
る。また、絶縁物101 ,102 がリング状であるため
に、ペレット7の裏面を外部に露出させることができ、
熱放散性を向上できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に係わり、特
にリードフォーミングを実施するテ−プ・キャリア・パ
ッケ−ジ型の半導体装置に関する。
【0002】
【従来の技術】従来、テ−プ・キャリア・パッケ−ジ
(以下TCPと称す)は、絶縁性ベースフィルム上に銅
箔にてリ−ドがパターニングされたTABフィルムを用
い、このTABフィルムのインナ・リードとバンプ付き
のチップ電極とを接合し(インナ・リード・ボンディン
グ)、次にチップ表面をエポキシ樹脂によりコーティン
グ(ポッティング)する構造が主流である。
【0003】TCPでは、ポッティング後、メッキ(省
略する場合もある)、キャリア詰め、回路テスト、アウ
タ・リード・カット、アウタ・リード・フォーミングを
実施する。これらの工程が終了した後、基板上へ実装す
る。
【0004】アウタ・リード・フォーミングにてアウタ
・リード・リ−ドをガルウィング状に成形するTCPで
は、基板への実装の際、専用のアウタ・リード・ボンデ
ィング(以下OLBと称す)装置の使用が主流である。
これは、製品サイズ毎に準備されたOLB用ツールを使
用し、基板上の配線パッドとフォーミングされたTCP
製品のアウターリードとを熱圧着により接合する方法で
ある(接合材料、半田、Sn、Au等)。
【0005】また、QFP等のパッケージでは、基板へ
の実装の際に専用ツールが要らない。即ち、アウタ・リ
ード・フォーミング後、基板上にパッケージを装着し、
赤外線リフロー炉により一括でアウタ・リードと基板上
のパッドを接合する。
【0006】この種の方法は、専用ツールが必要なく、
また製品サイズに関係なく基板毎に一括したはんだ付け
が可能であり、実装方法の主流となっている。TCPに
おいてもこの方法での実装が理想であるが、ポッティン
グタイプのTCPではフィルムの反り(熱収縮、機械的
応力により発生)の発生によりリードのコープラナリテ
ィ(平坦度)の悪化、リード曲り等が発生し赤外線リフ
ローによるはんだ付けは困難である。
【0007】この対策として近年、ポッティングをトラ
ンスファ・モールドにより行い、クワッド・フラット・
パッケ−ジ(以下QFPと称す)と同様の形状にするパ
ッケージ(Molded TCP)の開発も進められて
いる。
【0008】しかながら、Molded TCPでは、
モールド樹脂が介在するためにチップの熱放散性の面で
問題を残している。
【0009】
【発明が解決しようとする課題】以上のように、従来の
TCP製品では、TABフィルムが熱により変形するた
め、リフロ−実装が困難である、という問題があった。
【0010】また、リフロ−実装を可能とするMold
ed TCP製品では、モールド樹脂が介在するために
チップの熱放散性が悪い、という問題があった。
【0011】この発明の目的は、リフロー実装を高精度
で行うことが可能で、かつ熱放散性も良好な半導体装置
を提供することにある。
【0012】
【課題を解決するための手段】この発明に係わる半導体
装置によれば、デバイス・ホール外のTABフィルム上
に、リ−ドを挟むようにしてリング状の絶縁物質を取り
付けたことを特徴している。
【0013】
【作用】上記構成の半導体装置によれば、リ−ドを挟む
ようにリング状の絶縁物質が取り付けられているので、
リフロー実装を用いて実装基板上へ実装したとしても、
TABフィルムの反りを防止できる。
【0014】また、絶縁物質がリング状であるために、
ペレットの一面を外部に露出させることができ、熱放散
性を向上できる。
【0015】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。この説明において、全図に渡り同一の部
分には同一の参照符号を付し、重複する説明はさけるこ
とにする。
【0016】図1(a)は、この発明の第1の実施例に
係わる半導体装置の斜視図、図1(b)は(a)図中の
b−b線に沿う断面図である。
【0017】図1(a)および(b)に示すように、T
ABフィルム1には、デバイス・ホ−ル2、アウタ・リ
−ド・ホ−ル3…3、スプロケット・ホ−ル4…4が形
成されている。デバイス・ホ−ル1内には、リ−ド5…
5と例えばバンプ電極6…6を介して電気的に接続され
る半導体ペレット7が配置されている。半導体ペレット
(ICチップ)7はポッティング樹脂8によりフィルム
1に固着されている。フィルム1におけるデバイス・ホ
−ル2とアウタ・リ−ド・ホ−ル3…3との間には、開
孔部9…9が形成されている。デバイス・ホ−ル2とア
ウタ・リ−ド・ホ−ル3…3との間のフィルム1上、こ
の実施例では開孔部9…9上には、開孔部9…9を介し
て直接にリ−ド5…5を挟むようにしてリング状に成型
された絶縁物101 、102 が設けられている。
【0018】上記構成の半導体装置によれば、絶縁物1
1 、102 によってフィルム1およびリ−ド5…5が
挟まれているために、赤外線リフロ−によるはんだ付け
によって基板上へ実装しても、リ−ド5…5の平坦度の
悪化が防止される。このため、赤外線リフロ−によるは
んだ付けを用いても高精度で基板上へ実装することがで
きる。また、ポッティングタイプのTCPと同様に、ペ
レット7が外部に露出しているため、熱放散性が悪化す
ることはない。
【0019】次に、上記構成の半導体装置の製造方法に
ついて説明する。
【0020】図2は上記第1の実施例に係わる半導体装
置の製造方法を説明するための図で、(a)図はTAB
フィルムの平面図、(b)〜(d)図は主要な工程毎に
示した断面図である。(b)〜(d)図に示される断面
は(a)図中のb−b線に沿っている。
【0021】まず、図2(a)に示すようなTABフィ
ルム1を準備する。
【0022】次に、図2(b)に示すように、フィルム
1のリ−ド5…5にペレット7をバンプ電極6を介して
電気的に接続させる(インナ・リ−ド・ボンディング工
程)。
【0023】次に、図2(c)に示すように、フィルム
1にチップ7をポッティング樹脂8により固着させる
(ポッティング工程)。
【0024】次に、図2(d)に示すように、フィルム
1にトランスファーモールドにて、リング状のエポキシ
樹脂101 、102 をデバイスホールとアウターリード
ホール間にリ−ドを挟むようにして成形する。
【0025】上記製造方法によれば、図1に示した半導
体装置を得ることができる。また、上記製造方法では、
インナ・リ−ド・ボンディングとポッティングとを施し
た後に、リング状のエポキシ樹脂101 、102 を成形
するために、エポキシ樹脂101 、102 成型によるリ
−ド5…5の変形、特にインナ・リ−ド部の変形がな
い。このため、インナ・リ−ド・ボンディングの精度の
低下を防止することができる。
【0026】図3はこの発明の第2の実施例に係わる半
導体装置を説明するための図で、(a)〜(b)はそれ
ぞれ主要な工程毎の断面図である。
【0027】図3(a)〜(b)に示すように、インナ
・リ−ド・ボンディング済みのTABフィルム1に、エ
ポキシ樹脂を含浸させた高強度の繊維シート111 、1
2を加熱接着させる。この時、ペレット7上面へ加熱
接着される繊維シート111は、ペレット7およびリ−
ド5…5のうちインナ・リード部を覆う形状にされてい
る。このような形状の繊維シート111 であると、ペレ
ット7の表面を覆うことができ、ペレット7の表面を保
護することができる。さらに繊維シ−ト111にはエポ
キシ樹脂が含浸されているので、この繊維シ−ト111
によってフィルム1とペレット7とを互いに固着させる
こともできる。
【0028】また、ペレット7の下面へ加熱接着される
繊維シート112 はペレット7の裏面部が露出する様な
中抜きの形状とされる。このようにペレット7の裏面部
を露出させることにより、ペレット7の放熱性が良好と
なる。
【0029】図4はこの発明の第3の実施例に係わる半
導体装置を説明するための図で、(a)〜(b)はそれ
ぞれ主要な工程毎の断面図である。
【0030】第2の実施例に係わる半導体装置では、ペ
レット7上面へ加熱接着される繊維シート111 に、ペ
レット7およびリ−ド5…5のうちインナ・リード部を
覆う形状のものを使用したが、インナ・リ−ド・ボンデ
ィング/ポッティング済みのTABフィルム1を用い
て、ペレット7上面へ加熱接着される繊維シート111
を中抜きの形状の繊維シート113 とし、TABフィル
ム1の上部、下部にそれぞれシ−ト112 ,113 を加
熱圧着させるようにしても良い。
【0031】図5はこの発明の第4の実施例に係わる半
導体装置を説明するための図で、(a)〜(c)はそれ
ぞれ第4の実施例に係わる装置を変形例毎に示した断面
図である。
【0032】図1〜図4に示した第1〜第3の実施例に
係わる半導体装置において、図5(a)〜(b)に示す
ようにリング状絶縁物102 、112 を支持部材として
用いて、ペレット7の裏面に接触するように銅(Cu)
等により構成された放熱板12を取り付けても良い。
尚、図5(a)はリング状絶縁物102 をエポキシ樹脂
の成型により形成した装置に放熱板12を取り付けたも
のを示している。同様に図5(b)はリング状絶縁物1
2 をエポキシ樹脂が含浸された繊維シ−トを貼付する
ことにより得て、かつこの繊維シートを用いてフィルム
1とペレット7とを固着させた装置に放熱板12を取り
付けたもの、図5(c)はリング状絶縁物112 をエポ
キシ樹脂が含浸された繊維シ−トを貼付することにより
得て、かつフィルム1とペレット7とをポッティング樹
脂により固着させた装置に放熱板12を取り付けたもの
を示している。
【0033】上記各構成の半導体装置にあっても、TA
Bフィルム1にリング状絶縁物101 、102 、111
〜113 がリ−ド5…5を挟むようにして設けられてい
るために、TCP製品のフィルム1の反りによる実装性
悪化を防止できる。これにより、基板実装方法の主流と
なっている赤外線リフロー等による一括基板実装を高精
度で実現でき、実装における生産性を向上させることが
できる。また、各構成ともペレット7裏面が露出した構
造、あるいは放熱板12が取り付けられた構造となり、
熱放散性もQFP等のモールド・タイプ・パッケージと
比べて向上させることができる。
【0034】さらにこの発明によれば、パッケ−ジの薄
型製品(1.0mm以下)に関しても、リ−ドの平坦度
を容易に改善できることから有用であり、しかも、モー
ルド・タイプ・パッケージの問題点であるモールド成形
時のペレットの浮き、傾きによる成形不良等も無く、製
造歩留りも向上できる。
【0035】
【発明の効果】以上説明したように、この発明によれ
ば、リフロー実装を高精度で行うことが可能で、かつ熱
放散性が良好な半導体装置を提供できる。
【図面の簡単な説明】
【図1】図1(a)はこの発明の第1の実施例に係わる
半導体装置の斜視図、図1(b)は(a)図中のb−b
線に沿う断面図。
【図2】図2はこの発明の第1の実施例に係わる半導体
装置の製造方法を説明するための図で、(a)図はTA
Bフィルムの平面図、(b)〜(d)は主要な工程毎に
示した断面図。
【図3】図3はこの発明の第2の実施例に係わる半導体
装置を説明するための図で、(a)〜(b)はそれぞれ
主要な工程毎の断面図。
【図4】図4はこの発明の第3の実施例に係わる半導体
装置を説明するための図で、(a)〜(b)はそれぞれ
主要な工程毎の断面図。
【図5】図5はこの発明の第4の実施例に係わる半導体
装置を説明するための図で、(a)〜(c)はそれぞれ
第4の実施例に係わる装置を変形例毎に示した断面図。
【符号の説明】
1…TABフィルム、2…デバイス・ホ−ル、3…アウ
タ・リ−ド・ホ−ル、4…スプロケット・ホ−ル、5…
リ−ド、6…バンプ電極、7…ペレット、8…ポッティ
ング樹脂、9…開孔部、101 ,102 …絶縁物、11
1 、112 …繊維シ−ト、12…放熱板。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 リ−ド、デバイス・ホールを有するTA
    Bフィルムと、 前記デバイス・ホール内に配置され、前記リ−ドと電気
    的に接続される半導体ペレットと、 前記デバイス・ホール外の前記TABフィルム上に前記
    リ−ドを挟むようにして設けられたリング状の絶縁物質
    とを具備することを特徴とする半導体装置。
  2. 【請求項2】 前記ペレットに放熱板がさらに取り付け
    られていることを特徴とする請求項1に記載の半導体装
    置。
JP4310588A 1992-11-19 1992-11-19 半導体装置 Pending JPH06163632A (ja)

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JP4310588A JPH06163632A (ja) 1992-11-19 1992-11-19 半導体装置

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JP4310588A JPH06163632A (ja) 1992-11-19 1992-11-19 半導体装置

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ID=18007058

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JP4310588A Pending JPH06163632A (ja) 1992-11-19 1992-11-19 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306721A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306721A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法

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