JPH06163664A - 半導体装置とその評価方法 - Google Patents
半導体装置とその評価方法Info
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- JPH06163664A JPH06163664A JP31750692A JP31750692A JPH06163664A JP H06163664 A JPH06163664 A JP H06163664A JP 31750692 A JP31750692 A JP 31750692A JP 31750692 A JP31750692 A JP 31750692A JP H06163664 A JPH06163664 A JP H06163664A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 5
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- 238000005259 measurement Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
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Abstract
(57)【要約】
【目的】 相異なるスペーシングを有する複数のショー
ト評価用素子に必要な想定用パッド数を２つにすること
で、全体の占有面積を少なくする。 【構成】 ショート評価用素子（TEG1〜TEGn）は、その
スペーシングの大きい順に配置され、各ショート評価用
素子（TEG1〜TEGn）の一端はショート状態の抵抗ｒより
も十分大きな抵抗（Ｒ1〜Ｒn≫ｒ）を介して相互に接続
されており、最も大きいスペーシング（ｄ1）を有する
ショート評価用素子（TEG1）の接続点から第１の測定用
パッド（Ｐ1）が取り出されている。各ショート評価用
素子（TEG1〜TEGn）の他端はＡｌ配線等によって相互に
接続され、その接続点から第２の測定用パッド（Ｐ2）
が取り出されている。
ト評価用素子に必要な想定用パッド数を２つにすること
で、全体の占有面積を少なくする。 【構成】 ショート評価用素子（TEG1〜TEGn）は、その
スペーシングの大きい順に配置され、各ショート評価用
素子（TEG1〜TEGn）の一端はショート状態の抵抗ｒより
も十分大きな抵抗（Ｒ1〜Ｒn≫ｒ）を介して相互に接続
されており、最も大きいスペーシング（ｄ1）を有する
ショート評価用素子（TEG1）の接続点から第１の測定用
パッド（Ｐ1）が取り出されている。各ショート評価用
素子（TEG1〜TEGn）の他端はＡｌ配線等によって相互に
接続され、その接続点から第２の測定用パッド（Ｐ2）
が取り出されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその評価
方法に関し、さらに詳しく言えば、第１、第２の導電層
間のショートを検出するために、相異なるスペーシング
を有する一群のショート評価用素子を含む半導体装置と
その評価方法に関する。
方法に関し、さらに詳しく言えば、第１、第２の導電層
間のショートを検出するために、相異なるスペーシング
を有する一群のショート評価用素子を含む半導体装置と
その評価方法に関する。
【０００２】
【従来の技術】以下で、図５および図６を参照しなが
ら、従来の半導体装置とその評価方法を説明する。図５
は、半導体基板（１）上に形成された一つのショート評
価用素子を示す断面図である。同図において、（２）は
絶縁膜、（３）はポリシリコン層、（４）はコンタクト
孔（５）におけるＡｌ層であって、ポリシリコン層
（３）とＡｌ層（４）とは絶縁膜（２）を介してスペー
シング（ｄ）をもって配置されており、さらにポリシリ
コン層（３）からは測定用パッド（ＰＡ）が取り出さ
れ、Ａｌ層（４）からは測定用パッド（ＰＢ）が取り出
されている。
ら、従来の半導体装置とその評価方法を説明する。図５
は、半導体基板（１）上に形成された一つのショート評
価用素子を示す断面図である。同図において、（２）は
絶縁膜、（３）はポリシリコン層、（４）はコンタクト
孔（５）におけるＡｌ層であって、ポリシリコン層
（３）とＡｌ層（４）とは絶縁膜（２）を介してスペー
シング（ｄ）をもって配置されており、さらにポリシリ
コン層（３）からは測定用パッド（ＰＡ）が取り出さ
れ、Ａｌ層（４）からは測定用パッド（ＰＢ）が取り出
されている。
【０００３】図６は、一群のショート評価用素子のレイ
アウト図である。同図において、相異なるスペーシング
（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)を有するｎ個のショート評
価用素子（TEG1〜TEGn）が配置されており、各ショート
評価用素子（TEG1〜TEGn）は図５に示したものと同様の
構造を有している。さらに、各ショート評価用素子（TE
G1〜TEGn）の一端からはそれぞれ測定用パッド（ＰＢ1
〜ＰＢn）取り出されており、各ショート評価用素子（T
EG1〜TEGn）の他端はＡｌ配線等で相互に接続され、共
通の測定用パッド（ＰＡ）が取り出されている。
アウト図である。同図において、相異なるスペーシング
（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)を有するｎ個のショート評
価用素子（TEG1〜TEGn）が配置されており、各ショート
評価用素子（TEG1〜TEGn）は図５に示したものと同様の
構造を有している。さらに、各ショート評価用素子（TE
G1〜TEGn）の一端からはそれぞれ測定用パッド（ＰＢ1
〜ＰＢn）取り出されており、各ショート評価用素子（T
EG1〜TEGn）の他端はＡｌ配線等で相互に接続され、共
通の測定用パッド（ＰＡ）が取り出されている。
【０００４】このようにして、共通の測定用パッド（Ｐ
Ａ）と各測定用パッド（ＰＢ1〜ＰＢn）間の抵抗値、あ
るいは電流値を測定することにより、どのスペーシング
を有する各ショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出していた。
Ａ）と各測定用パッド（ＰＢ1〜ＰＢn）間の抵抗値、あ
るいは電流値を測定することにより、どのスペーシング
を有する各ショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出していた。
【０００５】
【発明が解決しようとする課題】しかしながら、異なる
スペーシングの数がｎの場合には、合計で（ｎ＋１）個
の測定パッドを設ける必要があり、半導体基板上の一
部、例えばスクライブライン領域に形成するには占有面
積上の制約があった。このため、スペーシングの相異な
るショート評価用素子を多数形成して評価精度を上げる
ことが困難であるという問題点があった。
スペーシングの数がｎの場合には、合計で（ｎ＋１）個
の測定パッドを設ける必要があり、半導体基板上の一
部、例えばスクライブライン領域に形成するには占有面
積上の制約があった。このため、スペーシングの相異な
るショート評価用素子を多数形成して評価精度を上げる
ことが困難であるという問題点があった。
【０００６】
【課題を解決するための手段】本発明は、上述した問題
点に鑑みてなされたものであり、図１〜図４に示すよう
に、ショート評価用素子（TEG1〜TEGn）をショート状態
の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介し
て、相互に接続することにより、ｎ個のショート評価用
素子（TEG1〜TEGn）のショート評価を２つの測定用パッ
ド（Ｐ1，Ｐ2）だけで行えるようにしたものである。
点に鑑みてなされたものであり、図１〜図４に示すよう
に、ショート評価用素子（TEG1〜TEGn）をショート状態
の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介し
て、相互に接続することにより、ｎ個のショート評価用
素子（TEG1〜TEGn）のショート評価を２つの測定用パッ
ド（Ｐ1，Ｐ2）だけで行えるようにしたものである。
【０００７】
【作用】本発明によれば、第１に、図１に示すように各
ショート評価用素子（TEG1〜TEGn）の間をショート状態
の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介し
て、相互に接続しているので、第１、第２の測定用パッ
ド（Ｐ1，Ｐ2）の間の抵抗値（Ｒm）を測定することに
より、どのショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出できる。
ショート評価用素子（TEG1〜TEGn）の間をショート状態
の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介し
て、相互に接続しているので、第１、第２の測定用パッ
ド（Ｐ1，Ｐ2）の間の抵抗値（Ｒm）を測定することに
より、どのショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出できる。
【０００８】本発明によれば、第２に、図３に示すよう
に各ショート評価用素子（TEG1〜TEGn）の電流経路にシ
ョート状態の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫
ｒ）を設けているので、同様に第１、第２の測定用パッ
ド（Ｐ1，Ｐ2）の間の抵抗値（Ｒm）を測定することに
より、どのショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出できる。
に各ショート評価用素子（TEG1〜TEGn）の電流経路にシ
ョート状態の抵抗ｒよりも十分大きい抵抗（Ｒ1〜Ｒn≫
ｒ）を設けているので、同様に第１、第２の測定用パッ
ド（Ｐ1，Ｐ2）の間の抵抗値（Ｒm）を測定することに
より、どのショート評価用素子（TEG1〜TEGn）がショー
ト状態にあるかを検出できる。
【０００９】これにより、ショート評価用素子（TEG1〜
TEGn）の数を増やしても測定パッド数は２個で済むの
で、例えばスクライブライン領域にこれらのショート評
価用素子（TEG1〜TEGn）を形成し、高精度のショート評
価を行うことが可能になる。
TEGn）の数を増やしても測定パッド数は２個で済むの
で、例えばスクライブライン領域にこれらのショート評
価用素子（TEG1〜TEGn）を形成し、高精度のショート評
価を行うことが可能になる。
【００１０】
【実施例】以下で、本発明の実施例に係る半導体装置と
その評価方法を図面を参照しながら説明する。なお、シ
ョート評価用素子（TEG1〜TEGn）の構造自体は、図５に
示したものと同様である。ポリシリコン層（３）とＡｌ
層（４）との間のショートを検出するための構造となっ
ている。 （１）第１の実施例 図１は、第１の実施例に係る一群のショート評価用素子
の第１のレイアウト図である。同図に示すように、各シ
ョート評価用素子（TEG1〜TEGn）は、そのスペーシング
の大きい順（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)に配置されてお
り、各ショート評価用素子（TEG1〜TEGn）の一端は、シ
ョート状態の抵抗ｒよりも十分大きな抵抗（Ｒ1〜Ｒn≫
ｒ）を介して相互に接続されており、最も大きいスペー
シング（ｄ1）を有するショート評価用素子（TEG1）の
接続点から第１の測定用パッド（Ｐ1）が取り出されて
いる。さらに、各ショート評価用素子（TEG1〜TEGn）の
他端はＡｌ配線等によって相互に接続され、その接続点
から第２の測定用パッド（Ｐ2）が取り出されている。
ここで、ショート状態の抵抗ｒには、ばらつきがあリ、
１Ω〜１ＫΩであるので抵抗（Ｒ1〜Ｒn）は、例えば１
００ＫΩ以上あれば十分である。この抵抗（Ｒ1〜Ｒn）
としては、例えばポリシリコンの層抵抗やＭＯＳトラン
ジスタのＯＮ抵抗が利用できる。
その評価方法を図面を参照しながら説明する。なお、シ
ョート評価用素子（TEG1〜TEGn）の構造自体は、図５に
示したものと同様である。ポリシリコン層（３）とＡｌ
層（４）との間のショートを検出するための構造となっ
ている。 （１）第１の実施例 図１は、第１の実施例に係る一群のショート評価用素子
の第１のレイアウト図である。同図に示すように、各シ
ョート評価用素子（TEG1〜TEGn）は、そのスペーシング
の大きい順（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)に配置されてお
り、各ショート評価用素子（TEG1〜TEGn）の一端は、シ
ョート状態の抵抗ｒよりも十分大きな抵抗（Ｒ1〜Ｒn≫
ｒ）を介して相互に接続されており、最も大きいスペー
シング（ｄ1）を有するショート評価用素子（TEG1）の
接続点から第１の測定用パッド（Ｐ1）が取り出されて
いる。さらに、各ショート評価用素子（TEG1〜TEGn）の
他端はＡｌ配線等によって相互に接続され、その接続点
から第２の測定用パッド（Ｐ2）が取り出されている。
ここで、ショート状態の抵抗ｒには、ばらつきがあリ、
１Ω〜１ＫΩであるので抵抗（Ｒ1〜Ｒn）は、例えば１
００ＫΩ以上あれば十分である。この抵抗（Ｒ1〜Ｒn）
としては、例えばポリシリコンの層抵抗やＭＯＳトラン
ジスタのＯＮ抵抗が利用できる。
【００１１】図２は、第１の実施例に係る一群のショー
ト評価用素子の第２のレイアウト図であり、図１に示し
たレイアウトと等価であるので説明は省略する。次に、
上述した一群のショート評価用素子を用いた評価方法を
以下で説明する。なお説明の簡単のため、Ｒ1〜Ｒn＝Ｒ
とする。今、ショート評価用素子（TEG1）がショート状
態である場合、第１、第２の測定用パッド（Ｐ1、Ｐ2）
の間の抵抗測定値Ｒmはショート状態の抵抗ｒを示す
（Ｒm≒ｒ≪Ｒ）。次にショート評価用素子（TEG2）が
ショート状態である場合（スペーシングの大きいショー
ト評価用素子（TEG1）はショート状態でないとする）、
抵抗測定値ＲmはＲにほぼ等しい（Ｒm≒Ｒ）。次にショ
ート評価用素子（TEG3）がショート状態である場合（ス
ペーシングの大きいショート評価用素子（TEG1〜TEG2）
はショート状態でないとする）、抵抗測定値Ｒmは、２
Ｒにほぼ等しい（Ｒm≒２Ｒ）。同様にして、ショート
評価用素子（TEGn）がショート状態である場合（スペー
シングの大きいショート評価用素子（TEG1〜TEGn-1）は
ショート状態でないとする）、抵抗測定値Ｒmは、（ｎ
−１）Ｒにほぼ等しい（Ｒm≒（ｎ−１）Ｒ）。このよ
うにして、第１、第２の測定用パッド（Ｐ1、Ｐ2）の間
の抵抗測定を行うことにより、その抵抗測定値Ｒmに基
づいてどのスペーシングのショート評価用素子（TEG1〜
TEGn-1）がショート状態にあるかを容易に検出できる。 （２）第２の実施例 図３は、第２の実施例に係る一群のショート評価用素子
の第１のレイアウト図である。同図に示すように、各シ
ョート評価用素子（TEG1〜TEGn）は、そのスペーシング
の大きい順（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)に配置されてお
り、各ショート評価用素子（TEG1〜TEGn）の一端は、Ａ
ｌ配線等で相互に接続されており、その接続点から第１
の測定用パッド（Ｐ1）が取り出されている。さらに、
各ショート評価用素子（TEG1〜TEGn）の他端はＡｌ配線
等によって相互に接続され、その接続点から第２の測定
用パッド（Ｐ2）が取り出されている。さらに、各ショ
ート評価用素子（TEG1〜TEGn）の電流経路には、ショー
ト状態の抵抗ｒよりも十分大きな抵抗（Ｒ1〜Ｒn≫ｒ）
が挿入されている。ここで、抵抗（Ｒ1〜Ｒn）は、第１
の実施例と同様、例えば１００ＫΩ以上あれば十分であ
る。
ト評価用素子の第２のレイアウト図であり、図１に示し
たレイアウトと等価であるので説明は省略する。次に、
上述した一群のショート評価用素子を用いた評価方法を
以下で説明する。なお説明の簡単のため、Ｒ1〜Ｒn＝Ｒ
とする。今、ショート評価用素子（TEG1）がショート状
態である場合、第１、第２の測定用パッド（Ｐ1、Ｐ2）
の間の抵抗測定値Ｒmはショート状態の抵抗ｒを示す
（Ｒm≒ｒ≪Ｒ）。次にショート評価用素子（TEG2）が
ショート状態である場合（スペーシングの大きいショー
ト評価用素子（TEG1）はショート状態でないとする）、
抵抗測定値ＲmはＲにほぼ等しい（Ｒm≒Ｒ）。次にショ
ート評価用素子（TEG3）がショート状態である場合（ス
ペーシングの大きいショート評価用素子（TEG1〜TEG2）
はショート状態でないとする）、抵抗測定値Ｒmは、２
Ｒにほぼ等しい（Ｒm≒２Ｒ）。同様にして、ショート
評価用素子（TEGn）がショート状態である場合（スペー
シングの大きいショート評価用素子（TEG1〜TEGn-1）は
ショート状態でないとする）、抵抗測定値Ｒmは、（ｎ
−１）Ｒにほぼ等しい（Ｒm≒（ｎ−１）Ｒ）。このよ
うにして、第１、第２の測定用パッド（Ｐ1、Ｐ2）の間
の抵抗測定を行うことにより、その抵抗測定値Ｒmに基
づいてどのスペーシングのショート評価用素子（TEG1〜
TEGn-1）がショート状態にあるかを容易に検出できる。 （２）第２の実施例 図３は、第２の実施例に係る一群のショート評価用素子
の第１のレイアウト図である。同図に示すように、各シ
ョート評価用素子（TEG1〜TEGn）は、そのスペーシング
の大きい順（ｄ1＞ｄ2＞ｄ3 ・・＞ｄn)に配置されてお
り、各ショート評価用素子（TEG1〜TEGn）の一端は、Ａ
ｌ配線等で相互に接続されており、その接続点から第１
の測定用パッド（Ｐ1）が取り出されている。さらに、
各ショート評価用素子（TEG1〜TEGn）の他端はＡｌ配線
等によって相互に接続され、その接続点から第２の測定
用パッド（Ｐ2）が取り出されている。さらに、各ショ
ート評価用素子（TEG1〜TEGn）の電流経路には、ショー
ト状態の抵抗ｒよりも十分大きな抵抗（Ｒ1〜Ｒn≫ｒ）
が挿入されている。ここで、抵抗（Ｒ1〜Ｒn）は、第１
の実施例と同様、例えば１００ＫΩ以上あれば十分であ
る。
【００１２】この抵抗（Ｒ1〜Ｒn）としては、例えばポ
リシリコンの層抵抗やＭＯＳトランジスタのＯＮ抵抗が
利用できる。図４は、第２の実施例に係る一群のショー
ト評価用素子の第２のレイアウト図であり、図３に示し
たレイアウトと等価であるので説明は省略する。次に、
上述した一群のショート評価用素子を用いた評価方法を
以下で説明する。一般に、第１、第２の測定パッド（Ｐ
1、Ｐ2）の間の抵抗測定値Ｒmはショート評価用素子（T
EG1〜TEGn）がすべてショート状態である場合、次の式
で表される。 １／Ｒm≒１／Ｒ1＋１／Ｒ2＋１／Ｒ3＋
・・＋１／Ｒn したがって、ショート評価用素子（TEG2）でショート状
態になる場合には、ショート評価用素子（TEG1）には電
流が流れないから、１／Ｒ1の項がなくなるので次の式
で表される。１／Ｒm≒１／Ｒ2＋１／Ｒ3＋・・＋１／
Ｒn 次に、ショート評価用素子（TEG3）でショート状態にな
る場合には次の式で表される。１／Ｒm≒１／Ｒ3＋・・
＋１／Ｒn 同様にして、ショート評価用素子（TEGn）でショート状
態になる場合には、次の式で表される。 １／Ｒm≒１
／Ｒn このようにして、第１、第２の測定用パッド（Ｐ1、Ｐ
2）の間の抵抗測定を行うことにより、その抵抗測定値
Ｒmに基づいてどのスペーシングのショート評価用素子
（TEG1〜TEGn-1）がショート状態にあるかを容易に検出
できる。
リシリコンの層抵抗やＭＯＳトランジスタのＯＮ抵抗が
利用できる。図４は、第２の実施例に係る一群のショー
ト評価用素子の第２のレイアウト図であり、図３に示し
たレイアウトと等価であるので説明は省略する。次に、
上述した一群のショート評価用素子を用いた評価方法を
以下で説明する。一般に、第１、第２の測定パッド（Ｐ
1、Ｐ2）の間の抵抗測定値Ｒmはショート評価用素子（T
EG1〜TEGn）がすべてショート状態である場合、次の式
で表される。 １／Ｒm≒１／Ｒ1＋１／Ｒ2＋１／Ｒ3＋
・・＋１／Ｒn したがって、ショート評価用素子（TEG2）でショート状
態になる場合には、ショート評価用素子（TEG1）には電
流が流れないから、１／Ｒ1の項がなくなるので次の式
で表される。１／Ｒm≒１／Ｒ2＋１／Ｒ3＋・・＋１／
Ｒn 次に、ショート評価用素子（TEG3）でショート状態にな
る場合には次の式で表される。１／Ｒm≒１／Ｒ3＋・・
＋１／Ｒn 同様にして、ショート評価用素子（TEGn）でショート状
態になる場合には、次の式で表される。 １／Ｒm≒１
／Ｒn このようにして、第１、第２の測定用パッド（Ｐ1、Ｐ
2）の間の抵抗測定を行うことにより、その抵抗測定値
Ｒmに基づいてどのスペーシングのショート評価用素子
（TEG1〜TEGn-1）がショート状態にあるかを容易に検出
できる。
【００１３】また、本実施例において、Ｒ1≪Ｒ2≪Ｒ3
・・≪Ｒn、の関係とすることにより上記の各式の第１
項のみで近似される。すなわち、ショート評価用素子
（TEG1）でショート状態になる場合には、Ｒm≒Ｒ1とな
り、ショート評価用素子（TEG2）でショート状態になる
場合には、Ｒm≒Ｒ2というように、各ショート評価用素
子の電流経路に設けた抵抗値がそのまま測定値となるの
で便利である。
・・≪Ｒn、の関係とすることにより上記の各式の第１
項のみで近似される。すなわち、ショート評価用素子
（TEG1）でショート状態になる場合には、Ｒm≒Ｒ1とな
り、ショート評価用素子（TEG2）でショート状態になる
場合には、Ｒm≒Ｒ2というように、各ショート評価用素
子の電流経路に設けた抵抗値がそのまま測定値となるの
で便利である。
【００１４】なお、第１、第２の実施例において、ポリ
シリコン層（３）、Ａｌ層（４）は第１、第２の導電層
の一例であって、本発明は配線層間のショート評価に広
く適用できるものである。
シリコン層（３）、Ａｌ層（４）は第１、第２の導電層
の一例であって、本発明は配線層間のショート評価に広
く適用できるものである。
【００１５】
【発明の効果】以上説明したように、本発明はショート
評価用素子（TEG1〜TEGn）をショート状態の抵抗ｒより
も十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介して、相互に接
続することにより、ｎ個のショート評価用素子（TEG1〜
TEGn）のショート評価を２つの測定用パッド（Ｐ1、Ｐ
2）だけで行えるものである。
評価用素子（TEG1〜TEGn）をショート状態の抵抗ｒより
も十分大きい抵抗（Ｒ1〜Ｒn≫ｒ）を介して、相互に接
続することにより、ｎ個のショート評価用素子（TEG1〜
TEGn）のショート評価を２つの測定用パッド（Ｐ1、Ｐ
2）だけで行えるものである。
【００１６】これにより、ショート評価用素子（TEG1〜
TEGn）の数を増やしても測定パッド数は２個だけで済む
ので、例えばスクライブライン領域にこれらのショート
評価用素子（TEG1〜TEGn）を形成し高精度のショート評
価を行うことが可能になる。
TEGn）の数を増やしても測定パッド数は２個だけで済む
ので、例えばスクライブライン領域にこれらのショート
評価用素子（TEG1〜TEGn）を形成し高精度のショート評
価を行うことが可能になる。
【図１】本発明の第１の実施例に係る半導体装置を示す
第１のレイアウト図である。
第１のレイアウト図である。
【図２】本発明の第１の実施例に係る半導体装置を示す
第２のレイアウト図である。
第２のレイアウト図である。
【図３】本発明の第２の実施例に係る半導体装置を示す
第１のレイアウト図である。
第１のレイアウト図である。
【図４】本発明の第２の実施例に係る半導体装置を示す
第２のレイアウト図である。
第２のレイアウト図である。
【図５】ショート評価用素子の断面図である。
【図６】従来例の半導体装置を示す第１のレイアウト図
である。
である。
Claims (4)
- 【請求項１】 半導体基板上に夫々相異なるスペーシン
グをもって配置された第１、第２の導電層からなる一群
のショート評価用素子を含む半導体装置において、 前記ショート評価用素子をスペーシングの大きい順番に
配置し、各ショート評価素子の一端を相互に接続してス
ペーシングの最も大きい側の接続点から第１の測定用パ
ッドを取り出し、各ショート評価用素子の他端を相互に
接続した接続点から第２の測定用パッドを取り出し、前
記第１の導電層の相互接続はショート状態の抵抗値より
も十分大きい抵抗を介してなされていることを特徴とし
た半導体装置。 - 【請求項２】 前記第１の測定パッドと第２の測定パッ
ドとの間の抵抗値を測定することにより、どのスペーシ
ングを有するショート評価用素子がショート状態にある
かを検出することを特徴とした請求項１記載の半導体装
置の評価方法。 - 【請求項３】 半導体基板上に夫々相異なるスペーシン
グをもって配置された第１、第２の導電層からなる一群
のショート評価用素子を含む半導体装置において、 前記ショート評価用素子をスペーシングの大きい順番に
配置し、各ショート評価用素子の一端を相互に接続した
接続点から第１の測定用パッドを取り出し、各ショート
評価用素子の他端を相互に接続した接続点から第２の測
定用パッドを取り出し、各ショート評価用素子の電流経
路にショート状態の抵抗値よりも十分大きい抵抗を挿入
したことを特徴とした半導体装置。 - 【請求項４】 前記第１の測定パッドと第２の測定パッ
ドとの間の抵抗値を測定することにより、どのスペーシ
ングを有するショート評価用素子がショート状態にある
かを検出することを特徴とした請求項３記載の半導体装
置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31750692A JPH06163664A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置とその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31750692A JPH06163664A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置とその評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163664A true JPH06163664A (ja) | 1994-06-10 |
Family
ID=18088998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31750692A Pending JPH06163664A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置とその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163664A (ja) |
-
1992
- 1992-11-26 JP JP31750692A patent/JPH06163664A/ja active Pending
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