JPH06164377A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06164377A JPH06164377A JP43A JP34167692A JPH06164377A JP H06164377 A JPH06164377 A JP H06164377A JP 43 A JP43 A JP 43A JP 34167692 A JP34167692 A JP 34167692A JP H06164377 A JPH06164377 A JP H06164377A
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- clock
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Abstract
(57)【要約】
【構成】 位相比較器ＰＣ２と、ループフィルタＬＦ３
と、可変遅延回路ＶＤＬ４とからＰＬＬ回路を構成し、
かつ、可変遅延回路ＶＤＬ４は、遅延素子７〜１２と、
カレントミラー回路１３，１４と、バイアス発生回路１
５とから構成する。 【効果】 発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ
を用いてＰＬＬ回路を構成したので、発振周波数を合わ
せる必要がないため、ロック時間を短縮できる。
と、可変遅延回路ＶＤＬ４とからＰＬＬ回路を構成し、
かつ、可変遅延回路ＶＤＬ４は、遅延素子７〜１２と、
カレントミラー回路１３，１４と、バイアス発生回路１
５とから構成する。 【効果】 発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ
を用いてＰＬＬ回路を構成したので、発振周波数を合わ
せる必要がないため、ロック時間を短縮できる。
Description
【０００１】
【産業上の利用分野】この発明はＰＬＬ（位相同期ルー
プ）回路に関し、特に半導体集積回路上に集積されたＰ
ＬＬ回路に関するものである。
プ）回路に関し、特に半導体集積回路上に集積されたＰ
ＬＬ回路に関するものである。
【０００２】
【従来の技術】図７は従来のＰＬＬ回路を含む半導体集
積回路におけるクロック生成，分配の方法を示す図であ
り、図において、１は、位相比較器（ＰＣ，Phase Comp
aratorとも称す）２，ループフィルタ（ＬＦ，Loop Fil
ter とも称す）３，電圧制御発振器（ＶＣＯ，Voltage
Controlled Oscillator とも称す）２９からなるＰＬＬ
回路であり、５は該ＰＬＬ回路１の出力ＶＣＯout を入
力とするクロックドライバ、６は該クロックドライバ５
の出力を入力とし、その出力を上記ＰＬＬ１の位相比較
器２に内部クロックＣＬＫint として加える内部回路で
ある。
積回路におけるクロック生成，分配の方法を示す図であ
り、図において、１は、位相比較器（ＰＣ，Phase Comp
aratorとも称す）２，ループフィルタ（ＬＦ，Loop Fil
ter とも称す）３，電圧制御発振器（ＶＣＯ，Voltage
Controlled Oscillator とも称す）２９からなるＰＬＬ
回路であり、５は該ＰＬＬ回路１の出力ＶＣＯout を入
力とするクロックドライバ、６は該クロックドライバ５
の出力を入力とし、その出力を上記ＰＬＬ１の位相比較
器２に内部クロックＣＬＫint として加える内部回路で
ある。
【０００３】次に、本ＰＬＬ回路の動作について説明す
る。発振器ＶＣＯ２９の発振出力ＶＣＯout は、クロッ
クドライバ５を介して内部クロックとして内部回路６に
分配される。該内部回路６内のクロック配線上の任意の
点からＰＬＬ回路１に戻される内部クロックＣＬＫint
は、位相比較器ＰＣ２において、チップ外部から入力さ
れる外部クロックＣＬＫext と周波数および位相を比較
され、周波数が低ければＵＰ信号を、高ければＤＯＷＮ
信号を、また、位相が遅れていればＵＰ信号を、進んで
いればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発
生すると、ループフィルタＬＦ３内の容量が充電されて
ループフィルタＬＦ３の出力電圧ＬＦout が少し上が
り、発振器ＶＣＯ２９のゲインが少し大きくなる。一
方、ＤＯＷＮ信号が発生するとループフィルタＬＦ３内
の容量が放電されてＬＦout が少し下がり、発振器ＶＣ
Ｏ２９のゲインが少し小さくなる。このようにして内部
クロックＣＬＫint の周波数及び位相が外部クロックＣ
ＬＫext の周波数及び位相と一致するように、ループフ
ィルタＬＦ３を介して発振器ＶＣＯ２９のゲインがゆっ
くりと制御される。
る。発振器ＶＣＯ２９の発振出力ＶＣＯout は、クロッ
クドライバ５を介して内部クロックとして内部回路６に
分配される。該内部回路６内のクロック配線上の任意の
点からＰＬＬ回路１に戻される内部クロックＣＬＫint
は、位相比較器ＰＣ２において、チップ外部から入力さ
れる外部クロックＣＬＫext と周波数および位相を比較
され、周波数が低ければＵＰ信号を、高ければＤＯＷＮ
信号を、また、位相が遅れていればＵＰ信号を、進んで
いればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発
生すると、ループフィルタＬＦ３内の容量が充電されて
ループフィルタＬＦ３の出力電圧ＬＦout が少し上が
り、発振器ＶＣＯ２９のゲインが少し大きくなる。一
方、ＤＯＷＮ信号が発生するとループフィルタＬＦ３内
の容量が放電されてＬＦout が少し下がり、発振器ＶＣ
Ｏ２９のゲインが少し小さくなる。このようにして内部
クロックＣＬＫint の周波数及び位相が外部クロックＣ
ＬＫext の周波数及び位相と一致するように、ループフ
ィルタＬＦ３を介して発振器ＶＣＯ２９のゲインがゆっ
くりと制御される。
【０００４】
【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されており、ＰＬＬがロックするために
は内部クロックの発振周波数と位相を外部クロックのそ
れに合わせなければならず、このためＰＬＬがロックす
るのに長い時間がかかるという問題点があった。
上のように構成されており、ＰＬＬがロックするために
は内部クロックの発振周波数と位相を外部クロックのそ
れに合わせなければならず、このためＰＬＬがロックす
るのに長い時間がかかるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、短い時間でロックすることので
きるＰＬＬ回路を得ることを目的とする。
ためになされたもので、短い時間でロックすることので
きるＰＬＬ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＰＬＬ回
路は、発振器の代わりに、外部クロックをループフィル
タの出力に応じて可変遅延量だけ遅延させる可変遅延回
路を用いて構成したものである。
路は、発振器の代わりに、外部クロックをループフィル
タの出力に応じて可変遅延量だけ遅延させる可変遅延回
路を用いて構成したものである。
【０００７】この発明に係るＰＬＬ回路は、上記可変遅
延回路を、外部クロックを遅延する遅延素子と、該遅延
素子に供給する電流量、つまりその遅延量を制御するカ
レントミラー回路と、該カレントミラー回路にループフ
ィルタの出力に応じたバイアス電圧を供給するバイアス
発生回路とから構成したものである。
延回路を、外部クロックを遅延する遅延素子と、該遅延
素子に供給する電流量、つまりその遅延量を制御するカ
レントミラー回路と、該カレントミラー回路にループフ
ィルタの出力に応じたバイアス電圧を供給するバイアス
発生回路とから構成したものである。
【０００８】また、この発明に係るＰＬＬ回路は、上記
遅延素子の所要各段の出力を用いて多相クロックを生成
する多相クロック生成回路を備えたものである。また、
上記遅延素子の所要段毎の遅延を示す信号がオーバーラ
ップしていることを検出する多周期遅れ検出回路を位相
比較器に備えたものである。
遅延素子の所要各段の出力を用いて多相クロックを生成
する多相クロック生成回路を備えたものである。また、
上記遅延素子の所要段毎の遅延を示す信号がオーバーラ
ップしていることを検出する多周期遅れ検出回路を位相
比較器に備えたものである。
【０００９】
【作用】この発明におけるＰＬＬ回路では、可変遅延回
路が外部クロックに対し、制御電圧に応答した遅延を付
加して内部クロックとして出力するから、外部クロック
と内部クロックの発振周波数と位相を合わせる必要がな
く、短い時間でロックすることができる。
路が外部クロックに対し、制御電圧に応答した遅延を付
加して内部クロックとして出力するから、外部クロック
と内部クロックの発振周波数と位相を合わせる必要がな
く、短い時間でロックすることができる。
【００１０】また、上記遅延素子の各段の出力を用い
て、容易に多相クロックを生成することができる。ま
た、上記遅延素子の各段毎の遅延を示す信号がオーバー
ラップしていることを検出する多周期遅れ検出回路を設
けたから、２周期以上遅れてロックした場合に起こる誤
動作を防ぐことができる。
て、容易に多相クロックを生成することができる。ま
た、上記遅延素子の各段毎の遅延を示す信号がオーバー
ラップしていることを検出する多周期遅れ検出回路を設
けたから、２周期以上遅れてロックした場合に起こる誤
動作を防ぐことができる。
【００１１】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は本発明の第１の実施例によるＰ
ＬＬ回路を示し、図において、１は、位相比較器ＰＣ２
と、ループフィルタＬＦ３と、可変遅延回路（ＶＤＬ，
VariableDelay Logicとも称す）４とからなるＰＬＬ回
路である。また、図７の従来例におけると同様、５は該
ＰＬＬ回路１の出力ＶＣＯout を入力とするクロックド
ライバ、６は該クロックドライバ５の出力を入力とし、
その出力を上記ＰＬＬ１の位相比較器２に内部クロック
ＣＬＫint として加える内部回路である。
ついて説明する。図１は本発明の第１の実施例によるＰ
ＬＬ回路を示し、図において、１は、位相比較器ＰＣ２
と、ループフィルタＬＦ３と、可変遅延回路（ＶＤＬ，
VariableDelay Logicとも称す）４とからなるＰＬＬ回
路である。また、図７の従来例におけると同様、５は該
ＰＬＬ回路１の出力ＶＣＯout を入力とするクロックド
ライバ、６は該クロックドライバ５の出力を入力とし、
その出力を上記ＰＬＬ１の位相比較器２に内部クロック
ＣＬＫint として加える内部回路である。
【００１２】また、図２は本実施例１のＰＬＬ回路にお
ける上記可変遅延回路４の一構成例を示す図であり、図
において、７〜１２は遅延素子であって、その電流値に
応じた（電流量が大きいとき遅延量は小さい）遅延量を
もつ第１ないし第６のインバータ（ＩＮＶ１〜ＩＮＶ
６）である。１３，１４は該遅延素子７〜１２の電流源
となるカレントミラー回路、１５は上記ループフィルタ
ＬＦ３の出力電圧ＬＦout に応じて上記カレントミラー
回路１３，１４の電流値を制御するゲート電圧を生成す
るバイアス発生回路である。
ける上記可変遅延回路４の一構成例を示す図であり、図
において、７〜１２は遅延素子であって、その電流値に
応じた（電流量が大きいとき遅延量は小さい）遅延量を
もつ第１ないし第６のインバータ（ＩＮＶ１〜ＩＮＶ
６）である。１３，１４は該遅延素子７〜１２の電流源
となるカレントミラー回路、１５は上記ループフィルタ
ＬＦ３の出力電圧ＬＦout に応じて上記カレントミラー
回路１３，１４の電流値を制御するゲート電圧を生成す
るバイアス発生回路である。
【００１３】次に動作について説明する。外部クロック
ＣＬＫext は位相比較器ＰＣに入力されるとともに、可
変遅延回路ＶＤＬ４において任意の遅延を付加されて、
クロックドライバ５を介して内部クロックとして内部回
路６に分配される。位相比較器２においては、内部回路
６内のクロック配線上の任意の点から出力される内部ク
ロックＣＬＫint は上記外部クロックＣＬＫext と位相
を比較され、位相が遅れていればＵＰ信号を、進んでい
ればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発生
すると、ループフィルタ３内の容量が充電されてループ
フィルタＬＦ３の出力電圧ＬＦout が少し上がり、可変
遅延回路ＶＤＬ４の遅延素子７〜１２に流れる電流が増
して各遅延素子の遅延量は小さくなる。一方、ＤＯＷＮ
信号が発生すると、ループフィルタＬＦ３内の容量が放
電されてループフィルタＬＦ３の出力電圧ＬＦout が少
し下がり、可変遅延回路ＶＤＬ４の遅延素子７〜１２に
流れる電流が減ってその遅延量は大きくなる。このよう
にして内部クロックＣＬＫint の位相が外部クロックＣ
ＬＫext と一致するようにループフィルタＬＦ３を介し
て可変遅延回路ＶＤＬ４の遅延量が制御される。このよ
うな動作を行う本ＰＬＬ回路においては、その動作にお
いて内部クロックと外部クロックの発振周波数を合わせ
る必要が無いので、短い時間でロックすることができ
る。
ＣＬＫext は位相比較器ＰＣに入力されるとともに、可
変遅延回路ＶＤＬ４において任意の遅延を付加されて、
クロックドライバ５を介して内部クロックとして内部回
路６に分配される。位相比較器２においては、内部回路
６内のクロック配線上の任意の点から出力される内部ク
ロックＣＬＫint は上記外部クロックＣＬＫext と位相
を比較され、位相が遅れていればＵＰ信号を、進んでい
ればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発生
すると、ループフィルタ３内の容量が充電されてループ
フィルタＬＦ３の出力電圧ＬＦout が少し上がり、可変
遅延回路ＶＤＬ４の遅延素子７〜１２に流れる電流が増
して各遅延素子の遅延量は小さくなる。一方、ＤＯＷＮ
信号が発生すると、ループフィルタＬＦ３内の容量が放
電されてループフィルタＬＦ３の出力電圧ＬＦout が少
し下がり、可変遅延回路ＶＤＬ４の遅延素子７〜１２に
流れる電流が減ってその遅延量は大きくなる。このよう
にして内部クロックＣＬＫint の位相が外部クロックＣ
ＬＫext と一致するようにループフィルタＬＦ３を介し
て可変遅延回路ＶＤＬ４の遅延量が制御される。このよ
うな動作を行う本ＰＬＬ回路においては、その動作にお
いて内部クロックと外部クロックの発振周波数を合わせ
る必要が無いので、短い時間でロックすることができ
る。
【００１４】図３は、上記可変遅延回路ＶＤＬ４が図２
に示す６段のインバータからなる場合のタイミングチャ
ートである。外部クロックＣＬＫext は可変遅延回路Ｖ
ＤＬ４の入力、ＩＮＶ２out はインバータ２段の出力、
ＩＮＶ４out はインバータ４段の出力、ＶＤＬout はイ
ンバータ６段を介した可変遅延回路ＶＤＬ４の出力であ
り、ＰＬＬ回路１に戻される内部クロックＣＬＫint は
外部クロックＣＬＫext と位相が合っている。
に示す６段のインバータからなる場合のタイミングチャ
ートである。外部クロックＣＬＫext は可変遅延回路Ｖ
ＤＬ４の入力、ＩＮＶ２out はインバータ２段の出力、
ＩＮＶ４out はインバータ４段の出力、ＶＤＬout はイ
ンバータ６段を介した可変遅延回路ＶＤＬ４の出力であ
り、ＰＬＬ回路１に戻される内部クロックＣＬＫint は
外部クロックＣＬＫext と位相が合っている。
【００１５】このような本実施例１によるＰＬＬ回路で
は、発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ４を用
いてＰＬＬを構成し、該可変遅延回路ＶＤＬは、外部ク
ロックＣＬＫext にループフィルタＬＦ３からの制御電
圧に応答した遅延を付加して内部クロックＣＬＫint と
して出力するようにしたので、短い時間でロックするＰ
ＬＬ回路を得ることができる効果がある。
は、発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ４を用
いてＰＬＬを構成し、該可変遅延回路ＶＤＬは、外部ク
ロックＣＬＫext にループフィルタＬＦ３からの制御電
圧に応答した遅延を付加して内部クロックＣＬＫint と
して出力するようにしたので、短い時間でロックするＰ
ＬＬ回路を得ることができる効果がある。
【００１６】実施例２．また、上記実施例１における可
変遅延回路ＶＤＬ４を構成するインバータ７〜１２の各
段の出力を用いることにより、多相クロックを容易に生
成することができる。例えば図３に示すように、２段毎
に遅延を取り出せば、３相クロックＤ20，Ｄ42，Ｄ64を
得ることができる。ここで、Ｄ20は外部クロックＣＬＫ
ext から第２段インバータ出力ＩＮＶ２out までのイン
バータ２段分の遅延を示す信号、Ｄ42は第２段インバー
タ出力ＩＮＶ２out から第４段インバータ出力ＩＮＶ４
out までのインバータ２段分の遅延を示す信号、Ｄ64は
第４段インバータ出力ＩＮＶ４out から可変遅延回路出
力ＶＤＬout までのインバータ２段分の遅延を示す信号
である。
変遅延回路ＶＤＬ４を構成するインバータ７〜１２の各
段の出力を用いることにより、多相クロックを容易に生
成することができる。例えば図３に示すように、２段毎
に遅延を取り出せば、３相クロックＤ20，Ｄ42，Ｄ64を
得ることができる。ここで、Ｄ20は外部クロックＣＬＫ
ext から第２段インバータ出力ＩＮＶ２out までのイン
バータ２段分の遅延を示す信号、Ｄ42は第２段インバー
タ出力ＩＮＶ２out から第４段インバータ出力ＩＮＶ４
out までのインバータ２段分の遅延を示す信号、Ｄ64は
第４段インバータ出力ＩＮＶ４out から可変遅延回路出
力ＶＤＬout までのインバータ２段分の遅延を示す信号
である。
【００１７】図４(a) は、このような多相クロックを生
成するための遅延生成回路４０（多相クロック生成回
路）の一構成例を示す図であり、図において、１６，１
７はインバータ、１８〜２１はＮＡＮＤゲート、Ｓ，Ｒ
はセット，リセット入力、Ｑ，／Ｑは出力、反転出力で
あり、これらによりエッジ検出付セット・リセット−フ
リップ・フロップ（ＳＲ−ＦＦ）を構成している。
成するための遅延生成回路４０（多相クロック生成回
路）の一構成例を示す図であり、図において、１６，１
７はインバータ、１８〜２１はＮＡＮＤゲート、Ｓ，Ｒ
はセット，リセット入力、Ｑ，／Ｑは出力、反転出力で
あり、これらによりエッジ検出付セット・リセット−フ
リップ・フロップ（ＳＲ−ＦＦ）を構成している。
【００１８】本遅延生成回路の動作については、セット
入力Ｓに入力されるパルスの立ち上がりエッジから、リ
セット入力Ｒに入力されるパルスの立ち上がりエッジま
での期間、出力Ｑは“１”となり、リセット入力Ｒにパ
ルスが入力されてから、次にセット入力Ｓにパルスが入
力されるまでの期間、出力Ｑは“０”となる。従って、
この遅延生成回路４０を構成するＳＲ−ＦＦの、Ｓ，Ｒ
入力の組合せを図４(b) に示すものとして、該遅延生成
回路を４つ設けることにより、それぞれの出力に上記遅
延信号Ｄ20，Ｄ42，Ｄ64，Ｄ06を得ることができ、これ
により多相クロック生成回路を構成することができる。
入力Ｓに入力されるパルスの立ち上がりエッジから、リ
セット入力Ｒに入力されるパルスの立ち上がりエッジま
での期間、出力Ｑは“１”となり、リセット入力Ｒにパ
ルスが入力されてから、次にセット入力Ｓにパルスが入
力されるまでの期間、出力Ｑは“０”となる。従って、
この遅延生成回路４０を構成するＳＲ−ＦＦの、Ｓ，Ｒ
入力の組合せを図４(b) に示すものとして、該遅延生成
回路を４つ設けることにより、それぞれの出力に上記遅
延信号Ｄ20，Ｄ42，Ｄ64，Ｄ06を得ることができ、これ
により多相クロック生成回路を構成することができる。
【００１９】このように本実施例２のＰＬＬ回路では、
上記可変遅延回路を構成する各段のインバータの出力を
用いて多相クロックを生成することができ、これを内部
回路の動作に用いることができる効果がある。
上記可変遅延回路を構成する各段のインバータの出力を
用いて多相クロックを生成することができ、これを内部
回路の動作に用いることができる効果がある。
【００２０】実施例３．上記実施例１，２のように可変
遅延回路ＶＤＬ４を用いてＰＬＬ回路１を構成した場
合、該ＰＬＬ回路１で得られるロック状態においては、
必ず図３に示すように内部クロックＣＬＫint が外部ク
ロックＣＬＫext の１周期遅れになるとは限らず、初期
状態における可変遅延回路ＶＤＬ４の遅延量が大きけれ
ば、２周期以上遅れてロックする可能性もある。そして
このように２周期以上遅れてロックしている状態におい
て、上記実施例２のように可変遅延回路ＶＤＬ４のイン
バータ７〜１２の各２段毎の出力を用いて多相クロック
を生成し、これを内部回路６の動作に用いるようにして
いると、所望するクロックが得られずに該内部回路６は
誤動作を起こしてしまうこととなる。
遅延回路ＶＤＬ４を用いてＰＬＬ回路１を構成した場
合、該ＰＬＬ回路１で得られるロック状態においては、
必ず図３に示すように内部クロックＣＬＫint が外部ク
ロックＣＬＫext の１周期遅れになるとは限らず、初期
状態における可変遅延回路ＶＤＬ４の遅延量が大きけれ
ば、２周期以上遅れてロックする可能性もある。そして
このように２周期以上遅れてロックしている状態におい
て、上記実施例２のように可変遅延回路ＶＤＬ４のイン
バータ７〜１２の各２段毎の出力を用いて多相クロック
を生成し、これを内部回路６の動作に用いるようにして
いると、所望するクロックが得られずに該内部回路６は
誤動作を起こしてしまうこととなる。
【００２１】このように２周期遅れでロックした場合の
タイミングチャートを図５に示す。図５において、内部
クロックＣＬＫint の位相と外部クロックＣＬＫext の
位相は一致しているが、この場合各遅延素子７〜１２の
遅延量が大きく上記両クロック間は２周期遅れでロック
しており、このため３相クロックＤ20，Ｄ42，Ｄ64は図
３の信号と異なるものとなってしまっている。
タイミングチャートを図５に示す。図５において、内部
クロックＣＬＫint の位相と外部クロックＣＬＫext の
位相は一致しているが、この場合各遅延素子７〜１２の
遅延量が大きく上記両クロック間は２周期遅れでロック
しており、このため３相クロックＤ20，Ｄ42，Ｄ64は図
３の信号と異なるものとなってしまっている。
【００２２】本実施例３は、この問題を解決するため
に、各インバータ７〜１２の遅延を用いて多周期遅れの
検出を行うようにしたものである。上記可変遅延回路Ｖ
ＤＬ４の遅延量が１周期しか遅れていなければ、図３に
示すように、遅延信号Ｄ20，Ｄ42，Ｄ64、およびクロッ
ク分配にかかわる遅延信号Ｄ06は、どれも相互にオーバ
ーラップすることはないが、上記可変遅延回路ＶＤＬ４
の遅延量が２周期以上遅れていれば、図５に示すよう
に、上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびクロック分
配にかかわる遅延信号Ｄ06は互いにオーバーラップする
部分を持つこととなる。そこで、これらの信号がオーバ
ーラップしているか否かを検出して、オーバーラップし
ていればＵＰ信号を発生させる回路を、位相比較器ＰＣ
２に付加する。即ちこれは、位相比較器ＰＣ２の出力
を、内部クロックＣＬＫint を外部クロックＣＬＫext
と比較した結果、周波数が低ければＵＰ信号を、高けれ
ばＤＯＷＮ信号を、また、位相が遅れていればＵＰ信号
を、進んでいればＤＯＷＮ信号をそれぞれ出力するのに
加えて、上記上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびＤ
06のオーバーラップを検出して、オーバーラップしてい
るときＵＰ信号を出力するようＯＲ条件にて設定すれば
よい。
に、各インバータ７〜１２の遅延を用いて多周期遅れの
検出を行うようにしたものである。上記可変遅延回路Ｖ
ＤＬ４の遅延量が１周期しか遅れていなければ、図３に
示すように、遅延信号Ｄ20，Ｄ42，Ｄ64、およびクロッ
ク分配にかかわる遅延信号Ｄ06は、どれも相互にオーバ
ーラップすることはないが、上記可変遅延回路ＶＤＬ４
の遅延量が２周期以上遅れていれば、図５に示すよう
に、上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびクロック分
配にかかわる遅延信号Ｄ06は互いにオーバーラップする
部分を持つこととなる。そこで、これらの信号がオーバ
ーラップしているか否かを検出して、オーバーラップし
ていればＵＰ信号を発生させる回路を、位相比較器ＰＣ
２に付加する。即ちこれは、位相比較器ＰＣ２の出力
を、内部クロックＣＬＫint を外部クロックＣＬＫext
と比較した結果、周波数が低ければＵＰ信号を、高けれ
ばＤＯＷＮ信号を、また、位相が遅れていればＵＰ信号
を、進んでいればＤＯＷＮ信号をそれぞれ出力するのに
加えて、上記上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびＤ
06のオーバーラップを検出して、オーバーラップしてい
るときＵＰ信号を出力するようＯＲ条件にて設定すれば
よい。
【００２３】かかる本実施例３による多周期遅れ検出回
路の構成例を図６(a) ，(b) に示す。図６(a) に示す多
周期遅れ検出回路５０において、２２〜２５はＮＡＮＤ
ゲートである。また、図６(b) に示す多周期遅れ検出回
路５１において、２６はインバータ、２７，２８はＮＯ
Ｒゲートであり、図(a) ，(b) のいずれの回路において
も、遅延信号Ｄ06が“１”である期間に、遅延信号Ｄ2
0，Ｄ42，Ｄ64のいずれかが“１”になると、ＵＰ信号
が“１”になる。ＵＰ信号が発生すると、上述のように
ループフィルタＬＦ３内の容量が充電されてループフィ
ルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅延
回路ＶＤＬ４の各遅延素子７〜１２に流れる電流が増し
て該遅延量は小さくなることとなる。
路の構成例を図６(a) ，(b) に示す。図６(a) に示す多
周期遅れ検出回路５０において、２２〜２５はＮＡＮＤ
ゲートである。また、図６(b) に示す多周期遅れ検出回
路５１において、２６はインバータ、２７，２８はＮＯ
Ｒゲートであり、図(a) ，(b) のいずれの回路において
も、遅延信号Ｄ06が“１”である期間に、遅延信号Ｄ2
0，Ｄ42，Ｄ64のいずれかが“１”になると、ＵＰ信号
が“１”になる。ＵＰ信号が発生すると、上述のように
ループフィルタＬＦ３内の容量が充電されてループフィ
ルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅延
回路ＶＤＬ４の各遅延素子７〜１２に流れる電流が増し
て該遅延量は小さくなることとなる。
【００２４】従ってこのような本実施例３においては、
各インバータ７〜１２の出力の遅延を用いて多周期遅れ
を検出する回路を位相比較器ＰＣに付加し、該多周期遅
れの検出時にはＵＰ信号を発生して上記各インバータ７
〜１２の遅延を小さくし、多周期遅れを回避するように
したので、ＰＬＬ回路を用いた回路の誤動作を防止でき
る効果がある。
各インバータ７〜１２の出力の遅延を用いて多周期遅れ
を検出する回路を位相比較器ＰＣに付加し、該多周期遅
れの検出時にはＵＰ信号を発生して上記各インバータ７
〜１２の遅延を小さくし、多周期遅れを回避するように
したので、ＰＬＬ回路を用いた回路の誤動作を防止でき
る効果がある。
【００２５】
【発明の効果】以上のように、この発明にかかるＰＬＬ
回路によれば、発振器の代わりに可変遅延回路を用い、
かつ該可変遅延回路を遅延素子と、カレントミラー回路
と、バイアス発生回路とから構成してＰＬＬ回路を構成
したので、外部クロックと内部クロックの発振周波数を
合わせる必要がなく、ロック時間を短縮することができ
る効果がある。
回路によれば、発振器の代わりに可変遅延回路を用い、
かつ該可変遅延回路を遅延素子と、カレントミラー回路
と、バイアス発生回路とから構成してＰＬＬ回路を構成
したので、外部クロックと内部クロックの発振周波数を
合わせる必要がなく、ロック時間を短縮することができ
る効果がある。
【００２６】また、可変遅延回路の遅延素子の所要段毎
の出力を用いて、容易に多相クロックを生成することが
でき、これを内部回路の動作に用いることができる効果
がある。
の出力を用いて、容易に多相クロックを生成することが
でき、これを内部回路の動作に用いることができる効果
がある。
【００２７】さらに、可変遅延回路の遅延素子の所要段
ごとの遅延を示す信号がオーバーラップしているか否か
により、ＰＬＬ回路のロック状態における多周期遅れを
検出する回路を設け、これを位相比較器に付加したこと
により、２周期以上遅れてロックした場合に起こる回路
の誤動作を防ぐことができる効果がある。
ごとの遅延を示す信号がオーバーラップしているか否か
により、ＰＬＬ回路のロック状態における多周期遅れを
検出する回路を設け、これを位相比較器に付加したこと
により、２周期以上遅れてロックした場合に起こる回路
の誤動作を防ぐことができる効果がある。
【図１】この発明の第１の実施例によるＰＬＬ回路を含
む、半導体集積回路におけるクロック生成，分配の方法
を示す図である。
む、半導体集積回路におけるクロック生成，分配の方法
を示す図である。
【図２】図１のＰＬＬ回路における可変遅延回路の一構
成例を示す図である。
成例を示す図である。
【図３】上記可変遅延回路が６段インバータからなる場
合の各段の出力信号等のタイミングチャート図である。
合の各段の出力信号等のタイミングチャート図である。
【図４】図１のＰＬＬ回路において多相クロックを生成
するための遅延生成回路を構成するエッジ検出付セット
・リセット−フリップ・フロップ回路の回路図、及びそ
の遅延信号Ｄ20，Ｄ42，Ｄ64が得られる入出力の組み合
わせを示す図である。
するための遅延生成回路を構成するエッジ検出付セット
・リセット−フリップ・フロップ回路の回路図、及びそ
の遅延信号Ｄ20，Ｄ42，Ｄ64が得られる入出力の組み合
わせを示す図である。
【図５】図１のＰＬＬ回路が２周期遅れでロックした場
合の上記可変遅延回路の各段の出力信号等のタイミング
チャート図である。
合の上記可変遅延回路の各段の出力信号等のタイミング
チャート図である。
【図６】図１のＰＬＬ回路が多周期遅れでロックした場
合を検出する多周期遅れ検出回路の一構成例を示す図で
ある。
合を検出する多周期遅れ検出回路の一構成例を示す図で
ある。
【図７】従来のＰＬＬ回路を含む、半導体集積回路にお
けるクロック生成，分配の方法を示す図である。
けるクロック生成，分配の方法を示す図である。
１ ＰＬＬ回路 ２ 位相比較器（ＰＣ） ３ ループフィルタ（ＬＦ） ４ 可変遅延回路（ＶＤＬ） ５ クロックドライバ（ＤＲＶ） ６ 内部回路 ７〜１２ 遅延素子（ＩＮＶ１〜６） １３，１４ カレントミラー回路 １５ バイアス発生回路 １６，１７，２６ インバータ １８〜２５ ＮＡＮＤゲート ２７，２８ ＮＯＲゲート ２９ 発振器（ＶＣＯ） ４０ 遅延生成回路（多相クロック生成回路） ５０ 多周期遅れ検出回路 ５１ 多周期遅れ検出回路
Claims (8)
- 【請求項１】 外部クロックと内部クロックとの位相を
比較する位相比較器と、 該位相比較器の出力を電圧信号に変換するループフィル
タと、 上記外部クロックを上記ループフィルタの出力に応じた
遅延量だけ遅延する可変遅延回路とを備えたことを特徴
とするＰＬＬ回路。 - 【請求項２】 請求項１記載のＰＬＬ回路において、 上記可変遅延回路は、複数段縦続に接続され上記外部ク
ロックを入力とする遅延素子と、該複数段の遅延素子に
電流を供給するカレントミラー回路と、上記カレントミ
ラー回路により上記遅延素子に与える電流量を決定す
る、上記ループフィルタの出力に応じた大きさのバイア
スを発生するバイアス発生回路とからなることを特徴と
するＰＬＬ回路。 - 【請求項３】 請求項２記載のＰＬＬ回路において、 上記遅延素子の所要段毎の出力を用いて多相クロックを
生成する多相クロック生成回路をさらに備えたことを特
徴とするＰＬＬ回路。 - 【請求項４】 請求項３記載のＰＬＬ回路において、 上記多相クロック生成回路は、 外部クロックと上記遅延素子の第１の所要段目の出力を
Ｓ，Ｒ入力にそれぞれ入力し、第１の所要段の上記遅延
素子の遅延を示す第１相のクロックを出力するものと、 以下第ｉ，第ｉ＋１の所要段目の出力をＳ，Ｒ入力にそ
れぞれ入力し、第ｉ＋１の所要段の上記遅延素子の遅延
を示す信号を第ｉ＋１相のクロックを出力するものと、 最終の所要段目の出力と外部クロックをＳ，Ｒ入力にそ
れぞれ入力し、クロック分配にかかわる遅延信号を出力
するものとの、 複数個のエッジ検出付セット・リセット−フリップ・フ
ロップ（以下、ＳＲ−ＦＦと称す）からなるものである
ことを特徴とするＰＬＬ回路。 - 【請求項５】 請求項２記載のＰＬＬ回路において、 上記遅延素子の所要段毎の遅延を示す信号が相互にオー
バラップしていることを検出する多周期遅れ検出回路を
さらに備えたことを特徴とするＰＬＬ回路。 - 【請求項６】 請求項５記載のＰＬＬ回路において、 上記多周期遅れ検出回路の出力と上記位相比較器の出力
とのＯＲを取った出力が上記ループフィルタに入力され
ることを特徴とするＰＬＬ回路。 - 【請求項７】 請求項５または６記載のＰＬＬ回路にお
いて、 上記多周期遅れ検出回路は、請求項４記載の上記多相ク
ロック生成回路の多相クロック出力が相互にオーバラッ
プしていることを検出し多周期遅れを検出するものであ
ることを特徴とするＰＬＬ回路。 - 【請求項８】 請求項６または７記載のＰＬＬ回路にお
いて、 上記多周期遅れ検出回路は、請求項５記載の多相クロッ
ク生成回路からのクロックの分配にかかわる遅延信号が
“Ｈ”である期間に、上記第１ないし最終の所要段の遅
延を示す上記多相クロック信号のいずれかが“Ｈ”であ
るときその検出信号を出力するものであることを特徴と
するＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341676A JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341676A JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164377A true JPH06164377A (ja) | 1994-06-10 |
| JP2918754B2 JP2918754B2 (ja) | 1999-07-12 |
Family
ID=18347926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341676A Expired - Fee Related JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918754B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19703986C2 (de) * | 1996-05-31 | 1999-09-02 | Mitsubishi Electric Corp | Signalformereinrichtung und Taktsignalzuführvorrichtung |
-
1992
- 1992-11-25 JP JP4341676A patent/JP2918754B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19703986C2 (de) * | 1996-05-31 | 1999-09-02 | Mitsubishi Electric Corp | Signalformereinrichtung und Taktsignalzuführvorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918754B2 (ja) | 1999-07-12 |
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