JPH0616582B2 - リセツト回路 - Google Patents
リセツト回路Info
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- JPH0616582B2 JPH0616582B2 JP20841085A JP20841085A JPH0616582B2 JP H0616582 B2 JPH0616582 B2 JP H0616582B2 JP 20841085 A JP20841085 A JP 20841085A JP 20841085 A JP20841085 A JP 20841085A JP H0616582 B2 JPH0616582 B2 JP H0616582B2
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- mos transistor
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- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電源の瞬断等、電圧低下を検出して論理回路
系にリセットをかけるリセット回路に関する。
系にリセットをかけるリセット回路に関する。
マイクロプロセッサを含む各種の論理回路で構成された
制御系において、電源電圧がある値より低下すると、特
にマイクロプロセッサの動作が保証されなくなり、いわ
ゆる暴走を生じる。
制御系において、電源電圧がある値より低下すると、特
にマイクロプロセッサの動作が保証されなくなり、いわ
ゆる暴走を生じる。
これを防止するため、電源電圧の低下を検出して制御系
にリセットをかけるリセット回路を用いることが多い。
にリセットをかけるリセット回路を用いることが多い。
第３図はこの種のリセット回路の従来例の回路図であ
る。
る。
電圧比較器COMP1 はヒステリシスを有し、電源電圧端子
Ｔ１に印加された電源電圧Ｖccを抵抗Ｒ１，Ｒ２で分圧
した電圧を反転端子に入力し、端子Ｔ１に印加された電
源電圧Ｖccに依存しない基準電圧ＶREF を端子Ｔ３から
非反転端子に入力する。
Ｔ１に印加された電源電圧Ｖccを抵抗Ｒ１，Ｒ２で分圧
した電圧を反転端子に入力し、端子Ｔ１に印加された電
源電圧Ｖccに依存しない基準電圧ＶREF を端子Ｔ３から
非反転端子に入力する。
電圧比較回路COMP1 および後に説明する電圧比較回路CO
MP2 がヒステリシスを有するのは、制御系（装置）にリ
セット回路を実装したとき非反転端子または反転端子に
混入する雑音電圧によりリセット回路全体が誤動作する
のを防ぐためで、通常そのヒステリシス幅（不感帯幅）
大きくなく、ここでは説明を簡単化するため両電圧比較
器COMP1 およびCOMP2 はヒステリシスがないものとす
る。端子Ｔ１に印加された電源電圧Ｖccが低下して、電
圧比較器COMP1 の反転端子の電圧ＶINN ＝（Ｖcc×
Ｒ２）／（Ｒ１＋Ｒ２）が基準電圧ＶREF より低くなっ
たとき電圧比較器COMP1 の出力はほぼ電源電圧Ｖccと等
しくなり、N-チャネルMOS トランジスタＭ１はオン状態
となる。定電流源ＩSIによりコンデンサＣ１に充電され
ていた電荷はトランジスタＭ１のオンにより瞬時に放電
されるため電圧比較器COMP2 の反転端子は０〔Ｖ〕とな
る。電圧比較器COMP2 の非反転端子は基準電圧入力端子
Ｔ３に接続されているためコンデンサＣ１の放電により
電圧比較器COMP2 の反転端子が基準電圧ＶREF より低く
なると電圧比較器COMP2 の出力はほぼ電源電圧Ｖccと等
しくなり、第１のN-チャネルMOS トランジスタＭ２がオ
ンして、第１のN-チャネルMOS トランジスタＭ２のドレ
イン電源端子Ｔ１間に接続された抵抗Ｒ３によりリセッ
ト出力端子Ｔ２はほぼ０〔Ｖ〕を、即ち“Ｌ”レベルを
出力する。この出力RESET 出力であり、これによりマイ
クロプロセッサ等制御系論理回路がリセットされる。
MP2 がヒステリシスを有するのは、制御系（装置）にリ
セット回路を実装したとき非反転端子または反転端子に
混入する雑音電圧によりリセット回路全体が誤動作する
のを防ぐためで、通常そのヒステリシス幅（不感帯幅）
大きくなく、ここでは説明を簡単化するため両電圧比較
器COMP1 およびCOMP2 はヒステリシスがないものとす
る。端子Ｔ１に印加された電源電圧Ｖccが低下して、電
圧比較器COMP1 の反転端子の電圧ＶINN ＝（Ｖcc×
Ｒ２）／（Ｒ１＋Ｒ２）が基準電圧ＶREF より低くなっ
たとき電圧比較器COMP1 の出力はほぼ電源電圧Ｖccと等
しくなり、N-チャネルMOS トランジスタＭ１はオン状態
となる。定電流源ＩSIによりコンデンサＣ１に充電され
ていた電荷はトランジスタＭ１のオンにより瞬時に放電
されるため電圧比較器COMP2 の反転端子は０〔Ｖ〕とな
る。電圧比較器COMP2 の非反転端子は基準電圧入力端子
Ｔ３に接続されているためコンデンサＣ１の放電により
電圧比較器COMP2 の反転端子が基準電圧ＶREF より低く
なると電圧比較器COMP2 の出力はほぼ電源電圧Ｖccと等
しくなり、第１のN-チャネルMOS トランジスタＭ２がオ
ンして、第１のN-チャネルMOS トランジスタＭ２のドレ
イン電源端子Ｔ１間に接続された抵抗Ｒ３によりリセッ
ト出力端子Ｔ２はほぼ０〔Ｖ〕を、即ち“Ｌ”レベルを
出力する。この出力RESET 出力であり、これによりマイ
クロプロセッサ等制御系論理回路がリセットされる。
次に、第３図のリセット回路の動作を第４図、第５図の
グラフを用いて説明する。
グラフを用いて説明する。
第４図、第５図は、端子Ｔ１に印加される電源電圧Ｖcc
が０〔Ｖ〕から上昇し規定電圧ＶNとなった後、マイク
ロプロセッサ等制御系LSIの保証動作電圧ＶTH以下とな
る時間ＴＩがあり、再び規定電圧ＮＮに戻り０〔Ｖ〕に
下降した場合の電源電圧Ｖccと端子Ｔ２のリセット出力
RESET 、電源電圧Vccと端子Ｔ４の電源ＶT4の関係をそ
れぞれ示している。
が０〔Ｖ〕から上昇し規定電圧ＶNとなった後、マイク
ロプロセッサ等制御系LSIの保証動作電圧ＶTH以下とな
る時間ＴＩがあり、再び規定電圧ＮＮに戻り０〔Ｖ〕に
下降した場合の電源電圧Ｖccと端子Ｔ２のリセット出力
RESET 、電源電圧Vccと端子Ｔ４の電源ＶT4の関係をそ
れぞれ示している。
電源電圧Ｖccがこのように変動したとき、仮に電圧比較
回路COMP1 ，COMP2 が正常に動作を始める時刻ｔ０の電
源電圧ＶccがＶREF であるとすると、電圧比較器COMP1
の反転端子に印加される電圧は端子Ｔ３に印加される電
圧より必ず低くなるため電圧比較器COMP1 の出力はほぼ
電源電圧Ｖccであり、電源電圧ＶccがN-チャネルMOS ト
ランジスタＭ１のスレッシュホールド電圧Ｔより高けれ
ばN-チャネルMOS トランジスタＭ１はオン状態となり、
コンデンサＣ１の電荷は放電されているため端子Ｔ４の
電圧ＶT4は第５図の様に０〔Ｖ〕である。電源電圧Ｖcc
が時刻t1に保証動作電圧ＶTHを越えると電圧比較器COMP
1 の出力は反転し、N-チャネルMOS トランジスタＭ１は
オフとなるため定電流源ＩSIによりコンデンサＣ１に充
電が開始される。電圧比較器COMP1 が反転する前の端子
Ｔ２の出力RESET は第１のN-チャネルMOS トランジスタ
Ｍ２オンであるため第４図に示すように０〔Ｖ〕であ
る。コンデンサＣ１の充電が開始されて端子Ｔ４の電圧
ＶT4が時刻t2に基準電圧ＶREF を越えると電圧比較器CO
MP2 の出力が反転し第１のN-チャルネルMOS トランジス
タＭ２がオフとなるため、端子Ｔ２の出力RESET はほぼ
Ｖccとなり、リセットは解除される。
回路COMP1 ，COMP2 が正常に動作を始める時刻ｔ０の電
源電圧ＶccがＶREF であるとすると、電圧比較器COMP1
の反転端子に印加される電圧は端子Ｔ３に印加される電
圧より必ず低くなるため電圧比較器COMP1 の出力はほぼ
電源電圧Ｖccであり、電源電圧ＶccがN-チャネルMOS ト
ランジスタＭ１のスレッシュホールド電圧Ｔより高けれ
ばN-チャネルMOS トランジスタＭ１はオン状態となり、
コンデンサＣ１の電荷は放電されているため端子Ｔ４の
電圧ＶT4は第５図の様に０〔Ｖ〕である。電源電圧Ｖcc
が時刻t1に保証動作電圧ＶTHを越えると電圧比較器COMP
1 の出力は反転し、N-チャネルMOS トランジスタＭ１は
オフとなるため定電流源ＩSIによりコンデンサＣ１に充
電が開始される。電圧比較器COMP1 が反転する前の端子
Ｔ２の出力RESET は第１のN-チャネルMOS トランジスタ
Ｍ２オンであるため第４図に示すように０〔Ｖ〕であ
る。コンデンサＣ１の充電が開始されて端子Ｔ４の電圧
ＶT4が時刻t2に基準電圧ＶREF を越えると電圧比較器CO
MP2 の出力が反転し第１のN-チャルネルMOS トランジス
タＭ２がオフとなるため、端子Ｔ２の出力RESET はほぼ
Ｖccとなり、リセットは解除される。
したがって、電源電圧Ｖccが保証動作電圧ＶTHを越えて
からリセットが解除されるまでの時間ｔｄはｔｄ＝Ｃ１
×ＶREF ／ＩSIで表わされる。
からリセットが解除されるまでの時間ｔｄはｔｄ＝Ｃ１
×ＶREF ／ＩSIで表わされる。
次に、電源電圧Ｖccが瞬時低下を生じ時刻t3に保証動作
電圧ＶTH以下となると、電圧比較器COMP1 の出力は
“Ｈ”となりN-チャネルMOS トランジスタＭ１がオンす
るとコンデンサＣ１の電荷が放電されて端子Ｔ４の電位
ＶT4は０〔Ｖ〕となる。N-チャネルMOS トランジスタＭ
１のオン抵抗は十分低いため放電時間は充電時間に比べ
て非常に短い。瞬時低下の後電源電圧Ｖｃｃが時刻t4に
再び保証動作電圧ＶTH以下となると最初の立上り時と同
様の動作が行なわれ、端子Ｔ２よりリセットパルスRESE
T が出力される。この場合のリセットパルス幅はＴＩ＋
ｔｄとなる。
電圧ＶTH以下となると、電圧比較器COMP1 の出力は
“Ｈ”となりN-チャネルMOS トランジスタＭ１がオンす
るとコンデンサＣ１の電荷が放電されて端子Ｔ４の電位
ＶT4は０〔Ｖ〕となる。N-チャネルMOS トランジスタＭ
１のオン抵抗は十分低いため放電時間は充電時間に比べ
て非常に短い。瞬時低下の後電源電圧Ｖｃｃが時刻t4に
再び保証動作電圧ＶTH以下となると最初の立上り時と同
様の動作が行なわれ、端子Ｔ２よりリセットパルスRESE
T が出力される。この場合のリセットパルス幅はＴＩ＋
ｔｄとなる。
最後に、電源電圧Ｖccが０〔Ｖ〕まで低下する過程では
リセットパルスは出たままとなる（ｔ＞Ｔ５を除く）。
リセットパルスは出たままとなる（ｔ＞Ｔ５を除く）。
次に、このリセット回路の問題点を説明する。
第４図、第５図において、ｔ＜ｔ０またはｔ＞t5では電
圧比較器COMP1 ，COMP2 の動作が一般に不安定であり端
子Ｔ２より振動波形を出力することがある。制御系にお
いては電池でバックアップされたRAM を有することが多
いが、電源電圧が低下してマイクロプロセッサに確実に
リセット信号が入力されないと暴走を生じて、やはり電
圧低下により誤ったデータをROM から引出して、上記RA
M を書換えてしまうことがある。このような現象が生じ
ると制御系全体が瞬時に廃品と化してしまう。
圧比較器COMP1 ，COMP2 の動作が一般に不安定であり端
子Ｔ２より振動波形を出力することがある。制御系にお
いては電池でバックアップされたRAM を有することが多
いが、電源電圧が低下してマイクロプロセッサに確実に
リセット信号が入力されないと暴走を生じて、やはり電
圧低下により誤ったデータをROM から引出して、上記RA
M を書換えてしまうことがある。このような現象が生じ
ると制御系全体が瞬時に廃品と化してしまう。
上述した従来のリセット回路は、低電源電圧領域におい
て電圧比較回路の動作が保証されないため、確実にリセ
ットパルスが出力されないという欠点があった。
て電圧比較回路の動作が保証されないため、確実にリセ
ットパルスが出力されないという欠点があった。
本発明の目的はこの欠点を解決するものであり、電源電
圧Ｖccが保証動作電圧ＶTH以下マイクロプロセッサ等、
制御系論理回路の非動作領域に至るまで確実にリセット
状態を維持するリセット回路を提供することである。
圧Ｖccが保証動作電圧ＶTH以下マイクロプロセッサ等、
制御系論理回路の非動作領域に至るまで確実にリセット
状態を維持するリセット回路を提供することである。
本発明は、上述した従来のリセット回路に、１個または
複数個のP-チャネルMOS トランジスタと、その接地側に
１個の抵抗を直列に接続した電源電圧検出回路と、イン
バータとして接続された１組のP-チャネルMOS トランジ
スタおよびN-チャネルMOS トランジスタからなり、検出
された電源電圧に応じて“Ｈ”レベルまたは“Ｌ”レベ
ルの信号を出力するインバータ回路と、リセット信号端
子Ｔ２から出力するリセット信号レベルを制御する１個
のN-チャネルMOS トランジスタとよりなる付加回路を追
加して構成されており、従来回路のみでは確実なリセッ
ト信号出力が保証されない低電源電圧領域においてもリ
セット信号を確実に出力するものとしたものである。
複数個のP-チャネルMOS トランジスタと、その接地側に
１個の抵抗を直列に接続した電源電圧検出回路と、イン
バータとして接続された１組のP-チャネルMOS トランジ
スタおよびN-チャネルMOS トランジスタからなり、検出
された電源電圧に応じて“Ｈ”レベルまたは“Ｌ”レベ
ルの信号を出力するインバータ回路と、リセット信号端
子Ｔ２から出力するリセット信号レベルを制御する１個
のN-チャネルMOS トランジスタとよりなる付加回路を追
加して構成されており、従来回路のみでは確実なリセッ
ト信号出力が保証されない低電源電圧領域においてもリ
セット信号を確実に出力するものとしたものである。
すなわち、本発明のリセット回路はゲートとドレインを
接続された１個の、またはそれぞれのゲートとドレイン
を接続され、かつ隣同士のドレインとソースを接続され
たｎ個のp-チャネルMOS トランジスタを含み、該P-チャ
ネルMOS トランジスタのソース端、および各P-チャネル
MOS トランジスタのバックゲートが電源正端子に、ドレ
イン端が抵抗を介して接地にそれぞれ接続された電源電
圧検出回路と、前記P-チャネルMOS トランジスタのドレ
イン端と抵抗との接続点に第(n＋1)のP-チャネルMOS ト
ランジスタと第２のN-チャネルMOS トランジスタのゲー
トが接続され、第(n＋1)のP-チャネルMOS トランジスタ
のソースとバックゲートが電源正端子に、第２のN-チャ
ネルMOS トランジスタのソースとバックゲートが接地に
それぞれ接続され、かつ該両トランジスタのドレンイ同
士が接続されたインバータ回路と、ゲートが該インバー
タ回路のドレインに、ソースとバックゲートが接地に、
ドレインが前記第１のN-チャネルMOS トランジスタとの
接続点にそれぞれ接続された第３のN-チャネルMOS トラ
ンジスタを有することを特徴としている。
接続された１個の、またはそれぞれのゲートとドレイン
を接続され、かつ隣同士のドレインとソースを接続され
たｎ個のp-チャネルMOS トランジスタを含み、該P-チャ
ネルMOS トランジスタのソース端、および各P-チャネル
MOS トランジスタのバックゲートが電源正端子に、ドレ
イン端が抵抗を介して接地にそれぞれ接続された電源電
圧検出回路と、前記P-チャネルMOS トランジスタのドレ
イン端と抵抗との接続点に第(n＋1)のP-チャネルMOS ト
ランジスタと第２のN-チャネルMOS トランジスタのゲー
トが接続され、第(n＋1)のP-チャネルMOS トランジスタ
のソースとバックゲートが電源正端子に、第２のN-チャ
ネルMOS トランジスタのソースとバックゲートが接地に
それぞれ接続され、かつ該両トランジスタのドレンイ同
士が接続されたインバータ回路と、ゲートが該インバー
タ回路のドレインに、ソースとバックゲートが接地に、
ドレインが前記第１のN-チャネルMOS トランジスタとの
接続点にそれぞれ接続された第３のN-チャネルMOS トラ
ンジスタを有することを特徴としている。
本発明の実施例を図面を参照して説明する。
第１図は本発明のリセット回路の一実施例を示す回路
図、第２図は第１図中の付加回路の動作を示すグラフで
ある。
図、第２図は第１図中の付加回路の動作を示すグラフで
ある。
本実施例は第３図の従来の回路に点線で囲まれた範囲の
回路が、付加されたものである。従来回路とは電源母線
Ｂｓと、リセット信号出力回路の抵抗Ｒ３と第１のN-チ
ャネルMOS トランジスタＭ２の接続点との２個所で結合
しており、電源母線Ｂｓとアース間に直列に接続された
第１と第２のP-チャネルMOS トランジスタＭ３およびＭ
４と抵抗Ｒ４よりなる電源電圧検出回路と、同様に電源
母線Ｂｓとアース間に直列に接続された第３のP-チャネ
ルMOS トランジスタＭ５と第２N-チャネルMOS トランジ
スタＭ６よりなるインバータ回路と、リセット信号出力
回路に接続する第３のN-チャネルMOS トランジスタＭ７
とより構成されていて、電源電圧検出回路のＴ５点の出
力はインバータ回路の各ゲートへ、インバータ回路の出
力は第３のN-チャネルMOS トランジスタＭ７のゲートへ
それぞれ入力している。
回路が、付加されたものである。従来回路とは電源母線
Ｂｓと、リセット信号出力回路の抵抗Ｒ３と第１のN-チ
ャネルMOS トランジスタＭ２の接続点との２個所で結合
しており、電源母線Ｂｓとアース間に直列に接続された
第１と第２のP-チャネルMOS トランジスタＭ３およびＭ
４と抵抗Ｒ４よりなる電源電圧検出回路と、同様に電源
母線Ｂｓとアース間に直列に接続された第３のP-チャネ
ルMOS トランジスタＭ５と第２N-チャネルMOS トランジ
スタＭ６よりなるインバータ回路と、リセット信号出力
回路に接続する第３のN-チャネルMOS トランジスタＭ７
とより構成されていて、電源電圧検出回路のＴ５点の出
力はインバータ回路の各ゲートへ、インバータ回路の出
力は第３のN-チャネルMOS トランジスタＭ７のゲートへ
それぞれ入力している。
次に、第２図を参照して第１図に示す付加回路の動作を
説明する。
説明する。
電源電圧Ｖccが０より立上ってt6に至るまでの間、第１
のP-チャネルMOS トランジスタＭ３は既にオン状態であ
るが第２のP-チャネルMOS トランジスタＭ４はオフ状態
にあり、したがって第１と第２のP-チャネルMOS トラン
ジスタＭ３，Ｍ４間の端子Ｔ５の電位は電源電圧Ｖccと
共に上昇するが第２のP-チャネルMOS トランジスタＭ４
と抵抗Ｒ４間の端子Ｔ６の電位は接地電位である。
のP-チャネルMOS トランジスタＭ３は既にオン状態であ
るが第２のP-チャネルMOS トランジスタＭ４はオフ状態
にあり、したがって第１と第２のP-チャネルMOS トラン
ジスタＭ３，Ｍ４間の端子Ｔ５の電位は電源電圧Ｖccと
共に上昇するが第２のP-チャネルMOS トランジスタＭ４
と抵抗Ｒ４間の端子Ｔ６の電位は接地電位である。
また、このとき第３のN-チャネルMOS トランジスタＭ７
もオフ状態にあるためリセット信号出力端子Ｔ２は電源
電圧Ｖccと共に若干立上る。しかし、このような低電圧
の領域ではマイクロプロセッサ等の論理回路素子は全く
動作しないため前述したRAM の書換え等は生じないので
支障はない。
もオフ状態にあるためリセット信号出力端子Ｔ２は電源
電圧Ｖccと共に若干立上る。しかし、このような低電圧
の領域ではマイクロプロセッサ等の論理回路素子は全く
動作しないため前述したRAM の書換え等は生じないので
支障はない。
時刻t6に至って第２のP-チャネルMOS トランジスタＭ４
もオン状態となり、第１と第２のP-チャネルMOS トラン
ジスタＭ３およびＭ４は高インピーダンスであるため、
電源と端子Ｔ５間、および端子Ｔ５と端子Ｔ６間では微
小電流でもかなりの電位差が発生するが、端子Ｔ６と接
地間でも若干の電位差を生じ、インバータ回路のゲート
へこの“Ｌ”レベルの信号が入力する。したがってイン
バータ回路の第３のP-チャネルMOS トランジスタＭ５は
オン状態、第２のN-チャネルMOS トランジスタＭ６はオ
フ状態をとり、その時の電源電圧Ｖcc“Ｈ”レベル信号
として第３のN-チャネルMOS トランジスタＭ７のゲート
に入力され、第と３のN-チャネルMOS トランジスタＭ７
はオンとなり端子Ｔ２の電位は接地となってリセット出
力RESET が出力される。
もオン状態となり、第１と第２のP-チャネルMOS トラン
ジスタＭ３およびＭ４は高インピーダンスであるため、
電源と端子Ｔ５間、および端子Ｔ５と端子Ｔ６間では微
小電流でもかなりの電位差が発生するが、端子Ｔ６と接
地間でも若干の電位差を生じ、インバータ回路のゲート
へこの“Ｌ”レベルの信号が入力する。したがってイン
バータ回路の第３のP-チャネルMOS トランジスタＭ５は
オン状態、第２のN-チャネルMOS トランジスタＭ６はオ
フ状態をとり、その時の電源電圧Ｖcc“Ｈ”レベル信号
として第３のN-チャネルMOS トランジスタＭ７のゲート
に入力され、第と３のN-チャネルMOS トランジスタＭ７
はオンとなり端子Ｔ２の電位は接地となってリセット出
力RESET が出力される。
以後、時刻t7に至って端子Ｔ６の電位上昇のためインバ
ータ回路は反転して“Ｌ”レベル信号を出力し、第３の
N-チャネルMOS トランジスタＭ７をオフとして、リセッ
ト信号出力端子Ｔ２の電位は電源電圧Ｖccに近づきリセ
ットRESET は論理回路のリセットを解除する。
ータ回路は反転して“Ｌ”レベル信号を出力し、第３の
N-チャネルMOS トランジスタＭ７をオフとして、リセッ
ト信号出力端子Ｔ２の電位は電源電圧Ｖccに近づきリセ
ットRESET は論理回路のリセットを解除する。
電源電圧Ｖccの立下りの場合は、立上りの場合と順序が
逆に動作が行われてリセット出力RESET が出力される。
最後に０に近い低電圧領域においても立上り時と同様の
理由で支障はない。
逆に動作が行われてリセット出力RESET が出力される。
最後に０に近い低電圧領域においても立上り時と同様の
理由で支障はない。
第１N-チャネルMOS トランジスタＭ２と第３のN-チャネ
ルMOS トランジスアＭ７は互いにリセット動作に対して
ORをとっているため、両者が協動して従来回路の及ばな
かった非動作領域までを含めてリセット信号を確実に出
力することが可能となる。
ルMOS トランジスアＭ７は互いにリセット動作に対して
ORをとっているため、両者が協動して従来回路の及ばな
かった非動作領域までを含めてリセット信号を確実に出
力することが可能となる。
実施例では付加回路の電源電圧検出回路のP-チャネルMO
S トランジスタは２個直列接続としたが、規定電圧値Ｖ
Ｎに応じて必要な個数を用いてよい。
S トランジスタは２個直列接続としたが、規定電圧値Ｖ
Ｎに応じて必要な個数を用いてよい。
以上説明したように本発明は、従来のリセット回路に新
しく１個または複数個のP-チャネルMOS トランジスタと
抵抗を直列接続した電源電圧検出回路と、１組のP-チャ
ネルMOS トランジスタとN-チャネルMOS トランジスタよ
りなるインバータ回路と、リセット信号の出力を制御す
る１個のN-チャネルMOS トランジスタとよりなる回路を
付加することによって、従来のリセット回路では不確実
であった、電源電圧の低い領域におけるリセットを確実
にかけることを可能としたもので、本発明のリセット回
路を用いることにより、マイクロプロセッサ、ROM 、お
よびバッテリーでバックアップされたRAM を含む制御系
を、電源電圧の変動から確実に保護することができ、大
きな効果がある。
しく１個または複数個のP-チャネルMOS トランジスタと
抵抗を直列接続した電源電圧検出回路と、１組のP-チャ
ネルMOS トランジスタとN-チャネルMOS トランジスタよ
りなるインバータ回路と、リセット信号の出力を制御す
る１個のN-チャネルMOS トランジスタとよりなる回路を
付加することによって、従来のリセット回路では不確実
であった、電源電圧の低い領域におけるリセットを確実
にかけることを可能としたもので、本発明のリセット回
路を用いることにより、マイクロプロセッサ、ROM 、お
よびバッテリーでバックアップされたRAM を含む制御系
を、電源電圧の変動から確実に保護することができ、大
きな効果がある。
また本リセット回路は電圧比較器を含めCMOSを用い、モ
ノリシックIC化が容易であることも有利な点である。
ノリシックIC化が容易であることも有利な点である。
第１図は本発明によるリセット回路の一実施例を示す回
路構成図、第２図は第１図の実施例のうち、付加回路の
部分の動作特性を示すグラフ、第３図は従来のリセット
回路を示す回路構成図、第４図および第５図はいずれも
第３図の従来のリセット回路の動作特性を示すグラフで
ある。 Ｖcc……電源電圧、ＶＮ……規定電圧、 ＶTH……保証動作電圧、 ＶREF ……基準電圧、 ＶT4……コンデンサＣ１の端子電圧、 Ｒ１，Ｒ２，Ｒ３，Ｒ４……抵抗、 COMP1 ……第１の電圧比較回路、 COMP2 ……第２の電圧比較回路、 C1……コンデンサ、ＬSI……定電流源、 Ｍ１……N-チャネルMOS トランジスタ、 Ｍ２……第１のN-チャネルMOS トランジスタ、 Ｍ６……第２のN-チャネルMOS トランジスタ、 Ｍ７……第３のN-チャネルMOS トランジスタ、 Ｍ３……第１のP-チャネルMOS トランジスタ、 Ｍ４……第２のP-チャネルMOS トランジスタ、 Ｍ５……第３のP-チャネルMOS トランジスタ、 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６……端子、 RESET ……リセット出力、 ｔｄ……コンデンサが基準電圧ＶREF まで充電されるの
に要する時間、 ＴＩ……電源電圧Ｖccが保証動作電圧ＶTH以下となる時
間。
路構成図、第２図は第１図の実施例のうち、付加回路の
部分の動作特性を示すグラフ、第３図は従来のリセット
回路を示す回路構成図、第４図および第５図はいずれも
第３図の従来のリセット回路の動作特性を示すグラフで
ある。 Ｖcc……電源電圧、ＶＮ……規定電圧、 ＶTH……保証動作電圧、 ＶREF ……基準電圧、 ＶT4……コンデンサＣ１の端子電圧、 Ｒ１，Ｒ２，Ｒ３，Ｒ４……抵抗、 COMP1 ……第１の電圧比較回路、 COMP2 ……第２の電圧比較回路、 C1……コンデンサ、ＬSI……定電流源、 Ｍ１……N-チャネルMOS トランジスタ、 Ｍ２……第１のN-チャネルMOS トランジスタ、 Ｍ６……第２のN-チャネルMOS トランジスタ、 Ｍ７……第３のN-チャネルMOS トランジスタ、 Ｍ３……第１のP-チャネルMOS トランジスタ、 Ｍ４……第２のP-チャネルMOS トランジスタ、 Ｍ５……第３のP-チャネルMOS トランジスタ、 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６……端子、 RESET ……リセット出力、 ｔｄ……コンデンサが基準電圧ＶREF まで充電されるの
に要する時間、 ＴＩ……電源電圧Ｖccが保証動作電圧ＶTH以下となる時
間。
Claims (1)
- 【請求項１】ドレインが第１の抵抗を介して電源端子に
接続され、ソースが接地された第１のＮチャネルＭＯＳ
トランジスタと、電源電圧と保証動作電圧とを比較する
比較器とを備え、前記電源電圧が前記保証動作電圧より
低下したとき前記比較器から前記第１のＮチャネルＭＯ
Ｓトランジスタのゲートに信号を出力して前記第１のＮ
チャネルＭＯＳトランジスタを導通させ、前記第１の抵
抗と前記第１のＮチャネルＭＯＳトランジスタの接続点
から論理回路に対しリセット信号を出力するリセット回
路において、 ゲートとドレインとを接続されバックゲートが前記電源
端子に接続された１または複数個のＰチャネルＭＯＳト
ランジスタの直列回路であって隣り合うトランジスタの
ソースとドレインとが接続され該直列回路の一端に位置
するＰチャンネルＭＯＳトランジスタのソースが前記電
源端子に他端のＰチャンネルＭＯＳトランジスタのドレ
インが第２の抵抗を介して接地された直列回路を有し、
低電圧領域において前記電源電圧を検出する電源電圧検
出回路と、 前記直列回路と前記第２の抵抗との接続点にゲートが接
続されソースとバックゲートとが前記電源端子に接続さ
れた第１のＰチャネルＭＯＳトランジスタと、ゲート及
びドレインが前記第１のＰチャネルＭＯＳトランジスタ
のゲート及びドレインにそれぞれ接続されソースが接地
された第２のＮチャネルＭＯＳトランジスタとを有する
インバータと、 ゲートが前記インバータのドレインに接続され、ソース
とバックゲートが接地され、ドレインが前記第１のＮチ
ャネルＭＯＳトランジスタと前記第１の抵抗との接続点
に接続された第３のＮチャネルＭＯＳトランジスタとを
さらに備えたことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841085A JPH0616582B2 (ja) | 1985-09-19 | 1985-09-19 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841085A JPH0616582B2 (ja) | 1985-09-19 | 1985-09-19 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6268318A JPS6268318A (ja) | 1987-03-28 |
| JPH0616582B2 true JPH0616582B2 (ja) | 1994-03-02 |
Family
ID=16555775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20841085A Expired - Lifetime JPH0616582B2 (ja) | 1985-09-19 | 1985-09-19 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616582B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3816736B2 (ja) * | 2000-09-21 | 2006-08-30 | 株式会社東芝 | 半導体装置 |
-
1985
- 1985-09-19 JP JP20841085A patent/JPH0616582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6268318A (ja) | 1987-03-28 |
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