JPH0616620B2 - ディジタル位相同期回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルデータ伝送におけるディジタル位
相同期回路に関するものである。

（従来の技術） 第２図は、従来のディジタル位相同期回路を示すブロッ
ク図であり、可変遅延線１、位相検出回路２、制御回路
３により構成される。概略の動作は、まず位相検出回路
２で入力データＤinの位相を検出し、その検出情報に従
い制御回路３で位相のずれを判定し、その判定結果によ
り可変遅延線１において所定の遅延量を得て入力データ
Ｄinの位相同期を行なう。

第３図は、第２図に示した可変遅延線１と位相検出回路
２の回路図で、第４図は位相検出及び補正動作を説明す
るための説明図である。第３図及び第４図において、位
相検出回路２はτなる時間間隔でフリップフロップ（以
下、単にＦＦ）２ａ，２ｂ，２ｃの出力であるＳ１，Ｓ
２，Ｓ３の３つのサンプルを持ち、出力データＤoutは
ＦＦ２ｂの出力であるサンプルＳ２とする。制御回路３
では、サンプルＳ１，Ｓ２，Ｓ３を比較して、入力デー
タＤinを可変遅延線１でＳ１＝Ｓ２＝Ｓ３＝１となるま
で位相補正する。更に、出力データＤoutはＦＦ２ｂの
出力であるサンプルＳ２となしているので、位相同期さ
れた状態で、サンプルＳ２から時間τ以内の入力データ
Ｄinの位相変動に対しては、位相変動が即検出され、入
力データＤinをバッファ１ａからなる可変遅延線１で補
正するのでデータ誤りは発生しない。（「1986 INTER N
ATITONAL ZURICH SEMINAR ON DIGITAL COMMUNICATION
S」PROCEEDINGS IEEE Catalog 86 CH2277-2 C4 (P97
〜P100)）。

（発明が解決しようとする問題点） しかしながら、上記構成の回路では、可変遅延線１とし
てバッファ１ａを使用しており、バッファ自身の遅延時
間、特に最小値を規定するのが困難であるため、設計通
りのトータル遅延時間を得るには、可変遅延線回路の調
整をしなければならないという問題点があった。このこ
とは、特に、バッファをチェインして遅延線とする必要
のあるＬＳ１内部では調整が困難であるため大きな問題
となっていた。

本発明の目的は上記問題点に鑑み、回路の調整の必要が
なく、しかも動作の優れたディジタル位相同期回路を提
供することにある。

（問題点を解決するための手段） 本発明は、上記目的を達成するために、ディジタル入力
データを入力し、位相同期が確立したならば出力データ
として出力するディジタル位相同期回路において、複数
個のクロック信号よりなるクロック列信号を繰り返し発
生し、且つ位相選択指定に従って選択手段によって該各
クロック列信号の位相を選択するクロック信号位相可変
回路と、当該クロック列信号におけるクロック信号の各
入力時点に亘って入力データが高レベルのとき同期状態
なるを検出し、該各入力時点中に入力データに低レベル
状態が含まれているとき非同期状態なるを検出し、且つ
位相同期が確立したならば出力データを出力する位相検
出回路と、前記同期状態が検出されたとき選択手段に対
する位相選択指定を固定し、前記非同期状態が検出され
たとき引き続き入力されるクロック列信号の各クロック
信号が前記同期状態に対応すべく選択手段に対する位相
選択指定を更新制御して位相同期を確立させる同期制御
回路とを設けた。

（作 用） 本発明によれば、位相検出回路はディジタル入力データ
の論理レベルをクロック信号位相可変回路より送出され
るクロック列信号のクロック信号の各入力時点と同期さ
せて監視し、各入力時点に亘って入力データが高レベル
のときは同期状態であることが検出され、該各入力時点
中に入力データに低レベル状態が含まれているときは非
同期状態であることが検出される。この検出結果が同期
状態検出ならば同期制御回路によって選択手段に対する
位相選択指定が固定されて当該クロック信号の位相が固
定され、位相検出回路から出力データが出力される。そ
して非同期状態検出ならば、引き続き入力されるクロッ
ク列信号の各クロック信号が同期状態に対応すべく選択
手段に対する位相選択指定が同期制御回路によって更新
制御されて位相同期が確立される。

（実施例） 第１図は本発明によるディジタル位相同期回路の一実施
例を示す回路図であり、図中、１０はクロック信号位相
可変回路、２０は位相検出回路、３０は同期制御回路で
ある。

クロック信号位相可変回路１０は、４相クロック信号発
生回路１１、4/1セレクタ（以下、単にセレクタ）１
２、シフトレジスタ１３及び２ビットカウンタ（以下、
単にカウンタ）１４により構成されている。４相クロッ
ク信号発生回路１１は、クロック信号ＣＬＫ０を入力Ｃ
Ｐ１１に入力し、出力Ｑ０〜Ｑ３より４相のクロック列
信号をそれぞれ出力する。セレクタ１２は、４相クロッ
ク信号発生回路１１の出力Ｑ０〜Ｑ３の出力のうち、入
力に出力Ｑ０、入力に出力Ｑ１、入力に出力Ｑ
２、入力に出力Ｑ３をそれぞれ入力し、入力１２Ａ，
１２Ｂの値により入力〜のうち１つの入力を選択し
て出力１２Ｘより出力する。例えば、入力１２Ａに低レ
ベル「０」が入力され、入力１２Ｂに高レベル「１」が
入力されたならば、入力、即ち４相クロック信号発生
回路１１の出力Ｑ１が選択され出力１２Ｘより出力され
る。シフトレジスタ１３は、入力１３Ａにセレクタ１２
の出力１２Ｘを入力し、クロック信号ＣＬＫ０を入力Ｃ
Ｐ１３に同期信号として入力し、入力１３Ａを順次シフ
トすることにより出力Ｑａよりクロック信号Ｃ１、出力
Ｑｂよりクロック信号Ｃ２、出力Ｑｃよりクロック信号
Ｃ３、出力Ｑｄよりクロック信号Ｃ４を出力する。カウ
ンタ１４はクロック信号ＣＬＫ１を入力ＣＰ１４に入力
することにより動作し、出力１４Ｑ０はセレクタ１２の
入力１２Ａに、出力１４Ｑ１はセレクタ１２の入力１２
Ｂに入力する。上記のセレクタ１２とカウンタ１４は、
同期制御回路３０による位相選択指定に従って各クロッ
ク列信号の位相を選択するようにした選択手段をなす。

位相検出回路２０は、Ｄ形フリップフロップ（以下、単
にＤＦＦ）２１〜２５、インバータ２６、２入力ＡＮＤ
２７及び４入力ＡＮＤ２８，２９により構成されてい
る。ＤＦＦ２１は、シフトレジスタ１３の出力Ｑａより
クロック信号Ｃ１が入力ＣＰ２１に入力された時点の入
力データＤinの論理レベル値を入力２１Ｄよりラッチ
し、そのラッチ結果を出力２１Ｑより４入力ＡＮＤ２８
及び２９に出力する。ＤＦＦ２２は、シフトレジスタ１
３の出力Ｑｂよりのクロック信号Ｃ２が入力ＣＰ２２に
入力された時点の入力データＤinの論理レベル値を入力
２２Ｄよりラッチし、そのラッチ結果を出力２２Ｑより
４入力ＡＮＤ２８及び２９に出力する。ＤＦＦ２３は、
シフトレジスタ１３の出力Ｑｃよりのクロック信号Ｃ３
が入力ＣＰ２３に入力された時点の入力データＤinの論
理レベル値を入力２３Ｄよりラッチし、そのラッチ結果
を出力２３Ｑより４入力ＡＮＤ２８に、出力２３より
４入力ＡＮＤ２９に出力する。更に、ＤＦＦ２４は、シ
フトレジスタ１３の出力Ｑｄよりのクロック信号Ｃ４が
入力ＣＰ２４に入力された時点の入力データＤinの論理
レベル値をラッチし、そのラッチ結果を出力２４Ｑより
４入力ＡＮＤ２９に、出力２４より４入力ＡＮＤ２８
に出力する。インバータ２６はクロック信号ＣＬＫ０を
入力し、その入力レベルを反転して２入力ＡＮＤ２７に
出力する。２入力ＡＮＤ２７は、インバータ２６の出力
及びシフトレジスタ１３の出力Ｑｂよりのクロック信号
Ｃ２を入力し、その論理積結果をＤＦＦ２５に出力す
る。ＤＦＦ２５は、入力ＣＰ２５に２入力ＡＮＤ２７の
出力を入力することにより入力データＤinを入力してラ
ッチし、そのラッチ結果を出力データＤoutとして出力
する。４入力ＡＮＤ２８は、ＤＦＦ２１の出力２１Ｑ、
ＤＦＦ２２の出力２２Ｑ、ＤＦＦ２３の出力２３Ｑ及び
ＤＦＦ２４の出力２４の各々の出力の論理積をなし、
その論理積結果を同期制御回路３０に出力する。また、
４入力ＡＮＤ２９はＤＦＦ２１の出力２１Ｑ、ＤＦＦ２
２の出力２２Ｑ、ＤＦＦ２３の出力２３及びＤＦＦ２
４の出力２４Ｑの各々の出力の論理積をなし、その論理
積結果を同期制御回路３０に出力する。

同期制御回路３０は、ＤＦＦ３１，３２、セット優先フ
リップフロップ（以下、単にＳＦＦ）３３、２入力ＡＮ
Ｄ３４，３７，３９、シフトレジスタ３５、インバータ
３６，３８により構成されている。ＤＦＦ３１は、シフ
トレジスタ１３の出力Ｑｄよりのクロック信号Ｃ４を入
力ＣＰ３１に入力することにより、４入力ＡＮＤ２８の
出力を入力３１Ｄよりラッチし、そのラッチ結果をＳＦ
Ｆ３３の入力Ｓに出力する。ＤＦＦ３２は、シフトレジ
スタ１３の出力Ｑｄよりのクロック信号Ｃ４を入力ＣＰ
３２に入力することにより、４入力ＡＮＤ２９の出力を
入力３２Ｄよりラッチし、そのラッチ結果を出力３２Ｑ
よりＳＦＦ３３の入力Ｒに出力する。ＳＦＦ３３は、Ｄ
ＦＦ３１の出力３１Ｑよりの出力を高レベル「１」で入
力Ｓに入力するとセット状態となり出力３３より低レ
ベル「０」を出力し、一方、ＤＦＦ３２の出力３２Ｑの
出力を高レベル「１」で入力Ｒに入力するとリセット状
態となり出力３３より高レベル「１」を出力する。２
入力ＡＮＤ３４はクロック信号ＣＬＫ１とＳＦＦ３３の
出力３３の出力との論理積をなし、その論理積結果
を、カウンタ１４、シフトレジスタ３５及び２入力ＡＮ
Ｄ３７に出力する。シフトレジスタ３５は、クロック信
号ＣＬＫ１を入力３５Ａに入力し、クロック信号ＣＬＫ
０を同期信号として入力ＣＰ３５に入力して、クロック
信号ＣＬＫ０換算で４クロックシフトして出力Ｑ′ｄよ
り出力する。インバータ３６は、シフトレジスタ３５の
出力Ｑ′ｄよりの出力を入力してその入力レベルを反転
し２入力ＡＮＤ３７に出力する。２入力ＡＮＤ３７は、
インバータ３６の出力と２入力ＡＮＤ３４の出力、即ち
クロック信号ＣＬＫ１との論理積をなし、その論理積結
果をインバータ３８に出力する。インバータ３８は２入
力ＡＮＤ３７の出力を入力し、その入力レベルを反転さ
せて２入力ＡＮＤ３９に出力する。２入力ＡＮＤ３９
は、インバータ３８の出力とシフトレジスタ１３の出力
Ｑｄよりのクロック信号Ｃ４との論理積をなし、その論
理積結果をＤＦＦ３１の入力ＣＰ３１に出力する。

次に、上記構成による動作を、第１図及び第５図(a),
(b),(c)により説明する。

まず、入力データＤin及びクロック信号ＣＬＫ０，ＣＬ
Ｋ１の前後条件を第６図により説明すると、各々、クロ
ック信号発生回路を設けたＡ装置、Ｂ装置において、Ａ
装置内のクロック信号発生回路Ａ１により発生したクロ
ック信号に同期してＡ装置の送信部Ａ２よりデータがＢ
装置へ送出され、Ｂ装置ではこのデータを入力データＤ
inとして受信部Ｂ２に入力し、Ｂ装置内のクロック信号
発生回路Ｂ１により発生したクロック信号ＣＬＫ０に入
力データＤinの同期化を図る。尚、Ａ装置のクロック信
号発生回路Ａ１とＢ装置のクロック発生回路Ｂ１とは互
いに独立な高精度の発振器を備えた独立同期の関係、或
は、共にクロック周波数同期がとれた関係にあるものと
する。

以上の前提条件において、クロック信号位相可変回路１
０では、４相クロック信号発生回路１１がクロック信号
ＣＬＫ０を入力ＣＰ１１に入力し、クロック信号ＣＬＫ
０に同期した４相のクロック列信号を発生し出力Ｑ０〜
Ｑ３よりセレクタ１２の入力〜にそれぞれ出力して
いる。ここで、セレクタ１２はカウンタ１４の出力１４
Ｑ０、１４Ｑ１を入力１２Ａ，１２Ｂに入力し、その値
に基づいて入力〜のうちの１つを選択して出力１２
Ｘよりシフトレジスタ１３の入力１３Ａに出力する。例
えば、第５図(a)に示す様に、カウンタ１４の出力１４
Ｑ０が低レベル「０」、出力１４Ｑ１が高レベル「１」
の状態（カウンタ値「２」）ならばセレクタ１２の入力
、即ち、４相クロック信号発生回路１１の出力Ｑ０〜
Ｑ３のうち図中、斜線で示す出力Ｑ１の出力が選択さ
れ、シフトレジスタ１３でクロック信号ＣＬＫ０に同期
して、順次シフトしてクロック列信号Ｃ１〜Ｃ４が出力
される。次に、カウンタ１４の出力１４Ｑ０及び１４Ｑ
１が共に高レベル「１」（カウンタ値「３」）とカウン
トアップされると、セレクタ１２の入力、即ち、４相
クロック信号発生回路１１の図中、斜線で示す出力Ｑ
０の出力が選択され、カウンタ値「２」の時の同様にシ
フトレジスタ１３でクロック列信号Ｃ１〜Ｃ４が出力さ
れる。ここで、第５図(a)から明らかな様に、カウンタ
１４のカウンタ値が「２」の場合のクロック列信号Ｃ１
〜Ｃ４とカウンタ１４のカウンタ値が「３」の場合のク
ロック列信号Ｃ１〜Ｃ４とでは位相が変化していること
がわかる。即ち、カウンタ１４がカウントアップする毎
にクロック列信号Ｃ１〜Ｃ４は、クロック信号ＣＬＫ０
換算で１クロック分の時間Ｔだけシフトすることにな
る。この様にして発生したクロック信号Ｃ１はＤＦＦ２
１の入力ＣＰ２１に、クロック信号Ｃ２はＤＦＦ２２の
入力ＣＰ２２及び２入力ＡＮＤ２７は、クロック信号Ｃ
３はＤＦＦ２３の入力ＣＰ２３に、クロック信号Ｃ４は
ＤＦＦ２４の入力ＣＰ２４、ＤＦＦ３２の入力ＣＰ３２
及び２入力ＡＮＤ３９に入力され、これら各々の入力
は、カウンタ１４が動作しておれば、カウントアップす
る毎に位相が時間Ｔだけずれたクロック信号Ｃ１〜Ｃ４
が供給される。

更に、位相検出回路２０及び同期制御回路３０におい
て、ＤＦＦ２１〜２４が入力データＤinを前記クロック
信号Ｃ１〜Ｃ４に同期してラッチし、そのラッチ結果で
あるＤＦＦ２１の出力２１Ｑ、ＤＦＦ２２の出力２２
Ｑ、ＤＦＦ２３の出力２３Ｑ及びＤＦＦ２４の出力２４
が共に高レベル「１」であることを４入力ＡＮＤ２８
により検出し、その検出結果をＤＦＦ３１でラッチでき
れば同期状態を検出したことになり、ＤＦＦ３１の出力
３１Ｑが高レベル「１」でＳＦＦ３３の入力Ｓに入力さ
れ、ＳＦＦ３３がセット状態となる。ＳＦＦ３３がセッ
ト状態になるとＳＦＦ３３の出力３３は低レベル
「０」となり、このため、２入力ＡＮＤ３４よりクロッ
ク信号ＣＬＫ１が出力されず、これにより、カウンタ１
４の動作は停止しクロック列信号Ｃ１〜Ｃ４の位相は固
定される。

一方、ＤＦＦ２１の出力２１Ｑ、ＤＦＦ２２の出力２２
Ｑ、ＤＦＦ２３の出力２３及びＤＦＦ２４の出力２４
Ｑが共に高レベル「１」であることを４入力ＡＮＤ２９
により検出し、その検出結果をＤＦＦ３２でラッチすれ
ば非同期状態を検出したことになり、ＤＦＦ３２の出力
３２Ｑが高レベル「１」でＳＦＦ３３の入力Ｒに入力さ
れ、ＳＦＦ３３はリセット状態となる。ＳＦＦ３３がリ
セット状態になると、ＳＦＦ３３の出力３３の出力は
高レベル「１」となり、このためクロック信号ＣＬＫ１
は２入力ＡＮＤ３４を介して出力され、カウンタ１４は
カウント動作を開始し、カウントアップする。

以上の同期、非同期状態を第５図(a)により説明する
と、４相クロック信号発生回路１１の出力Ｑ１の出力が
選択されているカウント値「２」の状態において、入力
データＤinが図示する位相で受信されたとすると、クロ
ック信号Ｃ４によりＤＦＦ３１にラッチできる位相で４
入力ＡＮＤ２８のＡＮＤ条件が成立せず、従って、ＳＦ
Ｆ３３をセット状態にすることはできない。次にクロッ
ク信号ＣＬＫ１によりカウンタ１４がカウントアップ
し、カウント値が「３」になると、４相クロック信号発
生回路１１の出力Ｑ０の出力が選択され、その結果発生
したクロック信号Ｃ１〜Ｃ４により入力データＤinをラ
ッチすると、クロック信号Ｃ４によりＤＦＦ３１にラッ
チできる位相で４入力ＡＮＤ２８のＡＮＤ条件が成立
し、これにより、ＤＦＦ３１を介してＳＦＦ３３はセッ
ト状態となる。この結果、クロック信号ＣＬＫ１は、２
入力ＡＮＤ３４より出力されず、これにより、カウンタ
１４の動作が停止することにより、クロック列信号Ｃ１
〜Ｃ４の位相は固定し、同期状態が確立する。また、Ｄ
ＦＦ２５の出力Ｑより出力される出力データＤoutは図
中矢印Ｃ２′で示す様にクロック信号Ｃ２の中間、即
ち、クロック信号ＣＬＫ０とクロック信号Ｃ２とのＡＮ
Ｄ条件の立下がりで出力される。この条件は、同期状態
確立後の入力データＤinのジッタを考慮したものであ
る。

また、第５図(b)はＳＦＦ３３がリセットされる状態を
示すタイミングチャートである。図中、(1)は第５図(a)
の同期状態の再掲であり、この(1)の状態から入力デー
タＤinがクロック信号Ｃ２の中間から＋（1.5T-ts）以
上変動した場合を(2)に、入力データＤinがクロック信
号Ｃ２の中間から−（1.5T-th）以上変動した場合を(3)
に示す。ここでｔｓとは入力データＤinをラッチするＤ
ＦＦ２１〜２４のセットアップ時間、ｔｈはＤＦＦ２１
〜２４のホールド時間である。即ち、入力データＤinの
変動によりクロック信号Ｃ４によりラッチ可能な時点で
４入力ＡＮＤ２９のＡＮＤ条件が成立し、ＤＦＦ３２を
介してＳＦＦ３３がリセット状態となり非同期状態が検
出されることを示している。

尚、同期状態を検出する際、第５図(c)に示す位相関係
で入力データＤinが受信され、カウンタ１４がカウント
アップした直後に同期確立状態になると、クロック列信
号Ｃ１〜Ｃ４の位相が、同期確立した位相から時間Ｔだ
け位相がシフトして固定されることになる。従って、こ
の状態を回避するため、カウンタ１４のカウントアップ
直後での同期状態検出を禁止する必要から、シフトレジ
スタ３５によりカウンタ１４のクロック信号、即ち、ク
ロック信号ＣＬＫ１をクロック信号ＣＬＫ０換算で４ク
ロックシフトし、このシフトレジスタ３５の出力Ｑ′ｄ
とクロック信号ＣＬＫ１との論理積を２入力ＡＮＤ３７
で取ることにより、カウンタ１４のカウントアップ直後
の４クロック分の時間内のクロック信号Ｃ４を２入力Ａ
ＮＤ３９で抑止することでＤＦＦ３１による同期状態検
出を禁止している。第５図(c)によれば、２入力ＡＮＤ
３７の出力により図中斜線で示すクロック信号Ｃ４を
抑止している。

以上説明した様に本回路構成では、入力データＤinをラ
ッチするためのクロック列信号Ｃ１〜Ｃ４の位相を同期
が確立するまで変化させ、同期確立後はクロック列信号
Ｃ１〜Ｃ４の位相を固定することによりディジタル位相
同期回路として機能する。尚、クロック信号ＣＬＫ０，
ＣＬＫ１，入力データＤinの各々のビットレイトの関係
は一例であり、本実施例に限定されるものではない。

（発明の効果） 以上説明したように本発明によれば、入力データをラッ
チするためのクロック列信号の位相を同期が確立するま
で変化させ、同期が確立したならば前記クロック列信号
の位相を固定する様になしたので、入力データを同期が
確立するまで遅延するための遅延回路を設ける必要がな
い。従って回路の調整をする必要がなくなり、手間が省
けると共に、ＬＳＩ化に適した回路とすることができ、
更に、動作の優れたディジタル位相同期回路を提供でき
る利点がある。

【図面の簡単な説明】

第１図は本発明によるディジタル位相同期回路の一実施
例を示す回路図、第２図は従来のディジタル位相同期回
路を示すブロック図、第３図は可変遅延線及び位相検出
回路の回路図、第４図は位相検出及び補正動作を説明す
るための説明図、第５図(a),(b),(c)は本発明によるデ
ィジタル位相同期回路の各部動作を説明するためのタイ
ミングチャート、第６図は入力データ、クロック信号の
前提条件を説明するための説明図である。 図中、１０……クロック信号位相可変回路、１１……４
相クロック信号発生回路、１２……4/1セレクタ、１
３，３５……シフトレジスタ、１４……２ビットカウン
タ、２０……位相検出回路、２１，２２，２３，２４，
２５，３１，３２……Ｄ形フリップフロップ（ＤＦ
Ｆ）、２６，３６，３８……インバータ、２７，３４，
３７，３９……２入力ＡＮＤ、２８，２９……４入力Ａ
ＮＤ、３０……同期制御回路、３３……セット優先フリ
ップフロップ（ＳＦＦ）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタル入力データを入力し、位相同期
   が確立したならば出力データとして出力するディジタル
   位相同期回路において、 複数個のクロック信号よりなるクロック列信号を繰り返
   し発生し、且つ位相選択指定に従って選択手段によって
   該各クロック列信号の位相を選択するクロック信号位相
   可変回路と、 当該クロック列信号におけるクロック信号の各入力時点
   に亘って入力データが高レベルのとき同期状態なるを検
   出し、該各入力時点中に入力データに低レベル状態が含
   まれているとき非同期状態なるを検出し、且つ位相同期
   が確立したならば出力データを出力する位相検出回路
   と、 前記同期状態が検出されたとき選択手段に対する位相選
   択指定を固定し、前記非同期状態が検出されたとき引き
   続き入力されるクロック列信号の各クロック信号が前記
   同期状態に対応すべく選択手段に対する位相選択指定を
   更新制御して位相同期を確立させる同期制御回路とを設
   けた、 ことを特徴とするディジタル位相同期回路。