JPH06167958A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高分解能の画像表示用の高速データ処理を実
現するための高速、大容量のメモリ構成を得る。 【構成】 本発明のデータ処理システムはデータプロセ
ッサ（１００）と、複数個のメモリプレーンを備えて構
成されたランダムアクセスメモリを含み、各メモリプレ
ーン（ＭＰ０）は、Ｎ個のメモリアレイ（ＭＡ００−Ｍ
Ａ０３）；それぞれ１個のメモリアレイへつながれたＮ
個の直列レジスタ（ＳＲ００−ＳＲ０３）；Ｎ個のブロ
ック書き込み制御回路（ＢＷＣ００−ＢＷＣ０３）；行
アドレスデコーダ（１５３）；ブロック解読と個々の列
解読との両用に配置された列アドレスデコーダ（１５
８）を含んでいる。複数個のメモリプレーン、アドレス
バス、そしてデータバスはすべて単一の半導体基板上に
作製されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は視覚図形表示を生成する
図形データ処理システムに関するものであり、更に詳細
にはそのようなシステム用のメモリ構成に関するもので
ある。

【０００２】

【従来の技術】従来技術において、コンピュータシステ
ムは、そのシステム中で生成されそこに蓄積されている
表現用データから画像を生成するために、ビットマップ
（ｂｉｔ−ｍａｐｐｅｄ）方式のビデオ表示を使用して
いる。ビットマップ表示は表示装置の各々の画素に対し
て少なくとも１桁の２進数を記憶するビットマップメモ
リを使用している。各画素に対して付加的な数字が記憶
される場合もある。各画素に対して記憶されるそのよう
な付加的な数字はそのシステムに対してビデオ表示上へ
複雑な画像を表現する能力を与える。ビットマップメモ
リの使用はまた、そのコンピュータシステムに表示され
るべき画像の生成と修正を容易にできるようにする。

【０００３】表示装置はラスタ走査型のものでよく、そ
こでは画像データの変化を表す変動を運ぶ電子ビームが
表示スクリーンを横切って水平走査線をトレースしなが
ら望みの視覚画像を生成する。情報を運ぶ電子ビームは
各水平走査線のトレースの終わると、表示の出発側へ戻
る時に帰線消去される。そこから、電子ビームは先のラ
スタ走査から縦方向にオフセットを持たせられて別のラ
スタ走査を開始する。この手順を続けることによって表
示スクリーン上に望みの画像が再現される。

【０００４】表示された画像の分解能を向上させるため
には、画像中により多い画素を使用しなければならな
い。表示スクリーンを走査するのに固定された速度でラ
スタ動作しているので、増大分の画素も表示スクリーン
上に同じ時間をかけて与えられることになる。

【０００５】ビデオ表示への高速データ出力とデータ処
理装置へのメモリ内容の高速アクセスの両方の目的で、
多重ポートランダムアクセスメモリが開発された。この
メモリは、データ処理装置によるメモリ内容へのランダ
ムアクセスとその更新とのための第１のポートと、ビデ
オ表示へのメモリ内容の直列出力のための第２のポート
とを備えることによってこのことを実現している。この
第１と第２のポートは互いに非同期となっている。メモ
リの記憶内容へのランダムアクセスはビデオ表示へのデ
ータ出力処理の間に行うことができる。

【０００６】単一のメモリ装置に複数個（例えば４個）
のメモリアレイを有する１つのメモリプレーンを含める
ことを行い、各アレイが持つ記憶セルの各々が、他のメ
モリアレイの各々の中の記憶セルの行および列アドレス
と同じ列および行アドレスを有するように、前記メモリ
アレイが配置される。データが任意の記憶場所へ書き込
まれる時には、前記メモリアレイの各々の中の同一のア
ドレス場所を有するセル中へも２進数字が同時に書き込
まれる。

【０００７】単一の画素を表す多重ビットは、表示され
るべき望みの画像に対する強度や色の情報を提供する。
しばしば、望みの表示のために非常に多数のメモリアド
レスが同一の情報を蓄える場合がある。この同一の情報
をメモリプレーン上でリフレッシュしたり、記憶したり
する時には、処理の高速化のためにブロック単位での書
き込み処理が行われる場合がある。ブロック書き込み処
理においては、同一の情報が複数個の隣接するアドレス
場所へ同時に書き込まれる。こうして、いくつか（例え
ば４個）の隣接する記憶場所が、メモリプレーンの各メ
モリアレイ中で同時に書き込まれる。このように４個の
メモリアレイの各々の４個の記憶セル中へ同時に情報が
書き込まれる。このブロック書き込み処理を実現するた
めには１つのランダムアクセス処理が実行されるだけで
ある。この結果、４から１への書き込みの高速化が達成
される。

【０００８】ビデオ表示を使用するデータ処理システム
に対するメモリ容量の増大化の要求のために、より大型
のビデオランダムアクセスメモリが開発されつつある。
容量増大の１つの方法はメモリプレーン中でのメモリア
レイの数を倍増させることである。すなわち、メモリプ
レーン当たり４アレイから８アレイへ２倍したり、ある
いはメモリプレーン当たり４アレイから１６アレイへ４
倍することである。

【０００９】メモリプレーン当たりのメモリアレイの数
を２倍したり４倍したりすることは、メモリ装置中への
ブロック書き込み用に設計されたデータ処理装置に対し
て問題を生み出す。

【００１０】

【発明の概要】これらおよびその他の問題点は、複数個
のメモリプレーンを持って配置されたランダムアクセス
メモリを含むデータ処理装置によって解決される。各メ
モリプレーンは、Ｎ個のメモリアレイ；各々１個のメモ
リアレイへつながれたＮ個の直列レジスタ；Ｎ個の書き
込み制御回路；１個の行アドレスデコーダ；ブロック解
読と個々の列解読との両用に配置された１個の列アドレ
スデコーダを含む。メモリアレイのすべてをアドレスバ
スとデータバスがつないでいる。メモリアレイへのデー
タのランダムアクセス書き込みは個々のビット毎に行わ
れたり、あるいはビットブロック毎に行われる。これら
の複数個のメモリプレーン、アドレスバス、そしてデー
タバスはすべて単一の半導体基板上に作製される。

【００１１】

【実施例】本発明のより完全な理解は以下の図面を参照
した詳細な説明から得られるであろう。

【００１２】さて、図１を参照すると、情報を表示する
ための図形表示構成を含むデータ処理システム１００の
ブロック図が示されている。図１のこの構成とこのシス
テムの動作についてのより完全な説明は、ここに参考の
ために引用した、１９８６年１月２３日付けの米国特許
出願第８２１，６４１号（ＴＩ−０９８４８）に見いだ
される。

【００１３】データ処理システム１００は、ホスト処理
システム１０２、例えばテキサス・インスツルメンツ製
のＴＭＳ３４０１０やＴＭＳ３４０２０の図形システム
プロセッサのような図形プロセッサ１０３、例えば１メ
ガビットＤＲＡＭのようなビデオランダムアクセスメモ
リ（ＶＲＡＭ）１０５、ランダムアクセスメモリ１０
６、データレジスタ１０７、ビデオパレット１０８、デ
ジタルからビデオへの変換器１１０、そしてビデオ表示
装置１１２を含んでいる。

【００１４】ホスト処理システム１０２はこのデータ処
理システム１００の主要な計算作業を分担する。このホ
スト処理システム１０２には、プロセッサ、入力装置、
長期記憶装置、読み出し専用メモリ（ＲＯＭ）、ランダ
ムアクセスメモリ（ＲＡＭ）、そしてコンピュータシス
テムを構成するための各種の周辺装置が含まれている。
このホスト処理システムの構成と動作は従来のものと同
じと考えてよい。その処理機能によって、ホスト処理シ
ステム１０２は利用者のためにスクリーン上へ表示すべ
き図形表示の情報の内容を決定する。

【００１５】図形プロセッサ１０３は、スクリーン上に
提供すべき特定の図形表示を生成するためのデータ処理
の主要な部分を提供する。図形プロセッサ１０３はホス
トバス１０１によってホスト処理システム１０２との間
に双方向的につながれている。図１の配置において、図
形プロセッサ１０３はホスト処理システム１０２から独
立して動作する。しかし、図形プロセッサ１０３はホス
ト処理システム１０２からのリクエストには応答する。
図形プロセッサ１０３はまた、メモリバス１０４を通し
てメモリ１０５およびビデオパレット１０８ともつなが
れている。ビデオランダムアクセスメモリ１０５へ記憶
すべきデータは図形プロセッサ１０３によって制御され
る。また、図形プロセッサは、ランダムアクセスメモリ
１０６または読み出し専用メモリ１１４中に蓄えられて
いるプログラムによって、完全にあるいは部分的に制御
される。読み出し専用メモリ１１４は各種の型の図形画
像データを蓄えている。Ｚバッファメモリ１１５は、ビ
デオランダムアクセスメモリ１０５中に記憶された各画
素に付随する画像の深さ（ｄｅｐｔｈ）情報を蓄えるよ
うに配置されている。

【００１６】更に、図形プロセッサ１０３はビデオパレ
ット１０８中に記憶されているデータを制御し、またビ
デオ制御バス１１６を通してデジタルからビデオへの変
換器１１０の動作を制御する。デジタルからビデオへの
変換器を通して、図形プロセッサ１０３はビデオ図形画
像のフレーム当たりのライン数とライン長を制御するこ
とができる。重要なことに、図形プロセッサ１０３は図
形表示情報がビデオランダムアクセスメモリ１０５中の
どこに記憶されるかを決定し、制御する。従って、ビデ
オランダムアクセスメモリ１０５からの読み出し中に、
図形プロセッサは、ビデオランダムアクセスメモリおよ
びデータレジスタからの読み出し順序、アクセスすべき
アドレス、そして表示装置１１２上へ望みの図形画像を
生成するために必要な制御情報を決定する。

【００１７】ビデオランダムアクセスメモリ１０５は、
利用者に対して提供される図形画像を定義するビットマ
ップの図形データを記憶する。ビデオランダムアクセス
メモリ１０５からデータレジスタ１０７、ビデオパレッ
ト１０８、そしてデジタルからビデオへの変換器１１０
を通して表示装置１１２へのデータ転送の制御は図形プ
ロセッサ１０３によって行われる。ビデオランダムアク
セスメモリ１０５からのビデオデータ出力はビデオ出力
バス１１８を通してデータレジスタ１０７へ転送され、
そこで表示ビットストリーム（ｄｉｓｐｌａｙ ｂｉｔ
ｓｔｒｅａｍ）へ組み立てられる。データレジスタ１
０７はシフトレジスタでよい。

【００１８】データレジスタ１０７の記憶要素はダイナ
ミックな電子回路かあるいはスタテッィクな電子回路に
よって作製される。記憶要素に関する別の選択子として
は、十分高速の動作速度を有する任意の双安定電子装
置、磁気的装置、光学的装置、光電子装置が含まれる。

【００１９】ビデオランダムアクセスメモリ１０５の典
型的な配置に従えば、いくつかに分離したランダムアク
セスメモリアレイのバンク（ｂａｎｋ）が含まれる。ビ
デオランダムアクセスメモリ１０５の記憶セルはダイナ
ミックな電子回路かあるいはスタティックな電子回路に
よって作製される。１つの読み出し処理に関しては、ア
レイの各々の中の１つの選ばれた記憶要素からデータの
１ビットだけが読み出される。こうして、いくつかの分
離したアレイの各々の中から１ビットを含む１群のビッ
トが同時に読み出される。データレジスタ１０７はリー
ド１２０を通してビデオパレット１０８へ送り出すため
に、表示ビットストリームを組み立てる。以上の説明は
ビデオランダムアクセスメモリ１０５を電子回路として
考えたものであったが、本発明は、十分な速度を有する
任意の双安定電子装置、磁気的装置、光学的装置、光電
子装置によって構成されるメモリによっても実現でき
る。

【００２０】図形プロセッサ１０３からの情報による制
御下で、テキサス・インスツルメンツ社製のＴＭＳ３４
０７０ビデオパレットのようなビデオパレット１０８
は、データレジスタ１０７から受け取ったデータをバス
１２５上のビデオレベル信号へ変換する。この変換は参
照用テーブルを通して実行される。ビデオパレット１０
８からのビデオレベル信号出力は、色、飽和度、そして
輝度の情報を含んでいる。

【００２１】デジタルからビデオへの変換器１１０はビ
デオパレット１０８からデジタルビデオ信号を受信し、
ビデオ制御バス１１６を通して受信された信号による制
御下でデジタルビデオ信号をアナログレベルへ変換し、
それを出力ライン１２７を経てビデオ表示装置１１２へ
供給する。水平走査線当たりの画素の数、および表示当
たりの走査線の数は図形プロセッサ１０３によって決定
される。更に、同期、帰線、ブランキング信号も図形プ
ロセッサ１０３によって制御される。これらの信号群が
一緒になって、ビデオ表示装置１１２への望みのビデオ
出力を特定する。

【００２２】ビデオ表示装置１１２は利用者が見ること
ができるように、特定されたビデオ画像を生成する。広
く使用されている手法が２つある。第１の方法は、各画
素について色、色相、輝度、そして飽和度の項目でビデ
オデータを特定するものである。第２の方法では、各画
素に対して赤、青、そして緑の色のレベルを特定する。
ビデオパレット１０８、デジタルからビデオへの変換器
１１０、そしてビデオ表示装置は、選ばれる方法によら
ず兼用できるように設計され、製造される。

【００２３】次に、図２および図３を参照すると、ビデ
オランダムアクセスメモリ（ＶＲＡＭ）１００は１群の
メモリプレーンＭＰ０、ＭＰ１、ＭＰ２、そしてＭＰ３
を含んでいる。４個のメモリプレーンＭＰ０、ＭＰ１、
ＭＰ２、そしてＭＰ３が示されているが、実際の配置で
は違うメモリプレーン数を用いてよい。典型的には４個
あるいはそれ以上のメモリプレーンが用いられる。メモ
リプレーンの数は２の累乗、すなわち（２ⁿ ）である。
現状の技術では、４個のメモリプレーンで非常に効果的
な配置が得られる。図２および図３のブロック図を簡略
化する目的で、図２において、メモリプレーンＭＰ０だ
けを詳細に示してある。他の３個のメモリプレーンもメ
モリプレーンＭＰ０と類似している。

【００２４】メモリプレーンＭＰ０は４個のメモリアレ
イＭＡ００、ＭＡ０１、ＭＡ０２、そしてＭＡ０３を含
んでいる。各メモリアレイは行および列に配置された数
多くの記憶セルを含んでいる。個々の記憶セルは典型的
には、１個の金属−酸化物−半導体（ＭＯＳ）トランジ
スタと１個のコンデンサを含んでいる。記憶セルは行と
列のアドレスによってアドレス指定できる。記憶セルへ
のデータの書き込みと、記憶セルからの記憶データの読
み出しのためにアレイを横切ってビットラインが走って
いる。書き込み処理または読み出し処理のために選ばれ
た任意の記憶セルへ制御信号を供給するために、ワード
ラインもまたアレイを横切って設けられている。

【００２５】各々の書き込みおよび読み出し処理に対し
て、（ランダムアクセスと直列アクセスの両方）、図形
プロセッサ１０３によって行アドレス情報が発せられ、
それが行アドレスバス１５０を通して送り出され、メモ
リアレイＭＡ００、ＭＡ０１、ＭＡ０２、そしてＭＡ０
３の各々に付随する行アドレスレジスタおよび行アドレ
スデコーダ１５３へ与えられる。１つの例としては、８
ビット幅の行アドレスバスによって運ばれる各行アドレ
ス中には８ビットがある。行アドレス情報は、メモリア
レイＭＡ００、ＭＡ０１、ＭＡ０２、そしてＭＡ０３の
各メモリアレイ中の記憶セルの同じアドレスの行を同時
に選択するために、行アドレス情報を行アドレスデコー
ダ１５３を通して解読させるように図形プロセッサによ
って行アドレスレジスタへ行アドレス・ストローブ（ｓ
ｔｒｏｂｅ）信号（ＲＡＳ）が供給されるまで、行アド
レスレジスタ中に蓄えられる。図２および図３において
は、分かり易くするために行アドレス・ストローブリー
ドは示されていない。

【００２６】図２は各メモリアレイに対して別々になっ
た行デコーダ１５３を示しているが、各メモリアレイ中
で同じ行が同時にアクセスされるのであるから、２つま
たはそれ以上のメモリアレイ間で行デコーダ回路を共有
することができるのは明かである。そうすれば、すべて
のメモリアレイに関して行アドレスが１つの共通行デコ
ーダで解読されることになる。

【００２７】メモリアレイ中の記憶セルの列をアドレス
指定するのにはいくつかの異なる方法があるので、列ア
ドレス指定は行アドレス指定よりも複雑である。（選ば
れた記憶セルへのデータ書き込み、またはそこからのデ
ータ読み出しのいずれかに関する）ランダムアクセス動
作に対して、列アドレス情報が図形プロセッサ１０３に
よって生成され、それの第１の部分、あるいは上位ビッ
ト群（アドレスビットＡ２−Ａ８）が列アドレスバス１
５５を経て、メモリアレイＭＡ００、ＭＡ０１、ＭＡ０
２、そしてＭＡ０３の各メモリアレイに付随する列アド
レスレジスタおよび列アドレスデコーダ１５８へ送り出
される。この列アドレスの上位ビット群は、列アドレス
情報の列アドレスデコーダ１５８での解読を許容するた
めに列アドレス・ストローブ信号（ＣＡＳ）が図形プロ
セッサによって列アドレスレジスタへ供給されるまで、
列アドレスレジスタ中に記憶される。列アドレス情報の
第２の部分、あるいは下位ビットの組（アドレスビット
Ａ０−Ａ１）は解読および書き込み選択回路ＤＷＳ０へ
供給される。解読および書き込み選択回路ＤＷＳ０へ与
えられる列アドレス情報のこの下位ビットの組は、その
回路とブロック書き込み制御回路ＢＷＣ００、ＢＷＣ０
１、ＢＷＣ０２、そしてＢＷＣ０３とによって処理され
る。列アドレス・ストローブ信号（ＣＡＳ）に応答し
て、選ばれた列許可信号が、バス１５９と列アドレスデ
コーダ１５８を経てメモリアレイＭＡ００、ＭＡ０１、
ＭＡ０２、そしてＭＡ０３へ供給される。解読および書
き込み選択回路ＤＷＳ０とブロック書き込み制御回路Ｂ
ＷＣ００、ＢＷＣ０１、ＢＷＣ０２、そしてＢＷＣ０３
の動作については、以下に図７および図８に関連して、
より詳細に説明する。

【００２８】図２は各メモリアレイに対して別々になっ
た列デコーダ構成を示しているが、２つまたはそれ以上
のメモリアレイで列の選択を行うために共通列デコーダ
回路を使用してもよい。メモリアレイの各々で同じ列ま
たは列ブロックが選択される。こうして、すべてのメモ
リアレイについて列アドレスが１つの共通列デコーダで
解読される。

【００２９】引き続き図２および図３を参照すると、デ
ータラインＤＱ０−ＤＱ１５を含むデータバスが、図形
プロセッサ１０３とメモリプレーンＭＰ０−ＭＰ３とを
相互接続している。データラインＤＱ０−ＤＱ３はメモ
リプレーンＭＰ０とつながっている。メモリプレーンＭ
Ｐ０では、データラインの各１本がブロック書き込み制
御回路のそれぞれ異なる１つの入力へつながっている。
例えば、データラインＤＱ０は図形プロセッサ１０３か
らメモリアレイＭＡ００へ、あるいはその逆に転送され
たデータビットを供給するために、ブロック書き込み制
御回路ＢＷＣ００の入力へつながっている。他のデータ
ラインＤＱ１−ＤＱ１５もそれぞれ付随のブロック書き
込み制御回路に対して同様な配置になっている。

【００３０】直列アドレスバス１６０が図形プロセッサ
１０３とメモリプレーンＭＰ０−ＭＰ３との間につなが
れている。直列アドレスバス１６０のいくつかのリード
がいくつかの直列出力アドレスデコーダＤ００−Ｄ０３
へ多重につながれている。メモリプレーンＭＰ０のメモ
リアレイＭＡ００−ＭＡ０３の各々には１個の直列出力
アドレスデコーダが付随している。

【００３１】直列読み出し動作に関して、メモリアレイ
ＭＡ００−ＭＡ０３の各メモリアレイ中に記憶されてい
るデータビットの行全体または行の一部が、それらの記
憶場所から転送ゲートＴ００−Ｔ０３を経て直列レジス
タＳＲ００−ＳＲ０３の各直列レジスタのいくつかのス
テージへ並列に転送される。これらの直列レジスタはそ
の指定子と同じ数字をメモリアレイに付随している。転
送制御ゲートは、メモリアレイの各列から直列レジスタ
のいくつかのステージ中へデータビットを同時転送させ
るために、十分多数の個別ゲートを含んでいる。転送ゲ
ートＴ００−Ｔ０３を動作させるための転送制御信号
は、図形プロセッサ１０３によって発せられ、転送制御
リード１６３を経て転送ゲートへ供給される。

【００３２】データビットが直列レジスタＳＲ００−Ｓ
Ｒ０３のステージへ一旦、並列に転送されると、それら
は直列レジスタＳＲ００−ＳＲ０３の各レジスタから直
列的に読み出すことができる。いくつかの直列レジスタ
からのそのような直列読み出しは同時に発生する。各直
列レジスタから読み出される第１のデータビットは、直
列アドレスバス１６０を経て供給されるアドレス情報に
よって決定される。そのアドレスは直列アドレスデコー
ダＤ００−Ｄ０３中のレジスタに記憶される。シーケン
ス中の引き続くアドレスは直列アドレスデコーダ中の計
数回路によって発せられる。計数回路の状態が解読され
て、記憶されているデータビットの、正しい直列レジス
タステージからのシーケンス順の読み出しが許可され
る。

【００３３】直列出力データビットは直列レジスタＳＲ
００−ＳＲ０３から図１のデータレジスタ１０７へ転送
される。このデータレジスタ１０７は図２の直列レジス
タＳＲ００−ＳＲ０３の各レジスタからデータビットを
並列的に受信する。図１のデータレジスタ１０７中での
１６対１の高速化と並列から直列への変換とによって、
データシーケンスはデジタルからビデオへの変換器１１
０とビデオ表示装置１１２へ送られる途中で直列レジス
タからビデオパレット１０８へ送られる。

【００３４】次に図４と図５を参照すると、Ｚバッファ
メモリ１７０が１群のＺバッファプレーンＺＢＰ０、Ｚ
ＢＰ１、ＺＢＰ２、そしてＺＢＰ３を含んでいる。任意
の他の望ましい構成ではそれ以上の数のＺバッファプレ
ーンを用いることもできる。典型的にはＺバッファプレ
ーンは図２と図３のメモリプレーンの各々に付随させて
使用される。ブロック図を簡略化する目的で、Ｚバッフ
ァプレーンＺＢＰ０だけを詳細に示している。他の３つ
のＺバッファプレーンもＺＢＰ０と類似している。

【００３５】ＺバッファプレーンＺＢＰ０は４個のバッ
ファアレイＺＢＡ００、ＺＢＡ０１、ＺＢＡ０２、そし
てＺＢＡ０３を含んでいる。Ｚバッファアレイの構成
は、Ｚバッファアレイがダイナミックかまたはスタティ
ックセルかのいずれかである点を除いて、既に述べたメ
モリアレイの構成と同様である。非常に高速のアクセス
が望ましい場合には、バイポーラスタティックセルをＺ
バッファアレイに採用することができる。

【００３６】Ｚバッファの行アドレス指定はビデオラン
ダムアクセスメモリに対する行アドレス指定と同様であ
る。

【００３７】容易に分かるように、通常の書き込みとブ
ロック書き込みに関するＺバッファ列アドレス解読は、
メモリアレイに関して既に述べたのと同様である。Ｚバ
ッファアレイからの直列読み出しは行われない。それ
は、そこに記憶されるデータはランダムアクセス方式で
図形プロセッサ１０３によって直前に使用されたもので
あるからである。Ｚバッファ中に記憶されているデータ
の各ビットはビデオランダムアクセスメモリ１００中の
画素を表すデータと同じアドレスに位置している。Ｚバ
ッファ中のビットは表示スクリーン上の画素に対する深
さ（あるいは、三次元Ｘ、Ｙ、ＺのＺ軸）を表してい
る。その画素の行および列アドレスは表示スクリーン上
のＸ軸とＹ軸を表す。

【００３８】次に図７を参照すると、４個のブロック書
き込み制御回路ＢＷ００−ＢＷ０３が示されており、そ
れらは図２のメモリプレーンＭＰ０と図８のＺバッファ
プレーンＺＢＰ０中の単一の解読および書き込み選択回
路ＤＷＳ０と一緒に動作する。図７において、ランダム
アクセスデータバスからの４本のランダムアクセスデー
タリードＤＱ０−ＤＱ３がそれぞれブロック書き込み制
御回路ＢＷＣ００−ＢＷＣ０３へ与えられている。すな
わち、１本のデータリードが各ブロック書き込み制御回
路へつながれている。更に、図１の図形プロセッサ１０
３からブロック書き込み制御回路ＢＷＣ００−ＢＷＣ０
３へ多重接続している２本の制御リードがある。ブロッ
ク書き込み制御回路と解読および書き込み選択回路のこ
の構成は、ランダムデータバスから、あるいは書き込み
データを記憶している色レジスタからのいずれかのデー
タを、選択的に、数多くのクロックサイクル間にわたっ
ていくつかの記憶場所へ共通的に書き込む。図７と図８
に関して、以下の説明は、ほとんどがブロック書き込み
制御回路ＢＷＣ００と解読および書き込み選択回路ＤＷ
Ｓ０の構成と動作に限定される。その他のブロック書き
込み制御回路ＢＷＣ０１−ＢＷＣ０３もブロック書き込
み制御回路ＢＷＣ００と同様に、そして同時に動作す
る。

【００３９】ブロック書き込み動作に関して、データバ
スリードＤＱ０からブロック書き込み回路ＢＷＣ００お
よびＺＢＷＣ００の入力へデータビットが与えられ、そ
れはブロック書き込み回路ＢＷＣ００およびＺＢＷＣ０
０に付随する４から１つの選ばれた列に沿って位置する
記憶セル中へ記憶される。望みの行を選択した後に、同
様構成の６４グループを含むメモリアレイからのアドレ
スによって、１つのグループとして望みの４列が選ばれ
る。各アドレスはメモリアレイとＺバッファアレイの４
列の異なるグループを選択する。図７と図８にはその他
の６３個の配置は示されていない。

【００４０】図８には列アドレスデコーダ１５８が示さ
れている。それは４列グループから１つを解読し選択す
るためにアドレスビットＡ２−Ａ８を受け取る。与えら
れた列アドレスビットが図７の構成に関する４列のグル
ープを選択すると仮定すると、リード１６５上に許可信
号が発生して４個の書き込み選択回路１７１、１７２、
１７３、そして１７５のすべてを同時に許可する。高レ
ベルのブロック書き込み許可信号ＢＷＥが、マルチプレ
クサ１８１、１８２、１８３、そして１８４が書き込み
選択回路１７１、１７２、１７３、そして１７４の入力
の各々へ、ブロック書き込み制御回路ＢＷＣ００、ＢＷ
Ｃ０１、ＢＷＣ０２、そしてＢＷＣ０３（またはＺＢＣ
００、ＺＢＷＣ０１、ＺＢＷＣ０２、そしてＺＢＷＣ０
３）への転送のための高レベル信号を供給することを許
可する。アドレスビットＡ０−Ａ１は削除され、ブロッ
ク書き込み動作には影響しない。各制御回路中で４個の
トランジスタゲートのすべてが許可される。ブロック書
き込み処理は、アレイ中の任意の４列部分集合の選択を
許可する。プレーンＭＰ０中の、各アレイに付随するデ
ータ入力マルチプレクサ１９１、１９２、１９３、そし
て１９４はデータ端子ＤＱ０、ＤＱ１、ＤＱ２、そして
ＤＱ３上のアドレスマスクによって色レジスタ２０１、
２０２、２０３、そして２０４の記憶データ内容を転送
するように制御される。このように、各プレーンに対し
て、そのプレーン内の各アレイに付随し各色レジスタ中
に記憶されている１個のデータビットが、付随するデー
タ入力マルチプレクサ、例えば１９１を通して供給さ
れ、同時に４個の許可されたトランジスタゲートを通し
て選ばれた列へ与えられる。色レジスタからのこのデー
タビットは、アレイの４個のアドレス指定された列とア
ドレス指定された行との交点に位置する４個のメモリ記
憶セルの選ばれた１つに書き込まれる。それ対応する４
個の画素を表しているデータは、同じ行アドレスを持
ち、メモリプレーンＭＰ０の４個のメモリアレイおよび
ＺバッファプレーンＺＢＰ０のＺバッファアレイの中で
４個の隣接する列アドレスのうちの選ばれた１つを持つ
記憶セル中へ書き込まれる。

【００４１】メモリプレーンＭＰ１、ＭＰ２、そしてＭ
Ｐ３中でも同時に、各付随の色レジスタからの異なるデ
ータが、メモリプレーンＭＰ１、ＭＰ２、そしてＭＰ３
に付随する異なるデータ入力端子から、別々になったア
ドレスマスクの制御下で、各メモリアレイ中の選ばれた
列へ書き込まれる。

【００４２】メモリアレイまたはＺバッファアレイ中へ
書き込まれたデータビットは色レジスタ中に記憶される
ので、そのデータビットは数多くのクロックサイクルの
間、保持されることになる。それは表示すべき画像中の
広い一様なフィールドを表すためのメモリ情報中へすば
やく書き込むためのブロック書き込み処理の長いシーケ
ンスのために利用できる。一旦、望みのフィールドがメ
モリアレイまたはＺバッファアレイ中に書き込まれる
と、望みの画像の同一または異なるエリアに対する別の
ブロック書き込み処理が開始される前に、その色レジス
タ中のデータビットは変更できる。

【００４３】次に、図１０を参照すると、図形プロセッ
サ１０３からの制御信号のタイミング図が示され、それ
らの信号はビデオランダムアクセスメモリおよびＺバッ
ファメモリによって使用される制御信号を得るために使
用される。行アドレス・ストローブ信号（ＲＡＳ）、列
アドレス・ストローブ信号（ＣＡＳ）、書き込み信号
（Ｗ）、データ特殊関数信号ＤＳＦ、そしてデータ信号
ＤＱが示されている。ロード・色レジスタ（ｌｏａｄ
ｃｏｌｏｒ ｒｅｇｉｓｔｅｒ）ＬＣＲという特殊関数
制御信号は、書き込み信号（Ｗ）とデータ特殊関数信号
ＤＳＦが高レベルである間に行アドレス・ストローブ信
号（ＲＡＳ）の立ち下がり端が発生することによって指
定される。そののち、列アドレス・ストローブ信号（Ｃ
ＡＳ）または書き込み信号（Ｗ）のどちらでも最後に立
ち下がり端が発生することによって有効データが色レジ
スタ中に書き込まれる。

【００４４】次に図１１を参照すると、ビデオランダム
アクセスメモリおよびＺバッファメモリによって列の選
択のために使用されるその他の制御信号のタイミング図
が示されている。ロード・列アドレスレジスタ制御信号
は、書き込み信号が高レベルでデータ特殊関数信号が低
レベルの間に行アドレス・ストローブ信号（ＲＡＳ）の
立ち下がり端が発生することによって許可される。その
のち、データ特殊関数信号ＤＳＦが高レベルの間に列ア
ドレス信号（ＣＡＳ）の立ち下がり端が発生し、それに
続いて書き込み信号の立ち下がり端が発生して、列アド
レスを列アドレスデコーダ中へ書き込む。

【００４５】次に図１２を参照すると、ビデオランダム
アクセスメモリとＺバッファメモリとによってデータの
書き込みのために使用される、更に別の制御信号のタイ
ミング図が示されている。書き込み信号（Ｗ）が高レベ
ルでデータ特殊関数信号が低レベルの間に行アドレス・
ストローブ信号の立ち下がり端が発生する。データ特殊
関数信号ＤＳＦが低レベルの間に、列アドレス・ストロ
ーブ信号（ＣＡＳ）の立ち下がり端も発生する。次に書
き込み信号（Ｗ）の立ち下がり端によってデータが書き
込まれる。これはブロック書き込み信号Ｂ／ＷまたはＢ
ＷＥを発生する。

【００４６】図８のリード１６５上の列信号のブロック
は、マルチプレクサ１８１、１８２、１８３、そして１
８４からの信号が書き込み選択回路１７１、１７２、１
７３、そして１７４を通過するか否かを決定する。マル
チプレクサへ与えられる４から１のコードは、通常の書
き込み処理のために書き込み選択回路へ与えられる。デ
ータバスリードＤＱ０、ＤＱ１、ＤＱ２、そしてＤＱ３
からの４ビットコードはブロック書き込み処理のために
マルチプレクサ１８１、１８２、１８３、そして１８４
へ与えられる。

【００４７】再び図７と図８を参照すると、単一のアド
レスに対する通常のランダムアクセス書き込み処理のた
めに、データビットはデータ入力リードＤＱ０、ＤＱ
１、ＤＱ２、そしてＤＱ３へ与えられる。与えられた行
アドレスは記憶セルの望みの行を選択する。与えられた
列アドレスビットＡ２−Ａ８は解読されて４列のグルー
プ、すなわち図７に示された列群を選択し、４個の書き
込み選択回路１７１、１７２、１７３、そして１７４を
許可する高レベル信号を供給する。列アドレスの最下位
ビットＡ０とＡ１は４から１のコードへ解読されて、そ
れはマルチプレクサ１８１、１８２、１８３、そして１
８４へ与えられる。これらのマルチプレクサはこれに従
って、書き込み選択回路へ４から１の高レベル信号を供
給する。このように、ブロック書き込み制御回路ＢＷＣ
００、ＢＷＣ０１、ＢＷＣ０２、そしてＢＷＣ０３の各
々の中で１個のトランジスタゲートだけが許可される。
リードＤＱ０、ＤＱ１、ＤＱ２、そしてＤＱ３へ供給さ
れたデータビットは、書き込みマスクレジスタ中に記憶
されているデータの制御下でデータ入力マルチプレクサ
１９１，１９２，１９３、そして１９４を通って送り出
される。与えられたデータビットは単一の許可されたト
ランジスタゲートを通って伝送され、メモリアレイまた
はＺバッファアレイ中の１個の列へ送られる。この結
果、与えられた１個のデータビットは、メモリアレイＭ
Ａ００またはＺバッファアレイＺＢＡ００中の、その行
アドレスと選ばれた１個の列との交点に位置する１個の
セル中に書き込まれる。単一の画素を表しているデータ
はすべて、メモリプレーンＭＰ０のメモリアレイの同じ
行と列のアドレスを有する複数個の記憶セルとＺバッフ
ァプレーンＺＢＰ０中の複数個の記憶セル中へ同時に書
き込まれる。

【００４８】メモリアレイからの直列データ出力処理は
ランダムアクセスデータ入力処理と同期していないた
め、直列データは表示画像を表すために必要な時に随
時、メモリアレイから直列レジスタへ転送することがで
きる。データは選ばれた行によって直列レジスタへ転送
される。選ばれたデータ行は、メモリアレイから付随す
る直列レジスタへ同時に転送される。各直列レジスタか
ら、データはすべての他のメモリアレイからのデータと
並列的に、逐次的なストリームとして読み出される。こ
のデータは図１のレジスタ１０７の入力へ並列的に与え
られる。このレジスタはデータの並列シーケンスを画素
データの直列シーケンスへ変換して、ビデオパレット１
０８へ送り出す。ビデオ信号への解読と変換とによって
リード１２７上に得られたビデオ信号は、ビデオ表示装
置１１２上の画像中に表示すべき望みの画素を表すもの
となる。

【００４９】本発明の実施例について説明してきた。こ
こに述べた実施例は、以上の説明から明かとなるであろ
うその他の実施例と共に、本発明の特許請求の範囲に含
まれると解釈されるべきである。

【００５０】以上の説明に関して更に以下の項を開示す
る。 （１） ランダムアクセスメモリであって：複数個のメ
モリプレーンであって、各々のメモリプレーンが、Ｎ個
のメモリアレイ；各々が１個のメモリアレイへつながれ
たＮ個の直列レジスタ；Ｎ個のブロック書き込み制御回
路；行アドレスデコーダ；を含んでいる複数個のメモリ
プレーン；ブロック解読および個々の列解読の両用に配
置された列アドレスデコーダ；すべてのメモリアレイを
つないでいるアドレスバス；すべてのメモリアレイをつ
ないでいるデータバス；を含み、前記複数個のメモリプ
レーン、前記アドレスバス、そして前記データバスがす
べて単一の半導体基板上に作製されている、ランダムア
クセスメモリ。

【００５１】（２） 第１項記載のランダムアクセスメ
モリであって、前記メモリアレイの各各が：アドレス指
定が可能な行と列に配置されたダイナミックＭＯＳメモ
リセルのアレイ；ランダムアクセスデータ入力端子；直
列アクセスデータ出力端子；を含んでいるランダムアク
セスメモリ。

【００５２】（３） 第２項記載のランダムアクセスメ
モリであって、前記メモリアレイの各各が：ランダム書
き込み動作とブロック書き込み動作とを制御するための
制御信号を受信するための手段；を含んでいるランダム
アクセスメモリ。

【００５３】（４） 第１項記載のランダムアクセスメ
モリであって、前記列アドレスデコーダが、複数個のメ
モリプレーンのメモリアレイのすべてのアレイに対する
上位アドレスビットの同じグループに応答し、また複数
個のメモリプレーンの別々になったメモリアレイに対す
る異なる下位アドレスビットの組に応答するようになっ
ているランダムアクセスメモリ。

【００５４】（５） ランダムアクセスメモリであっ
て：複数個のメモリプレーンであって、各々のメモリプ
レーンが、Ｎ個のメモリアレイ；各々が１個のメモリア
レイへつながれたＮ個の直列レジスタ；Ｎ個のブロック
書き込み制御回路；行アドレスデコーダ；ブロック解読
および個々の列解読の両用に配置された列アドレスデコ
ーダ；を含んでいる複数個のメモリプレーン；すべての
メモリアレイをつないでいるアドレスバス；すべてのメ
モリアレイをつないでいるデータバス；を含み、前記複
数個のメモリプレーン、前記アドレスバス、そして前記
データバスがすべて単一の半導体基板上に作製されてい
る、ランダムアクセスメモリ。

【００５５】（６） 第５項記載のランダムアクセスメ
モリであって、前記メモリアレイが各各が：アドレス指
定が可能な行と列に配置されたダイナミックＭＯＳメモ
リセルのアレイ；ランダムアクセスデータ入力端子；直
列アクセスデータ出力端子；を含んでいるランダムアク
セスメモリ。

【００５６】（７） 第６項記載のランダムアクセスメ
モリであって、前記メモリアレイの各各が：ランダム書
き込み動作とブロック書き込み動作とを制御するための
制御信号を受信するための手段；を含んでいるランダム
アクセスメモリ。

【００５７】（８） 第５項記載のランダムアクセスメ
モリであって、前記列アドレスデコーダが、複数個のメ
モリプレーンのメモリアレイのすべてのアレイに対する
上位アドレスビットの同じグループに応答し、また複数
個のメモリプレーンの別々になったメモリアレイに対す
る異なる下位アドレスビットの組に応答するようになっ
ているランダムアクセスメモリ。

【００５８】（９） ランダムアクセスメモリであっ
て、：複数個のメモリプレーンであって、各々のメモリ
プレーンが、Ｎ個のメモリアレイ；各々が１個のメモリ
アレイへつながれたＮ個の直列レジスタ；Ｎ個のブロッ
ク書き込み制御回路；を含んでいる複数個のメモリプレ
ーン；行アドレスデコーダ；ブロック解読および個々の
列解読の両用に配置された列アドレスデコーダ；すべて
のメモリアレイをつないでいるアドレスバス；すべての
メモリアレイをつないでいるデータバス；を含み、前記
複数個のメモリプレーン、前記アドレスバス、そして前
記データバスがすべて単一の半導体基板上に作製されて
いる、ランダムアクセスメモリ。

【００５９】（１０） 第９項記載のランダムアクセス
メモリであって、前記メモリアレイの各々が：アドレス
指定が可能な行と列に配置されたダイナミックＭＯＳメ
モリセルのアレイ；ランダムアクセスデータ入力端子；
直列アクセスデータ出力端子；を含んでいるランダムア
クセスメモリ。

【００６０】（１１） 第１０項記載のランダムアクセ
スメモリであって、前記メモリアレイの各々が：ランダ
ム書き込み動作とブロック書き込み動作とを制御するた
めの制御信号を受信するための手段；を含んでいるラン
ダムアクセスメモリ。

【００６１】（１２） 第９項記載のランダムアクセス
メモリであって、前記列アドレスデコーダが、複数個の
メモリプレーンのメモリアレイのすべてのアレイに対す
る上位アドレスビットの同じグループに応答し、また複
数個のメモリプレーンの別々になったメモリアレイに対
する異なる下位アドレスビットの組に応答するようにな
っているランダムアクセスメモリ。

【００６２】（１３） Ｚバッファメモリであって：複
数個のＺバッファプレーンであって、各々のＺバッファ
プレーンが、Ｎ個のＺバッファアレイ；Ｎ個のブロック
書き込み制御回路；行アドレスデコーダ；ブロック解読
および個々の列解読の両用に配置された列アドレスデコ
ーダ；を含む複数個のＺバッファプレーン；すべてのＺ
バッファアレイをつないでいるアドレスバス；すべての
Ｚバッファアレイをつないでいるデータバス；を含み、
前記複数個のＺバッファプレーン、前記アドレスバス、
そして前記データバスがすべて単一の半導体基板上に作
製されている、Ｚバッファメモリ。

【００６３】（１４） 第１３項記載のＺバッファメモ
リであって：前記Ｚバッファアレイの各々が：アドレス
指定が可能な行と列に配置された半導体記憶セルのアレ
イ；ランダムアクセスデータ入力端子；直列アクセスデ
ータ出力端子；を含んでいるＺバッファメモリ。

【００６４】（１５） 第１４項記載のＺバッファメモ
リであって、前記Ｚバッファアレイの各々が：ランダム
書き込み動作とブロック書き込み動作とを制御するため
の制御信号を受信するための手段；を含んでいるＺバッ
ファメモリ。

【００６５】（１６） 第１５項記載のＺバッファメモ
リであって、ダイナミックメモリセルを有するＭＯＳ集
積回路として作製されたＺバッファメモリ。

【００６６】（１７） 第１５項記載のＺバッファメモ
リであって、スタティックメモリセルを有する集積回路
として作製されたＺバッファメモリ。

【００６７】（１８） 第１５項記載のＺバッファメモ
リであって、バイポーラ半導体集積回路として作製され
たＺバッファメモリ。

【００６８】（１９） 第１３項記載のＺバッファメモ
リであって、前記列アドレスデコーダが、複数個のＺバ
ッファプレーンのＺバッファアレイのすべてのアレイに
対する上位アドレスビットの同じグループに応答し、ま
た複数個のＺバッファプレーンの別々になったＺバッフ
ァアレイに対する異なる下位アドレスビットの組に応答
するようになっているＺバッファメモリ。

【００６９】（２０） Ｚバッファメモリであって：複
数個のＺバッファプレーンであって、各々のＺバッファ
プレーンが、Ｎ個のＺバッファアレイ；Ｎ個のブロック
書き込み制御回路；を含んでいる複数個のバッファプレ
ーン；行アドレスデコーダ；ブロック解読および個々の
列解読の両用に配置された列アドレスデコーダ；すべて
のＺバッファアレイをつないでいるアドレスバス；すべ
てのＺバッファアレイをつないでいるデータバス；を含
み、前記複数個のＺバッファプレーン、前記アドレスバ
ス、そして前記データバスがすべて単一の半導体基板上
に作製されている、Ｚバッファメモリ。

【００７０】（２１） 第２０項記載のＺバッファメモ
リであって、前記列アドレスデコーダが、複数個のＺバ
ッファプレーンのＺバッファアレイのすべてのアレイに
対する上位アドレスビットの同じグループに応答し、ま
た複数個のＺバッファプレーンの別々になったＺバッフ
ァアレイに対する異なる下位アドレスビットの組に応答
するようになっているＺバッファメモリ。

【００７１】（２２） ビデオ表示システムであって：
データプロセッサ；複数個のプレーンを有するビデオラ
ンダムアクセスメモリであって、各々のビデオランダム
アクセスメモリプレーンが、Ｎ個のメモリアレイ；各々
が１個のメモリアレイへつながれたＮ個の直列レジス
タ；ブロック書き込み制御回路；行アドレスデコーダ；
ブロック解読および個々の列解読の両用に配置された列
アドレスデコーダ；を含んでいるビデオランダムアクセ
スメモリ；前記データプロセッサをビデオランダムアク
セスメモリのすべてのアレイへつないでいるアドレスバ
ス；前記データプロセッサをビデオランダムアクセスメ
モリのすべてのアレイへつないでいるデータバス；ビデ
オ表示装置；前記直列レジスタを前記ビデオ表示装置へ
つないでいる直列データバス；を含むランダムアクセス
メモリ。

【００７２】（２３） 第２２項記載のビデオ表示シス
テムであって、前記メモリアレイの各各が：アドレス指
定が可能な行と列に配置された半導体メモリセルのアレ
イ；ランダムアクセスデータ入力端子；直列アクセスデ
ータ出力端子；を含んでいるビデオ表示システム。

【００７３】（２４） 第２２項記載のビデオ表示シス
テムであって、前記メモリアレイの各各が：ランダム書
き込み動作、ブロック書き込み動作、転送動作、そして
直列読み出し動作を制御するための制御信号を受信する
ための手段；を含んでいるビデオ表示システム。

【００７４】（２５） 第２２項記載のビデオ表示シス
テムであって、前記列アドレスデコーダが、複数個のメ
モリプレーンのメモリアレイのすべてのアレイに対する
上位アドレスビットの同じグループに応答し、また複数
個のメモリプレーンの別々になったメモリアレイに対す
る異なる下位アドレスビットの組に応答するようになっ
いるビデオ表示システム。

【００７５】（２６） 第２２項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリプレ
ーンの各々がＺバッファプレーンと対になっており、Ｎ
個のＺバッファアレイであって、各バッファアレイが前
記ビデオランダムアクセスメモリの付随する１個のメモ
リアレイと対になって、付随するメモリアレイの共通に
アドレス指定されたメモリセル中に記憶された関連する
画素情報に関する深さ情報を蓄えるようになったＮ個の
Ｚバッファアレイ；を含むビデオ表示システム。

【００７６】（２７） 第２６項記載のビデオ表示シス
テムであって、各Ｚバッファが：アドレス指定可能なよ
うに行と列に配置され、それらのアドレスが前記ビデオ
ランダムアクセスメモリの付随のメモリアレイのメモリ
セルと共通になっている半導体記憶セルのアレイ；を含
んでいるビデオ表示システム。

【００７７】（２８） 第２６項記載のビデオ表示シス
テムであって、前記Ｚバッファの各々が：ランダム書き
込み動作、ブロック書き込み動作、そしてランダム読み
出し動作を制御するための制御信号を受信するための手
段；を含んでいるビデオ表示システム。

【００７８】（２９） 第２２項記載のビデオ表示シス
テムであって、更に：複数個のＺバッファプレーンを有
するＺバッファであって、各バッファプレーンが：Ｎ個
のバッファアレイ；Ｎ個のバッファブロック書き込み制
御回路；Ｚバッファ行アドレスデコーダ；ブロック解読
と個々の列解読の両用に配置されたＺバッファ列アドレ
スデコダ；を含んでいるＺバッファ；前記データプロセ
ッサを前記複数個のＺバッファメモリアレイへ相互接続
するアドレスバス；前記複数個のＺバッファアレイをつ
ないでいるデータバス；を含み、前記複数個のＺバッフ
ァプレーン、前記アドレスバス、そして前記データバス
がすべて単一の半導体基板上に作製されている、ビデオ
表示システム。

【００７９】（３０） 第２９項記載のビデオ表示シス
テムであって、前記Ｚバッファ列アドレスデコーダが、
複数個のＺバッファプレーンのＺバッファアレイのすべ
てのアレイに対する上位アドレスビットの同じグループ
に応答し、また複数個のＺバッファプレーンの別々にな
ったＺバッファアレイに対する異なる下位アドレスビッ
トのグループに応答するようになっているビデオ表示シ
ステム。

【００８０】（３１） 第２９項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリのメ
モリアレイと前記Ｚバッファメモリアレイとが単一のＭ
ＯＳ集積回路として作製されている、ビデオ表示システ
ム。

【００８１】（３２） 第２９項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリのメ
モリアレイと前記Ｚバッファアレイとが別々になった集
積回路として作製されている、ビデオ表示システム。

【００８２】（３３） 第２９項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリのメ
モリアレイと前記Ｚバッファメモリアレイが両方ともＭ
ＯＳ集積回路として作製されている、ビデオ表示システ
ム。

【００８３】（３４） 第２９項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリがダ
イナミックＭＯＳセル集積回路として作製され、また前
記Ｚバッファアレイがスタティックセル集積回路として
作製されている、ビデオ表示システム。

【００８４】（３５） 第２９項記載のビデオ表示シス
テムであって、前記ビデオランダムアクセスメモリがダ
イナミックＭＯＳセル集積回路として作製され、また前
記Ｚバッファアレイがバイポーラ半導体集積回路として
作製されている、ビデオ表示システム。

【００８５】（３６） データ処理システムであって：
データプロセッサ；複数個のプレーンを有するランダム
アクセスメモリであって、各ランダムアクセスメモリプ
レーンが：Ｎ個のメモリアレイ；各々が１個のメモリア
レイへつながれたＮ個の直列レジスタ；ブロック書き込
み制御回路；行アドレスデコーダ；ブロック解読と個々
の列解読との両用に配置された列デコーダ；を含んでい
るランダムアクセスメモリ；複数個のＺバッファプレー
ンを有するＺバッファメモリであって、各Ｚバッファ
が：Ｎ個のＺバッファアレイ；Ｎ個のＺバッファブロッ
ク書き込み回路；Ｚバッファ行アドレスデコーダ；ブロ
ック解読と個々の列解読との両用に配置されたＺバッフ
ァ列アドレスデコーダ；を含んでいるＺバッファメモ
リ；前記データプロセッサを前記ランダムアクセスメモ
リと前記Ｚバッファメモリのすべてのアレイへ相互接続
しているアドレスバス；前記データプロセッサを前記ラ
ンダムアクセスメモリと前記Ｚバッファメモリのすべて
のアレイへ相互接続しているデータバス；前記ランダム
アクセスメモリおよび前記Ｚバッファメモリと相互接続
を形成して、前記ランダムアクセスメモリの直列レジス
タからの直列にアクセスされた情報と前記Ｚバッファメ
モリからのランダムにアクセスされた情報とから望みの
出力を作成するための出力構成；を含むデータ処理シス
テム。

【００８６】（３７） 単一の半導体チップメモリ構成
中でブロック書き込み処理のためにメモリ場所を選択す
るための方法であって：複数個の色レジスタ中へ同時に
情報を記憶させること；単一の半導体チップ上の複数個
のメモリアレイ中で、個別にアドレス指定された行を同
時にアドレス指定すること；単一の半導体チップ上の複
数個のメモリアレイの各々において、選ばれた列ブロッ
クを同時にアドレス指定すること；単一の半導体チップ
メモリ構成中で、複数個のメモリアレイの選ばれた列ブ
ロック中へ、複数個の色レジスタからの情報を同時に書
き込むこと；の工程を含む方法。

【００８７】（３８） 第３７項記載の、単一の半導体
チップメモリ構成中でブロック書き込み処理のためにメ
モリ場所を選択するための方法であって、更に：各メモ
リアレイに付随する直列レジスタの同じ選ばれた行から
同時にデータを転送すること；複数個の付随する直列レ
ジスタからビデオ表示回路へデータを同時に読み出すこ
と；の工程を含む方法。

【００８８】（３９） データ処理システムはデータプ
ロセッサ１００と、複数個のメモリプレーンを備えて構
成されたランダムアクセスメモリを含む。各メモリプレ
ーンＭＰ０は、Ｎ個のメモリアレイＭＡ００−ＭＡ０
３；それぞれ１個のメモリアレイへつながれたＮ個の直
列レジスタＳＲ００−ＳＲ０３；Ｎ個のブロック書き込
み制御回路ＢＷＣ００−ＢＷＣ０３；行アドレスデコー
ダ１５３；ブロック解読と個々の列解読との両用に配置
された列アドレスデコーダ１５８を含んでいる。アドレ
スバス１５６；１６０とデータバスＤＱ０−ＤＱ３がデ
ータプロセッサとすべてのメモリアレイとをつないでい
る。データをＮ個のメモリアレイ中へ書き込むためのラ
ンダムアクセスは個々のビット毎でもあるいはビットの
ブロック毎でも可能である。複数個のメモリプレーン、
アドレスバス、そしてデータバスはすべて単一の半導体
基板上に作製されている。更に、複数個のＺバッファプ
レーンを備えたＺバッファメモリ（図４）が含まれる。
各Ｚバッファプレーンは、Ｎ個のＺバッファアレイ；Ｎ
個のＺバッファブロック書き込み制御回路；Ｚバッファ
行アドレスデコーダ；ブロック解読と個々の列解読との
両用に配置されたＺバッファ列アドレスデコーダを含ん
でいる。更に、前記アドレスバスと前記データバスが前
記データプロセッサをすべてのＺバッファアレイへ接続
して、Ｚバッファメモリ中への個々のビット毎のあるい
はビットブロック毎のデータのランダムアクセス書き込
みを行う。

【００８９】〔関連特許等〕以下の同時譲渡の特許出願
および特許をここに参考のために引用する。 米国特許出願番号 出願日 ＴＩ社ケース番号 第０７／８２１，６４１号 １９８６年１月２３日 ＴＩ−０９４８４ 第０７／３８７，５６９号 １９８９年７月２８日 ＴＩ−１４３１５ 第０７／５６３，４６９号 １９９０年８月 ６日 ＴＩ−１４７５５ 第０７／５６３，４７１号 １９９０年８月 ６日 ＴＩ−１５２１１ 第０７／５６３，４７２号 １９９０年８月 ６日 ＴＩ−１４２５４ 米国特許 第４，２８１，４０１号 ＴＩ−０７９２８ 第４，６３９，８９０号 ＴＩ−０９８６９ 第４，７４７，０８１号 ＴＩ−０７９７０ 第４，８０７，１８９号 ＴＩ−１２９２１

【図面の簡単な説明】

【図１】画像処理システムの一部分のブロック図。

【図２】ビデオランダムアクセスメモリおよびＺバッフ
ァメモリ中の回路ブロック図。

【図３】ビデオランダムアクセスメモリおよびＺバッフ
ァメモリ中の回路ブロック図。

【図４】ビデオランダムアクセスメモリおよびＺバッフ
ァメモリ中の回路ブロック図。

【図５】ビデオランダムアクセスメモリおよびＺバッフ
ァメモリ中の回路ブロック図。

【図６】図２−図５の配置を示す図。

【図７】ブロック書き込み制御回路を備えて配置された
ランダムアクセスメモリ列アドレスデコーダのブロック
図。

【図８】ブロック書き込み制御回路を備えて配置された
ランダムアクセスメモリ列アドレスデコーダのブロック
図。

【図９】図７と図８の配置を示す図。

【図１０】図２−図５、図７、そして図８の回路を動作
させるためのタイミング図。

【図１１】図２−図５、図７、そして図８の回路を動作
させるためのタイミング図。

【図１２】図２−図５、図７、そして図８の回路を動作
させるためのタイミング図。

【符号の説明】

１００ データ処理システム １０１ ホストバス １０２ ホスト処理システム １０３ 図形プロセッサ １０４ メモリバス １０５ ビデオランダムアクセスメモリ（ＶＲＡＭ） １０６ ランダムアクセスメモリ １０７ データレジスタ １０８ ビデオパレット １１０ デジタルからビデオへの変換器 １１２ ビデオ表示装置 １１４ 読み出し専用メモリ １１５ Ｚバッファメモリ １１６ ビデオ制御バス １１８ ビデオ出力バス １２０ リード １２５ バス １２７ 出力ライン １５０ 行アドレスバス １５３ 行アドレスデコーダ １５８ 列アドレスデコーダ １５９ バス １６０ 直列アドレスバス １６３ 転送制御リード １６５ リード １７０ Ｚバッファメモリ １７１，１７２，１７３，１７４ 書き込み選択回路 １８１，１８２，１８３，１８４ マルチプレクサ １９１，１９２，１９３，１９４ データ入力マルチプ
レクサ ２０１，２０２，２０３，２０４ 色レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスメモリであって：複数
   個のメモリプレーンであって、各々のメモリプレーン
   が、 Ｎ個のメモリアレイ；各々が１個のメモリアレイへつな
   がれたＮ個の直列レジスタ；Ｎ個のブロック書き込み制
   御回路；行アドレスデコーダ；を含んでいる複数個のメ
   モリプレーン；ブロック解読および個々の列解読の両用
   に配置された列アドレスデコーダ；すべてのメモリアレ
   イをつないでいるアドレスバス；すべてのメモリアレイ
   をつないでいるデータバス；を含み、 前記複数個のメモリプレーン、前記アドレスバス、そし
   て前記データバスがすべて単一の半導体基板上に作製さ
   れている、ランダムアクセスメモリ。
2. 【請求項２】 単一の半導体チップメモリ構成中でブロ
   ック書き込み処理のためにメモリ場所を選択するための
   方法であって：複数個の色レジスタ中へ同時に情報を記
   憶させること；単一の半導体チップ上の複数個のメモリ
   アレイ中で、個別にアドレス指定された行を同時にアド
   レス指定すること；単一の半導体チップ上の複数個のメ
   モリアレイの各々において、選ばれた列ブロックを同時
   にアドレス指定すること；単一の半導体チップメモリ構
   成中で、複数個のメモリアレイの選ばれた列ブロック中
   へ、複数個の色レジスタからの情報を同時に書き込むこ
   と；の工程を含む方法。