JPH06169018A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH06169018A
JPH06169018A JP4319551A JP31955192A JPH06169018A JP H06169018 A JPH06169018 A JP H06169018A JP 4319551 A JP4319551 A JP 4319551A JP 31955192 A JP31955192 A JP 31955192A JP H06169018 A JPH06169018 A JP H06169018A
Authority
JP
Japan
Prior art keywords
film
contact hole
substrate
reflow
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4319551A
Other languages
English (en)
Other versions
JPH07105441B2 (ja
Inventor
Akira Isobe
晶 磯部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4319551A priority Critical patent/JPH07105441B2/ja
Priority to EP93119232A priority patent/EP0600423B1/en
Priority to DE69327778T priority patent/DE69327778T2/de
Priority to KR1019930025770A priority patent/KR0134326B1/ko
Priority to US08/159,227 priority patent/US5512512A/en
Publication of JPH06169018A publication Critical patent/JPH06169018A/ja
Publication of JPH07105441B2 publication Critical patent/JPH07105441B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/04—Planarisation of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/059—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by reflowing or applying pressure

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】層間絶縁膜に形成されたコンタクト孔へのＡｌ
膜の埋め込み性を向上させると共に、ジャンクションリ
ークの発生をなくす。 【構成】半導体基板１上の層間絶縁膜２にコンタクト孔
３を形成する。次にスパッタチャンバー内でＴｉＮ／Ｔ
ｉ膜４とＡｌ膜５をスパッタ法により形成する。次に基
板をリフローチャンバーに移す。この時Ａｌ膜５上に自
然酸化膜６が形成される。この自然酸化膜６をＡｒガス
のプラズマにより除去したのち、基板を加熱しＡｌ膜を
リフローさせる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、Ａｌによってコンタクト孔を埋設する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、Ａｌ膜やＳｉやＣｕを含むＡｌ合
金膜（以下単にＡｌ膜という）をコンタクト孔等へ埋め
込む方法としては、バイアススパッタ法、高温スパッタ
法、スパッタ後リフロー法等が提案されている。バイア
ススパッタ法はＡｌターゲットをスパッタして半導体基
板上にＡｌを成膜すると同時に、半導体基板側にＲＦ電
圧をかけ、Ａｒイオンで成膜されたＡｌをスパッタエッ
チングすることにより、Ａｌを流動化（リフロー）さ
せ、コンタクト孔内に埋め込む方法である。高温スパッ
タ法は、スパッタ法によりＡｌを成膜すると同時に基板
をヒータにより高温に加熱し、Ａｌをコンタクト孔内に
埋め込む方法である。
【０００３】スパッタ後リフロー法としては、例えば、
Ｃ．Ｓ．パーク（Ｐａｒｋ）等によりプロシーディング
エイス ＶＬＳＩ マルチレベル インターコネクシ
ョンカンフアレンス（Ｐｒｏｃｅｅｄｉｎｇ ８ｔｈ
ＶＬＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ），３２６頁（１
９９１年）に報告されている。この方法は図５に示すよ
うに、ガス導入管１７を有するスパッタチャンバー１１
とリフローチャンバー１３Ａとゲートバルブ１６を有す
る搬送チャンバー１２を用いるものである。尚１８Ａ〜
１８Ｃは排気管である。
【０００４】まずスパッタチャンバー１１上に半導体基
板１をセットし、Ａｌターゲット１４により低温で層間
絶縁膜上にＡｌ膜を形成したのち、搬送チャンバー１２
を介して半導体基板をリフローチャンバー１３Ａ中の高
温加熱機構付き支持台１５Ｂ上に送り、基板を４５０〜
４８０℃に加熱してＡｌをリフローさせ、コンタクト孔
を埋め込むものである。
【０００５】これらの技術のうち、バイアススパッタ法
では、ターゲットのスパッタと基板のスパッタエッチン
グを同時に行う為、基板に対するバイアスを適当な値に
設定するのが難しく、Ａｒイオンを膜中に取込んでしま
い、膜質が劣化し、エレクトロマイグレーション耐性が
劣化する。また、表面モフォロジーも悪く、加工性やア
ライメント性に問題がある。高温スパッタ法ではＡｒの
膜中への取込や、それにともなう膜質の劣化はないが、
表面モフォロジーは悪く、バイアススパッタと同様の問
題を抱えている。また、スパッタ成膜中の温度制御は難
しく、再現性に乏しいという問題点も有する。
【０００６】一方、スパッタ後リフロー法では、上記２
つの技術の抱える問題点が解決される。すなわち、この
方法によると、基板にバイアスを掛けていない為にＡｒ
の膜中への取込はなく、膜質や信頼性の劣化はない。リ
フローを成膜後に行っている為に、温度制御も容易で、
再現性がある。更に、表面モフォロジーも滑らかで、加
工やアライメントも問題無い。表面モフォロジーが良い
理由は、高温スパッタ等では、高温中で成膜する為に、
スパッタ雰囲気中のＯ2 や水分等の不純物を取込みやす
いのに対し、この方法では成膜は低温で行う為、こうし
た不純物の取込が無い為と考えられる。
【０００７】
【発明が解決しようとする課題】以上説明したように、
スパッタ後リフロー法では他の埋め込み方法に比べ有利
な点が多いが、スパッタとリフローを別々に行う為、プ
ロセス時間が長くなるという問題点がある。スループッ
トを向上させる為には、スパッタとリフローを別のチャ
ンバーで行い、１枚目の基板をリフローしている間に２
枚目の基板にスパッタ成膜する方法が考えられるが、ス
パッタチャンバーからリフローチャンバーに搬送中に、
真空中とはいえ、Ａｌ膜表面が薄く酸化されてしまい、
これによりコンタクト孔への埋め込み性が劣化してしま
う。この対策としてＡｌ膜のリフロー温度を高くする
と、バリアメタルを通して下地拡散層とＡｌが反応し、
アルミスパイクが発生し、ジャンクションリーク等が生
じ、半導体装置の信頼性及び歩留りが低下するという問
題点がある。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上に形成された層間絶縁膜に
コンタクト孔を形成する工程と、このコンタクト孔を含
む全面にＡｌ膜を形成する工程と、このＡｌ膜の表面に
不活性ガスのプラズマを照射し表面の自然酸化膜を除去
する工程と、前記半導体基板を加熱し自然酸化膜が除去
された前記Ａｌ膜を流動化させ前記コンタクト孔を埋め
ると共に表面を平坦化する工程とを含むものである。
【０００９】第２の発明の半導体装置の製造方法は、半
導体基板上に形成された層間絶縁膜にコンタクト孔を形
成する工程と、このコンタクト孔を含む全面にＡｌ膜を
形成する工程と、１００ｅＶ以下のイオンエネルギーを
有する不活性ガスのプラズマを前記Ａｌ膜の表面に照射
し表面の自然酸化膜を除去すると同時にこのＡｌ膜を加
熱し流動化させ前記コンタクト孔を埋める工程とを含む
ものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１１】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図、図２は実施例に用いる成膜装置の構成図である。
【００１２】この成膜装置は、ガス導入管１７Ａと排気
管１８Ａを有するスパッタチャンバー１１と、ガス導入
管１７Ｂと排気管１８Ｃとを有するリフローチャンバー
１３と、ゲートバルブ１６と排気管１８Ｂとを有しスパ
ッタチャンバー１１とリフローチャンバー１３とを接続
する搬送チャンバー１２とから主に構成されている。以
下、図１及び図２を用いて説明する。
【００１３】まず図１（ａ）に示すように、シリコン等
の半導体基板１上に厚さ約１μｍのＢＰＳＧ膜等からな
る層間絶縁膜２を形成する。次でこの層間絶縁膜２に幅
約０．４μｍのコンタクト孔３を形成したのちバリアメ
タルとして、ＴｉＮ／Ｔｉ膜４をスパッタ法により約
０．１μｍの厚さに成膜する。
【００１４】次に図２に示したスパッタチャンバー１１
の支持台１５Ａに基板をセットしたのち、Ａｌターゲッ
ト１４を用いるＡｒスパッタ法にて図１（ｂ）に示すよ
うに、厚さ０．５μｍのＡｌ膜５（又はＡｌ合金膜）を
形成する。
【００１５】次に、真空から出す事なく基板１を搬送チ
ャンバー１２を介してリフローチャンバー１３に搬送し
加熱機構付支持台１５Ｂにセットする。この時、Ａｌ膜
５の表面が酸化され約０．５ｎｍの厚さの自然酸化膜６
が形成される。基板がリフローチャンバー１３に送られ
たのち、まず、ガス導入管１７ＢよりＡｒガスを導入
し、圧力を８ｍＴｏｒｒとする。そして支持台１５Ｂに
１３．５６ＭＨｚの高周波をかけプラズマを発生させ
る。この時の基板バイアスを３００Ｖとする。イオン化
したＡｒが基板表面に衝突する事により、図１（ｃ）に
示すように、Ａｌ膜５の表面の自然酸化膜６は約１０秒
間でスパッタされ除去される。
【００１６】次に、高周波を切り、支持台１５Ｂをヒー
タ等により加熱する。基板温度を４５０℃で９０秒間保
持する事によりＡｌがリフローし、図１（ｄ）に示すよ
うに、コンタクト孔３にＡｌが埋め込まれＡｌ膜の表面
が平坦化される。
【００１７】このように第１の実施例によれば、Ａｌ膜
５の表面に形成された自然酸化膜６をＡｒのプラズマに
より除去したのち、Ａｌ膜を加熱してリフローさせてい
るため、コンタクト孔３への埋め込みが完全となり平坦
化される。
【００１８】尚、上記実施例においては、自然酸化膜６
を除去したのち基板を加熱してＡｌ膜をリフローさせる
場合について説明したが、自然酸化膜の除去と基板の加
熱を同時に行ってもよい。
【００１９】次に、第２の実施例について説明する。
【００２０】第２の実施例では、第１の実施例と同様
に、図１（ｂ）における自然酸化膜６をＡｒのプラズマ
により除去すると同時にＡｌ膜５を加熱してリフローさ
せるものであるが、Ａｌ膜５の加熱に主にこのＡｒのプ
ラズマを用いるものである。このためヒータによる基板
の加熱を低い温度で行うことができるため、加熱による
半導体素子への影響を少くできる。
【００２１】ＡｒイオンのエネルギーをＡｌ膜の昇温に
利用する為には、イオンエネルギーを低くしてイオン密
度を高くする必要がある。イオンエネルギーが高いとＡ
ｌ膜がスパッタされてしまう為である。金属のスパッタ
率とＡｒのイオンエネルギーとの関係は図３に示すよう
に、イオンエネルギーが１００ｅＶ以下ではスパッタ率
はイオンエネルギーの二乗に比例する。従ってスパッタ
率が１０-2〜１０-3程度のイオンエネルギーのＡｒプラ
ズマを用いることが望ましい。本第２の実施例ではＡｒ
のイオンエネルギーを３０〜５０ｅＶとした。
【００２２】低エネルギー、高密度イオンを発生させる
為には、例えばリフローチャンバーとして図４に示すよ
うなチャンバー１３Ｂが利用できる。
【００２３】リフローチャンバー１３Ｂには、高温加熱
機構付き支持台１５Ｂとガス導入管１７Ｂと排気管１８
Ｃの他、周囲にプラズマ発生用ＲＦコイル２１を備えて
いる。そしてこのリフローチャンバー１３Ｂは、図示し
ていないがＲＦコイル２１をさけた部分で図２における
ゲートバルブ１６を介して搬送チャンバー１２に接続さ
れた構造になっている。
【００２４】このリフローチャンバー１３Ｂを用いる場
合、圧力を１ｍＴｏｒｒとし、チャンバー周囲のプラズ
マ発生用ＲＦコイル２１に４００ｋＶの高周波を与えて
プラズマを発生させ、これとは別に高温加熱機構付支持
台１５Ｂにバイアス用１３．５６ＭＨｚの高周波を与
え、この電圧によりＡｒイオンを基板に衝突させる。プ
ラズマ発生用とバイアス用の高周波が別なので、イオン
エネルギーを低く抑えたままイオン密度を高くすること
ができる。
【００２５】イオンエネルギーで充分にＡｌ膜を加熱す
ることができれば、裏面からの基板加熱は必要無くな
る。基板の温度が低いままで、Ａｌのみリフロー温度を
越えて、コンタクト孔に流れ込むと、コンタクト孔の底
部から基板に熱が逃げる為、Ａｌと下地基板との反応は
抑制される。ここに示した方法の他にも、ＥＣＲを用い
ることにより、同様に低エネルギー、高密度イオンを得
ることができる。
【００２６】尚、上記実施例においては不活性ガスとし
てＡｒを用いた場合について説明したが、Ｎｅ等他の不
活性ガスを用いてもよい。
【００２７】
【発明の効果】以上説明したように本発明では、Ａｌ膜
を加熱してリフローする直前に不活性ガスのプラズマで
表面の自然酸化膜を除去するので、リフロー性が向上
し、高アスペク比のコンタクト孔を容易に埋め込む事が
出来る。リフローの直前に表面酸化膜を除去するので、
スパッタとリフローを別チャンバーで行なう事が出来、
スループットを向上させる事が出来る。従来のスパッタ
後リフロー法と同様に、Ａｌ膜の形成を低温で行なう
為、膜中に不純物を取込む事が少なく、滑らかな表面モ
フォロジーが得られ、アライメントや加工性にも問題は
生じない。
【００２８】またＡｌ膜の表面に衝突する不活性ガスの
イオンからのエネルギーもＡｌ膜の加熱に利用できるの
で、基板温度を低くしたままＡｌ膜の温度を高くする事
が出来る。このため、従来発生していたコンタクト底部
での拡散層とＡｌの反応が抑制され、ジャンクションリ
ークの発生が無くなり、半導体装置の信頼性及び歩留り
を向上させることができる。
【図面の簡単な説明】
【図１】本発明第１の実施例を説明するための半導体チ
ップの断面図。
【図２】実施例に用いる成膜装置の構成図。
【図３】金属のスパッタ率とＡｒイオンエネルギーとの
関係を示す図。
【図４】成膜装置を構成するリフローチャンバーの他の
例の構成図。
【図５】従来の成膜装置の一例の構成図。
【符号の説明】
１ 半導体基板 ２ 層間絶縁膜 ３ コンタクト孔 ４ ＴｉＮ／Ｔｉ膜 ５ Ａｌ膜 ６ 自然酸化膜 １１ スパッタチャンバー １２ 搬送チャンバー １３，１３Ａ，１３Ｂ リフローチャンバー １４ Ａｌターゲット １５Ａ，１５Ｂ 支持台 １６ ゲートバルブ １７，１７Ａ，１７Ｂ ガス導入管 １８Ａ〜１８Ｃ 排気管 ２１ プラズマ発生用ＲＦコイル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された層間絶縁膜に
    コンタクト孔を形成する工程と、このコンタクト孔を含
    む全面にＡｌ膜を形成する工程と、このＡｌ膜の表面に
    不活性ガスのプラズマを照射し表面の自然酸化膜を除去
    する工程と、前記半導体基板を加熱し自然酸化膜が除去
    された前記Ａｌ膜を流動化させ前記コンタクト孔を埋め
    ると共に表面を平坦化する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】 不活性ガスのプラズマ照射により自然酸
    化膜を除去すると同時に半導体基板を加熱する請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 半導体基板上に形成された層間絶縁膜に
    コンタクト孔を形成する工程と、このコンタクト孔を含
    む全面にＡｌ膜を形成する工程と、１００ｅＶ以下のイ
    オンエネルギーを有する不活性ガスのプラズマを前記Ａ
    ｌ膜の表面に照射し表面の自然酸化膜を除去すると同時
    にこのＡｌ膜を加熱し流動化させ前記コンタクト孔を埋
    める工程とを含むことを特徴とする半導体装置の製造方
    法。
JP4319551A 1992-11-30 1992-11-30 半導体装置の製造方法 Expired - Lifetime JPH07105441B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP4319551A JPH07105441B2 (ja) 1992-11-30 1992-11-30 半導体装置の製造方法
EP93119232A EP0600423B1 (en) 1992-11-30 1993-11-29 Apparatus for contact hole filling in a semiconductor device by irradiation with plasma of inert gas ions
DE69327778T DE69327778T2 (de) 1992-11-30 1993-11-29 Vorrrichtung zur Kontaktlochauffüllung in einem Halbleiterelement durch Bestrahlung mit einem Plasma aus inerten Gasionen
KR1019930025770A KR0134326B1 (ko) 1992-11-30 1993-11-30 불활성 가스이온 플라즈마의 조사에 의한 반도체 디바이스의 접촉홀 충진 방법 및 장치
US08/159,227 US5512512A (en) 1992-11-30 1993-11-30 Contact hole filling in a semiconductor device by irradiation with plasma of inert gas ions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4319551A JPH07105441B2 (ja) 1992-11-30 1992-11-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH06169018A true JPH06169018A (ja) 1994-06-14
JPH07105441B2 JPH07105441B2 (ja) 1995-11-13

Family

ID=18111524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4319551A Expired - Lifetime JPH07105441B2 (ja) 1992-11-30 1992-11-30 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5512512A (ja)
EP (1) EP0600423B1 (ja)
JP (1) JPH07105441B2 (ja)
KR (1) KR0134326B1 (ja)
DE (1) DE69327778T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5716869A (en) * 1995-09-18 1998-02-10 Yamaha Corporation Method of forming a wiring layer of a semiconductor device using reflow process
US6130158A (en) * 1995-02-15 2000-10-10 Yamaha Corporation Filling connection hole with wiring material by using centrifugal force
WO2011052296A1 (ja) * 2009-10-27 2011-05-05 住友精密工業株式会社 プラズマエッチング方法
US8551884B2 (en) 2011-05-26 2013-10-08 Elpida Memory, Inc. Method of manufacturing semiconductor device
JP2014099659A (ja) * 2014-02-26 2014-05-29 Spp Technologies Co Ltd プラズマエッチング方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326974B2 (ja) * 1994-07-28 2002-09-24 ソニー株式会社 多層配線の形成方法および半導体装置の製造方法
KR960015719A (ko) * 1994-10-12 1996-05-22 이온 충돌을 이용하여 반도체 기판상에 평탄한 층을 형성하기 위한 방법 및 장치
JPH0936230A (ja) * 1995-05-15 1997-02-07 Sony Corp 半導体装置の製造方法
US6276295B1 (en) * 1997-07-30 2001-08-21 Applied Materials, Inc. Thermal reflow method employing microwave energy
US6110821A (en) * 1998-01-27 2000-08-29 Applied Materials, Inc. Method for forming titanium silicide in situ
US5994213A (en) * 1998-02-09 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum plug process
US6077404A (en) * 1998-02-17 2000-06-20 Applied Material, Inc. Reflow chamber and process
US6949464B1 (en) * 1998-09-03 2005-09-27 Micron Technology, Inc. Contact/via force fill techniques
US6124205A (en) 1998-09-03 2000-09-26 Micron Technology, Inc. Contact/via force fill process
US6821571B2 (en) 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
KR100734257B1 (ko) * 2001-06-02 2007-07-02 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7211502B2 (en) * 2003-03-26 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105088151A (zh) * 2014-04-15 2015-11-25 北京北方微电子基地设备工艺研究中心有限责任公司 衬底上的孔隙沉积工艺及半导体加工设备
US10128151B2 (en) * 2016-12-16 2018-11-13 Globalfoundries Inc. Devices and methods of cobalt fill metallization
US11101175B2 (en) 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
CN110034016B (zh) * 2019-03-25 2022-03-29 华中科技大学 一种半导体芯片正面铝层可焊化方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293739A (ja) * 1986-06-13 1987-12-21 Toshiba Corp 半導体装置の製造方法
JPS6489340A (en) * 1987-09-30 1989-04-03 Nec Corp Method and apparatus for surface treatment
JPH0279446A (ja) * 1988-09-16 1990-03-20 Hitachi Ltd スルーホールへの金属穴埋め方法
JPH03148854A (ja) * 1989-11-06 1991-06-25 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0544648B1 (en) * 1985-05-13 1997-04-09 Nippon Telegraph And Telephone Corporation Method for forming a planarized Al thin film
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
JPS634063A (ja) * 1986-06-25 1988-01-09 Hitachi Ltd バイアススパツタ装置
IT1226491B (it) * 1986-07-01 1991-01-16 Bruno Fabbiani Documento di sicurezza provvisto di ologramma
JPS63162854A (ja) * 1986-12-25 1988-07-06 Fujitsu Ltd 金属膜形成方法
JPH038359A (ja) * 1989-06-06 1991-01-16 Fujitsu Ltd 半導体装置の製造方法
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
DE4028776C2 (de) * 1990-07-03 1994-03-10 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement
US5279669A (en) * 1991-12-13 1994-01-18 International Business Machines Corporation Plasma reactor for processing substrates comprising means for inducing electron cyclotron resonance (ECR) and ion cyclotron resonance (ICR) conditions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293739A (ja) * 1986-06-13 1987-12-21 Toshiba Corp 半導体装置の製造方法
JPS6489340A (en) * 1987-09-30 1989-04-03 Nec Corp Method and apparatus for surface treatment
JPH0279446A (ja) * 1988-09-16 1990-03-20 Hitachi Ltd スルーホールへの金属穴埋め方法
JPH03148854A (ja) * 1989-11-06 1991-06-25 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130158A (en) * 1995-02-15 2000-10-10 Yamaha Corporation Filling connection hole with wiring material by using centrifugal force
US6375687B1 (en) 1995-02-15 2002-04-23 Yamaha Corporation Filling connection hole with wiring material by using centrifugal force
US5716869A (en) * 1995-09-18 1998-02-10 Yamaha Corporation Method of forming a wiring layer of a semiconductor device using reflow process
WO2011052296A1 (ja) * 2009-10-27 2011-05-05 住友精密工業株式会社 プラズマエッチング方法
JP2011096700A (ja) * 2009-10-27 2011-05-12 Sumitomo Precision Prod Co Ltd プラズマエッチング方法
CN102473630A (zh) * 2009-10-27 2012-05-23 Spp科技股份有限公司 等离子蚀刻法
US8673781B2 (en) 2009-10-27 2014-03-18 Sumitomo Precision Products Co., Ltd. Plasma etching method
US8551884B2 (en) 2011-05-26 2013-10-08 Elpida Memory, Inc. Method of manufacturing semiconductor device
US8906806B2 (en) 2011-05-26 2014-12-09 Ps4 Luxco S.A.R.L. Method of manufacturing semiconductor device
JP2014099659A (ja) * 2014-02-26 2014-05-29 Spp Technologies Co Ltd プラズマエッチング方法

Also Published As

Publication number Publication date
US5512512A (en) 1996-04-30
EP0600423B1 (en) 2000-02-02
KR0134326B1 (ko) 1998-04-20
JPH07105441B2 (ja) 1995-11-13
DE69327778D1 (de) 2000-03-09
DE69327778T2 (de) 2000-08-31
EP0600423A1 (en) 1994-06-08

Similar Documents

Publication Publication Date Title
JPH07105441B2 (ja) 半導体装置の製造方法
US5498768A (en) Process for forming multilayer wiring
US7732314B1 (en) Method for depositing a diffusion barrier for copper interconnect applications
US6355558B1 (en) Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films
US6764940B1 (en) Method for depositing a diffusion barrier for copper interconnect applications
US6217721B1 (en) Filling narrow apertures and forming interconnects with a metal utilizing a crystallographically oriented liner layer
JP3535893B2 (ja) 半導体装置の金属層形成方法
US6548415B2 (en) Method for the etchback of a conductive material
EP0799903A2 (en) Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
JPH0897279A (ja) 半導体装置の製造方法
JPH08264530A (ja) 半導体装置の製造方法及び半導体装置の製造装置
EP0401688A2 (en) Method of forming electrical contact between interconnection layers located at different layer levels
JPH10125782A (ja) 半導体装置の製造方法
JPH04307933A (ja) タングステンプラグの形成方法
KR100259692B1 (ko) 매립형 접촉 구조를 가진 반도체 장치의 제조 방법
US6518183B1 (en) Hillock inhibiting method for forming a passivated copper containing conductor layer
JPH0964034A (ja) 半導体装置およびその製造方法
JPH01160036A (ja) 半導体装置
JPH1167766A (ja) 半導体装置の製造方法
US5888901A (en) Multilevel interconnection and method for making
JP2003133255A (ja) 障壁金属層の積層方法
JP3239460B2 (ja) 接続孔の形成方法
JPH10144790A (ja) 半導体装置における配線形成方法
Sidhwa et al. Study of the step coverage and contact resistance by using two-step TiN barrier and evolve simulation
JP3407516B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960611