JPH06169280A - 集積回路およびコードレス電話 - Google Patents
集積回路およびコードレス電話Info
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- JPH06169280A JPH06169280A JP5168791A JP16879193A JPH06169280A JP H06169280 A JPH06169280 A JP H06169280A JP 5168791 A JP5168791 A JP 5168791A JP 16879193 A JP16879193 A JP 16879193A JP H06169280 A JPH06169280 A JP H06169280A
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- Japan
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- interrupt
- external
- codec
- port
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/72—Mobile telephones; Cordless telephones, i.e. devices for establishing wireless links to base stations without route selection
- H04M1/725—Cordless telephones
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
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- H04M1/725—Cordless telephones
- H04M1/73—Battery saving arrangements
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G—PHYSICS
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Telephone Function (AREA)
Abstract
(57)【要約】
【目的】 モデムの音声、制御チャネル、およびマイク
ロコントローラ部分（４０）、ならびにコードレス電話
のマンマシーンインターフェース機能を集積するコード
レス電話の本体および送受話器中へ組入れることに特に
適した集積回路。 【構成】 集積回路は回路内エミュレーション機構、簡
略化されたキーパッド報告機構、進んだノイズ抑制機
構、低電力緊急モード機構、低コストシリアル制御バ
ス、ポートピン割込機構、進んだ電力節約機構、スペク
トル測定テストモード手段、新規の遮断機構、およびプ
ルアップ不能化機構を含む１つ以上の多数の局面を含
む。
ロコントローラ部分（４０）、ならびにコードレス電話
のマンマシーンインターフェース機能を集積するコード
レス電話の本体および送受話器中へ組入れることに特に
適した集積回路。 【構成】 集積回路は回路内エミュレーション機構、簡
略化されたキーパッド報告機構、進んだノイズ抑制機
構、低電力緊急モード機構、低コストシリアル制御バ
ス、ポートピン割込機構、進んだ電力節約機構、スペク
トル測定テストモード手段、新規の遮断機構、およびプ
ルアップ不能化機構を含む１つ以上の多数の局面を含
む。
Description
【０００１】
【発明の分野】本発明は、集積回路（ＩＣ）に関し、よ
り特定的にはモデムの音声、制御チャネル、もしくはマ
イクロコントローラ部分に関係した、またはコードレス
電話のマンマシーンインターフェース機能に関係したＩ
Ｃに関する。
り特定的にはモデムの音声、制御チャネル、もしくはマ
イクロコントローラ部分に関係した、またはコードレス
電話のマンマシーンインターフェース機能に関係したＩ
Ｃに関する。
【０００２】
【関連技術の説明】標準の電話は電気コードで互いに接
続された本体および送受話器からなる。本体自体は他の
コードによって電話網回線が延長する壁のリセプタク
ル、電話ポールまたは同様の移動不可能な構造に接続さ
れる。この移動不可能な構造への接続のために、電話の
使用者の移動の範囲は非常に制限される。送受話器を本
体にかつ本体を壁に接続するコードが長い場合でさえ
も、違う場所から電話をかけるためにすべての電話機を
移動させたり、または通話がなされた場合に送受話器を
持って歩き回ることのいずれも厄介であり得る。電話を
かけている人と移動不可能な壁または他の固定構造との
間に常に連続した物理的接続が存在するという単純な事
実が非常に不便であり得る。
続された本体および送受話器からなる。本体自体は他の
コードによって電話網回線が延長する壁のリセプタク
ル、電話ポールまたは同様の移動不可能な構造に接続さ
れる。この移動不可能な構造への接続のために、電話の
使用者の移動の範囲は非常に制限される。送受話器を本
体にかつ本体を壁に接続するコードが長い場合でさえ
も、違う場所から電話をかけるためにすべての電話機を
移動させたり、または通話がなされた場合に送受話器を
持って歩き回ることのいずれも厄介であり得る。電話を
かけている人と移動不可能な壁または他の固定構造との
間に常に連続した物理的接続が存在するという単純な事
実が非常に不便であり得る。
【０００３】コードレス電話は標準の電話に対して大幅
な改良を表わす。従来のコードレス電話においては、本
体はなお、電話網回線からのメッセージ信号が受信され
かつ送信され得るようにコードによって移動不可能な壁
のリセプタクルまたは同様のものに接続されている。し
かしながら、コードレス電話の送受話器は独立的に動作
可能な装置であり、本体への物理的な接続なしにそこか
ら通話がなされ、かつそれによって通話が受信され得
る。送受話器は送信／受信システムまたはトランシー
バ、つまりイヤピースのスピーカとマウスピースのマイ
クロホンとを有する。コードレス電話の本体および送受
話器は従来的には無線である電磁波の送信および受信に
よって確立された通信チャネルを介して互いに通信し合
う。それから、送受話器は本体からかなり離れたところ
にあってもよく、それでもなお通話を行ないかつ受けら
れる。送受話器と本体との間には電話コードが延長して
いないので、使用者は障害なく自由に動き回れる。
な改良を表わす。従来のコードレス電話においては、本
体はなお、電話網回線からのメッセージ信号が受信され
かつ送信され得るようにコードによって移動不可能な壁
のリセプタクルまたは同様のものに接続されている。し
かしながら、コードレス電話の送受話器は独立的に動作
可能な装置であり、本体への物理的な接続なしにそこか
ら通話がなされ、かつそれによって通話が受信され得
る。送受話器は送信／受信システムまたはトランシー
バ、つまりイヤピースのスピーカとマウスピースのマイ
クロホンとを有する。コードレス電話の本体および送受
話器は従来的には無線である電磁波の送信および受信に
よって確立された通信チャネルを介して互いに通信し合
う。それから、送受話器は本体からかなり離れたところ
にあってもよく、それでもなお通話を行ないかつ受けら
れる。送受話器と本体との間には電話コードが延長して
いないので、使用者は障害なく自由に動き回れる。
【０００４】これまで様々な機能を行なうためにコード
レス電話において集積回路が開発されかつ用いられてき
た。たとえばデント（Dent）他に付与された米国特許第
5,005,150号は、コードレス電話においてパルスコード
変調された（ＰＣＭ）信号を適応可能な差動パルスコー
ド変調（ＡＤＰＣＭ）信号に変換するための、集積回路
に組入れられたデジタル信号プロセッサを開示する。し
かしながら、この特許において指摘されるように、コー
ドレス電話のＩＣ開発は電力消費の問題のために阻害さ
れている。コードレス電話はそれらが移動する場合はバ
ッテリーで電力を与えられなければならず、これまでの
従来のマイクロプロセッサまたはマイクロコンピュータ
は大量生産されたコードレス電話において実際的に多量
のエネルギーを消費しすぎであると考えられている。加
えて、従来のマイクロプロセッサまたはマイクロコンピ
ュータはかかる応用のために費用がかかりすぎであると
考えられている。
レス電話において集積回路が開発されかつ用いられてき
た。たとえばデント（Dent）他に付与された米国特許第
5,005,150号は、コードレス電話においてパルスコード
変調された（ＰＣＭ）信号を適応可能な差動パルスコー
ド変調（ＡＤＰＣＭ）信号に変換するための、集積回路
に組入れられたデジタル信号プロセッサを開示する。し
かしながら、この特許において指摘されるように、コー
ドレス電話のＩＣ開発は電力消費の問題のために阻害さ
れている。コードレス電話はそれらが移動する場合はバ
ッテリーで電力を与えられなければならず、これまでの
従来のマイクロプロセッサまたはマイクロコンピュータ
は大量生産されたコードレス電話において実際的に多量
のエネルギーを消費しすぎであると考えられている。加
えて、従来のマイクロプロセッサまたはマイクロコンピ
ュータはかかる応用のために費用がかかりすぎであると
考えられている。
【０００５】コードレス電話のためのＩＣの開発に関連
した問題にもかかわらず、ＩＣの知的使用によって改良
され得るかかる電話の多数の局面が存在する。かかる局
面の例は、回路内エミュレーションモードを支持するＩ
Ｃを有すること、低減されたソフトウェアオーバーヘッ
ドおよび簡略化されたハードウェアを有するキーパッド
報告機構を有すること、進んだノイズ抑制機構を有する
こと、低いパワーエマージェンシーモードを有するこ
と、かつ低コストのシリアル制御バスを有すること、を
含む。かかる局面の他の例は、ポートピンに付加された
一般的に有用な割込機構を有すること、進んだ電力節約
機構を有すること、スペクトル測定を単純にするための
テストモード手段を有すること、遊び時間の動作可能性
を拡張するために遮断モードを有すること、および入力
モードの間の不必要な電力消費を回避するためのプルア
ップ不能化機構を有すること、を含む。かかる例の各々
は下記の個々の段落において議論される。
した問題にもかかわらず、ＩＣの知的使用によって改良
され得るかかる電話の多数の局面が存在する。かかる局
面の例は、回路内エミュレーションモードを支持するＩ
Ｃを有すること、低減されたソフトウェアオーバーヘッ
ドおよび簡略化されたハードウェアを有するキーパッド
報告機構を有すること、進んだノイズ抑制機構を有する
こと、低いパワーエマージェンシーモードを有するこ
と、かつ低コストのシリアル制御バスを有すること、を
含む。かかる局面の他の例は、ポートピンに付加された
一般的に有用な割込機構を有すること、進んだ電力節約
機構を有すること、スペクトル測定を単純にするための
テストモード手段を有すること、遊び時間の動作可能性
を拡張するために遮断モードを有すること、および入力
モードの間の不必要な電力消費を回避するためのプルア
ップ不能化機構を有すること、を含む。かかる例の各々
は下記の個々の段落において議論される。
【０００６】回路内エミュレーションモードを支持する
ＩＣを有するという上述の第１の例に関しては、かかる
局面によりＩＣ上で実行するためのソフトウェアの開発
が容易になる。当業者にとって公知のように、回路内エ
ミュレータは文字通りマイクロコントローラをハードウ
ェアと取換えて、ソフトウェアの開発者に彼らのソフト
ウェアを開発かつデバッグさせる。この取換えは、マイ
クロコントローラがシステムの残りの部分から分離して
いる場合、つまりそれがＩＣ中に組入れられていない場
合に容易に行なわれる。この取換えはマイクロコントロ
ーラがＩＣ中に組入れられている場合には容易には行な
われない。ＩＣに回路内エミュレーションモードを与え
ることは後者の場合の取換えを容易にする一方法であ
る。
ＩＣを有するという上述の第１の例に関しては、かかる
局面によりＩＣ上で実行するためのソフトウェアの開発
が容易になる。当業者にとって公知のように、回路内エ
ミュレータは文字通りマイクロコントローラをハードウ
ェアと取換えて、ソフトウェアの開発者に彼らのソフト
ウェアを開発かつデバッグさせる。この取換えは、マイ
クロコントローラがシステムの残りの部分から分離して
いる場合、つまりそれがＩＣ中に組入れられていない場
合に容易に行なわれる。この取換えはマイクロコントロ
ーラがＩＣ中に組入れられている場合には容易には行な
われない。ＩＣに回路内エミュレーションモードを与え
ることは後者の場合の取換えを容易にする一方法であ
る。
【０００７】キーパッド報告に関する上述の第２の例
は、キーパッドの経済性および汎用性のために生じる。
キーパッドに関連した低減されたコストのハードウェア
を有することが所望され、同様に、キーボードを最小量
のソフトウェアでモニタ可能なことが所望される。低減
されたハードウェアおよび最小のソフトウェアによりプ
ロセッサのコストおよび必要なクロック速度が低減され
る。
は、キーパッドの経済性および汎用性のために生じる。
キーパッドに関連した低減されたコストのハードウェア
を有することが所望され、同様に、キーボードを最小量
のソフトウェアでモニタ可能なことが所望される。低減
されたハードウェアおよび最小のソフトウェアによりプ
ロセッサのコストおよび必要なクロック速度が低減され
る。
【０００８】当業者にとっては周知のように、デジタル
情報が無線を介して送られる場合、ビット誤り率は悪化
しがちである。従来のワーキングシステムにおいて典型
的な音声を取扱って１秒につき３２のエラーが存在する
ことは珍しくはない。これらのエラーは大きな、乱れた
ポンという音およびピシッという音を引起し得る。ノイ
ズ問題のために、かつエラーがまだ完全には排除されて
いないために、当業者はノイズ抑制は改良が継続的にな
されることができ、かつなされるべきである分野である
と認識する。
情報が無線を介して送られる場合、ビット誤り率は悪化
しがちである。従来のワーキングシステムにおいて典型
的な音声を取扱って１秒につき３２のエラーが存在する
ことは珍しくはない。これらのエラーは大きな、乱れた
ポンという音およびピシッという音を引起し得る。ノイ
ズ問題のために、かつエラーがまだ完全には排除されて
いないために、当業者はノイズ抑制は改良が継続的にな
されることができ、かつなされるべきである分野である
と認識する。
【０００９】低い電力緊急モードを有するという上述の
次の例は、商用電源はしばしば割込まれてコードレス電
話のベースステーションへの電力を遮断し得るので、有
用である。かかる状況においても、使用者がベースステ
ーションに関連した送受話器を使用して電話をかけるこ
とができるということがなお所望される。多数の電話シ
ステムに電力が与えられることが必要であるが、これは
低減されたレベルでであり、他の態様では電話をかける
のに必要な電力は急速に消費される。
次の例は、商用電源はしばしば割込まれてコードレス電
話のベースステーションへの電力を遮断し得るので、有
用である。かかる状況においても、使用者がベースステ
ーションに関連した送受話器を使用して電話をかけるこ
とができるということがなお所望される。多数の電話シ
ステムに電力が与えられることが必要であるが、これは
低減されたレベルでであり、他の態様では電話をかける
のに必要な電力は急速に消費される。
【００１０】産業基準の外部装置へのシリアルインター
フェースの汎用性のために、かつ極めて単純で、融通性
があり、かつ低コストのシリアル制御バスがこれまでな
かったので、低コストのシリアル制御バスを有すること
は重要である。
フェースの汎用性のために、かつ極めて単純で、融通性
があり、かつ低コストのシリアル制御バスがこれまでな
かったので、低コストのシリアル制御バスを有すること
は重要である。
【００１１】ポートピンに加えられた一般的に有用な割
込機構を有するという上述の次の例は、マイクロコント
ローラのＩＣへの組入れのために生じる。マイクロコン
トローラがＩＣに組入れられる場合、割込みがそれに送
られなければならない。これまで当業者は、マイクロコ
ントローラ／ＩＣに加えられて、入力として規定されて
きたポートピンにマイクロコントローラへの割込みを発
生させることが可能な構造についての知識が欠如してい
る。
込機構を有するという上述の次の例は、マイクロコント
ローラのＩＣへの組入れのために生じる。マイクロコン
トローラがＩＣに組入れられる場合、割込みがそれに送
られなければならない。これまで当業者は、マイクロコ
ントローラ／ＩＣに加えられて、入力として規定されて
きたポートピンにマイクロコントローラへの割込みを発
生させることが可能な構造についての知識が欠如してい
る。
【００１２】先に述べたように、コードレス電話はバッ
テリーで電力を与えられているという事実のために電力
の慎重な使用が要求される。これまで、当業者はマイク
ロコントローラ／マイクロプロセッサベースのシステム
において電力を節約するために多数の開発を行なってき
た。しかしながら、コードレス電話は最も進んだ電力節
約機構を用いるということが不可欠である。コードレス
電話の応用において多くのメモリアクセスがなされてい
る。かかるアクセスに対して電力消費がまだ最小にされ
ていないという欠点および欠陥が先行技術に存在する。
テリーで電力を与えられているという事実のために電力
の慎重な使用が要求される。これまで、当業者はマイク
ロコントローラ／マイクロプロセッサベースのシステム
において電力を節約するために多数の開発を行なってき
た。しかしながら、コードレス電話は最も進んだ電力節
約機構を用いるということが不可欠である。コードレス
電話の応用において多くのメモリアクセスがなされてい
る。かかるアクセスに対して電力消費がまだ最小にされ
ていないという欠点および欠陥が先行技術に存在する。
【００１３】スペクトル測定を簡単にするためにテスト
モード手段を有することは、最終的に生産されたコード
レス電話のテストを可能にしまたはそれを容易にするた
めに所望される。
モード手段を有することは、最終的に生産されたコード
レス電話のテストを可能にしまたはそれを容易にするた
めに所望される。
【００１４】当業者が周知しているように、コードレス
電話の遊び時間、つまり使用と使用の間の時間期間は、
バッテリーまたは複数のバッテリーが消耗するまで可能
な限り長いことが所望される。これまで、コードレス電
話の他のいかなる機能的な分野においても悪影響を与え
ずに、遊び時間の延長を行なうための単純に実行される
方法が必要とされてきた。
電話の遊び時間、つまり使用と使用の間の時間期間は、
バッテリーまたは複数のバッテリーが消耗するまで可能
な限り長いことが所望される。これまで、コードレス電
話の他のいかなる機能的な分野においても悪影響を与え
ずに、遊び時間の延長を行なうための単純に実行される
方法が必要とされてきた。
【００１５】入力モードの間の不必要な電力消費を回避
するためのプルアップ不能化機構を有するという上述の
最後の例は、アドバンスト・マイクロ・ディバイシズ
（Advanced Micro Devices）８０Ｃ５１またはそれに派
生する製品における擬似二方向バッファに関する。当業
者にとって公知のように、それらのバッファはポート
３、２および１出力バッファ上に弱いプルアップを有し
て設計される。これは理想的には排除され得る電力消費
増加を引き起こしている。
するためのプルアップ不能化機構を有するという上述の
最後の例は、アドバンスト・マイクロ・ディバイシズ
（Advanced Micro Devices）８０Ｃ５１またはそれに派
生する製品における擬似二方向バッファに関する。当業
者にとって公知のように、それらのバッファはポート
３、２および１出力バッファ上に弱いプルアップを有し
て設計される。これは理想的には排除され得る電力消費
増加を引き起こしている。
【００１６】これまで述べてきたすべてに基づいて、当
業者はコードレス電話の改良可能な局面が多数存在する
ということを理解すべきである。上記の各々の問題に対
して解決がまだ考え出されていないということが先行技
術の欠点および欠陥である。
業者はコードレス電話の改良可能な局面が多数存在する
ということを理解すべきである。上記の各々の問題に対
して解決がまだ考え出されていないということが先行技
術の欠点および欠陥である。
【００１７】
【発明の概要】上述の欠点および欠陥を克服するため
に、本発明はコードレス電話の本体および送受話器の両
方に設置されるべく特に設計された集積回路を提供す
る。一般に、本発明はモデムの音声、制御チャネル、お
よびマイクロコントローラ部分を集積する１つのＩＣ、
およびコードレス電話のマンマシーンインターフェース
機能を提供する。より特定的には、本発明に従うＩＣ
は、回路内エミュレーション機構、簡易化されたキーパ
ッド報告機構、進んだノイズ抑制機構、低電力緊急モー
ド機構、低コストシリアル制御バス、ポートピン割込機
構、進んだ電力節約機構、スペクトル測定テストモード
手段、新規の遮断機構、およびプルアップ不能化機構を
含む。
に、本発明はコードレス電話の本体および送受話器の両
方に設置されるべく特に設計された集積回路を提供す
る。一般に、本発明はモデムの音声、制御チャネル、お
よびマイクロコントローラ部分を集積する１つのＩＣ、
およびコードレス電話のマンマシーンインターフェース
機能を提供する。より特定的には、本発明に従うＩＣ
は、回路内エミュレーション機構、簡易化されたキーパ
ッド報告機構、進んだノイズ抑制機構、低電力緊急モー
ド機構、低コストシリアル制御バス、ポートピン割込機
構、進んだ電力節約機構、スペクトル測定テストモード
手段、新規の遮断機構、およびプルアップ不能化機構を
含む。
【００１８】したがって、本発明の目的は、コードレス
電話に対して進んだ機能を安価に提供し得るＩＣを提供
することである。
電話に対して進んだ機能を安価に提供し得るＩＣを提供
することである。
【００１９】本発明の他の目的は、コードレス電話の本
体および送受話器の両方で用いられ得るＩＣを提供する
ことである。
体および送受話器の両方で用いられ得るＩＣを提供する
ことである。
【００２０】本発明のさらに他の目的は、電力消費要求
の低いＩＣを提供することである。本発明のさらに他の
目的は、マイクロコントローラが十分に組入れられるＩ
Ｃを提供することであ。
の低いＩＣを提供することである。本発明のさらに他の
目的は、マイクロコントローラが十分に組入れられるＩ
Ｃを提供することであ。
【００２１】本発明のさらに他の目的は、電力消費要求
の低いコードレス電話を提供することである。
の低いコードレス電話を提供することである。
【００２２】本発明のより完全な理解、ならびにそのさ
らなる目的および利点のために、添付の図面と共に以下
の詳細な説明が参照され得る。
らなる目的および利点のために、添付の図面と共に以下
の詳細な説明が参照され得る。
【００２３】
【詳細な説明】本発明はＩＣの形で、モデムの音声、制
御チャネル、およびマイクロコントローラ部分を集積す
る１つのＩＣならびにコードレス電話のマンマシーンイ
ンターフェース機能を構築するためのプロジェクトの結
果であった。このプロジェクトの目標は、特にコードレ
ス電話での使用に適したＩＣを構築することであった。
御チャネル、およびマイクロコントローラ部分を集積す
る１つのＩＣならびにコードレス電話のマンマシーンイ
ンターフェース機能を構築するためのプロジェクトの結
果であった。このプロジェクトの目標は、特にコードレ
ス電話での使用に適したＩＣを構築することであった。
【００２４】以下の詳細な説明において、本発明の実施
例の使用の理解を容易にするために、かつ例のみとし
て、コードレス電話システムに組入れられる本発明の実
施例が正確に説明される。本発明のその実施例は、かか
る実施例がそのように利用された場合に実務において特
に良好に機能することがわかっているが、その応用に必
ずしも限定されないということを特に理解されたい。さ
らに、本発明の多数の異なる実施例が、説明される特定
の応用において用いられ得るということもまた特に理解
されるべきであり、典型的かつ理解されるように、本発
明は前掲の特許請求の範囲によってのみ限定される。
例の使用の理解を容易にするために、かつ例のみとし
て、コードレス電話システムに組入れられる本発明の実
施例が正確に説明される。本発明のその実施例は、かか
る実施例がそのように利用された場合に実務において特
に良好に機能することがわかっているが、その応用に必
ずしも限定されないということを特に理解されたい。さ
らに、本発明の多数の異なる実施例が、説明される特定
の応用において用いられ得るということもまた特に理解
されるべきであり、典型的かつ理解されるように、本発
明は前掲の特許請求の範囲によってのみ限定される。
【００２５】コードレス電話応用に関するアーキテクチ
ャの問題 ここで図面を参照して、便宜上および明瞭さのために、
複数の図面全体を通じて類似または同様の要素は一般に
同一の参照番号で参照され、まず図１および図２を参照
すると、本発明の教示に従うＩＣが組入れられ得る型の
コードレス電話が示される。かかるコードレス電話は送
受話器または端末装置２（図１に示す）および本体また
はベースステーション４（図２に示す）を含む。本体４
は電話コードによって壁のコンセントまたはリセプタク
ル、電話ポール、または他の固定構造に接続されている
ので、電話網回線６を介して電話メッセージ信号を受信
および送信してもよく、かつまたそれによって電力を与
えられてもよい。送受話機２上のアンテナ８およびベー
スステーション４上の対応するアンテナ１０は無線の送
信および受信によって２つの装置の間に通信チャネルを
作り出すために用いられる。従来のように、送受話器２
は外への通話を行なう、またはダイヤルするためのキー
パッド１２ならびにマイクロホン１４と関連するマウス
ピースおよびスピーカ１６と関連するイヤピースを含
む。電話番号はキーパッド１２上で入力されてもよく、
対応する情報は通信チャネルを介して本体４へ、それか
ら電話網回線６へ送信される。代替的に、本体４が入来
する通話があるということを示すメッセージ信号を電話
網回線６から受信する場合、本体４からの信号は送受話
器２に鳴り響く音を、かつ本体４に第２の鳴り響く音を
起こさせて入来する通話の存在を示す。
ャの問題 ここで図面を参照して、便宜上および明瞭さのために、
複数の図面全体を通じて類似または同様の要素は一般に
同一の参照番号で参照され、まず図１および図２を参照
すると、本発明の教示に従うＩＣが組入れられ得る型の
コードレス電話が示される。かかるコードレス電話は送
受話器または端末装置２（図１に示す）および本体また
はベースステーション４（図２に示す）を含む。本体４
は電話コードによって壁のコンセントまたはリセプタク
ル、電話ポール、または他の固定構造に接続されている
ので、電話網回線６を介して電話メッセージ信号を受信
および送信してもよく、かつまたそれによって電力を与
えられてもよい。送受話機２上のアンテナ８およびベー
スステーション４上の対応するアンテナ１０は無線の送
信および受信によって２つの装置の間に通信チャネルを
作り出すために用いられる。従来のように、送受話器２
は外への通話を行なう、またはダイヤルするためのキー
パッド１２ならびにマイクロホン１４と関連するマウス
ピースおよびスピーカ１６と関連するイヤピースを含
む。電話番号はキーパッド１２上で入力されてもよく、
対応する情報は通信チャネルを介して本体４へ、それか
ら電話網回線６へ送信される。代替的に、本体４が入来
する通話があるということを示すメッセージ信号を電話
網回線６から受信する場合、本体４からの信号は送受話
器２に鳴り響く音を、かつ本体４に第２の鳴り響く音を
起こさせて入来する通話の存在を示す。
【００２６】サービスエリアと呼ばれる、かかる送受話
器２と本体４との標準的な最大の分離は約３００ｍであ
り、これは連邦通信委員会（the Federal Communicatio
ns Commission （ＦＣＣ））によって設定される。典型
的には、各システムに対して１０の二重チャネルが許可
されており、上部チャネルは４９ＭＨｚの周波数帯を有
しかつ下部チャネルは４６ＭＨｚの周波数帯を有する。
当然かかる動作パラメータはＦＣＣによって設定され、
本発明の一部を形成はしない。
器２と本体４との標準的な最大の分離は約３００ｍであ
り、これは連邦通信委員会（the Federal Communicatio
ns Commission （ＦＣＣ））によって設定される。典型
的には、各システムに対して１０の二重チャネルが許可
されており、上部チャネルは４９ＭＨｚの周波数帯を有
しかつ下部チャネルは４６ＭＨｚの周波数帯を有する。
当然かかる動作パラメータはＦＣＣによって設定され、
本発明の一部を形成はしない。
【００２７】図１および図２からわかるように、本発明
の教示に従うＩＣは送受話器２および本体４の両方にお
いて用いられる。ＩＣは図１では参照番号１８によっ
て、かつ図２では参照番号２０によって示される。
の教示に従うＩＣは送受話器２および本体４の両方にお
いて用いられる。ＩＣは図１では参照番号１８によっ
て、かつ図２では参照番号２０によって示される。
【００２８】通常の電話の実務および従来の電話機の機
構はコードレス電話の分野には直ちには応用できないと
いうことを理解されたい。たとえば、標準の電話機開発
実務においては、電話機のコストを低減するために、電
話機においてではなくスイッチに特徴を実現することが
一般的である。反対にコードレス電話においては、消費
者はベースステーションおよび送受話器の両方を購入し
なければならない。したがって、送受話器のコストはベ
ースステーションの経費で効果的には低減されず、双方
のコストが最小にされなければならない。
構はコードレス電話の分野には直ちには応用できないと
いうことを理解されたい。たとえば、標準の電話機開発
実務においては、電話機のコストを低減するために、電
話機においてではなくスイッチに特徴を実現することが
一般的である。反対にコードレス電話においては、消費
者はベースステーションおよび送受話器の両方を購入し
なければならない。したがって、送受話器のコストはベ
ースステーションの経費で効果的には低減されず、双方
のコストが最小にされなければならない。
【００２９】再び図１および図２を参照して、ベースス
テーション４は送受話器２と同様にマイクロホン２２、
イヤピース２４およびキーパッド２６を含む。同様に、
送受話器２およびベースステーション４の両方はＲＯＭ
２８、３０、ＥＰＲＯＭ３２、３４、ＬＣＤおよびコン
トローラ３６、３８とともに無線信号および電力レベル
に一般的に関連する多数の他の要素を含む。
テーション４は送受話器２と同様にマイクロホン２２、
イヤピース２４およびキーパッド２６を含む。同様に、
送受話器２およびベースステーション４の両方はＲＯＭ
２８、３０、ＥＰＲＯＭ３２、３４、ＬＣＤおよびコン
トローラ３６、３８とともに無線信号および電力レベル
に一般的に関連する多数の他の要素を含む。
【００３０】ＩＣ自体 ここで図３を参照して、本発明の教示に従うＩＣのブロ
ック図が示される。このＩＣの関係した要素を下に議論
する。
ック図が示される。このＩＣの関係した要素を下に議論
する。
【００３１】動作モード 図３に示されるＩＣを包括的に説明すると、ＩＣは３つ
の基本的な動作モードを有するということがまず注目さ
れ得る。これらの３つのモードは回路内エミュレーショ
ンモード、通常モード、およびテストモードである。回
路内エミュレーションモードの能力は本発明の重要な局
面であり、下に詳細に説明される。しかしながら、この
点で、回路内エミュレーションモードはオンチップマイ
クロコントローラ（図４中で参照番号４０によって示
す）を不能化し、ソフトウェア開発のために外部の回路
内エミュレータが用いられることを許容するということ
を理解されたい。通常モードはＩＣを含む製品がエンド
ユーザによって操作されるモードである。下に詳しく議
論されるように、通常モードはアクティブモードおよび
遮断モードにさらに分割される。動作の最終モード、つ
まりテストモードは基本的には通常モードと同じである
が、テストモードにおいてはＩＣの内部テスト機能もま
た可能化することができる。
の基本的な動作モードを有するということがまず注目さ
れ得る。これらの３つのモードは回路内エミュレーショ
ンモード、通常モード、およびテストモードである。回
路内エミュレーションモードの能力は本発明の重要な局
面であり、下に詳細に説明される。しかしながら、この
点で、回路内エミュレーションモードはオンチップマイ
クロコントローラ（図４中で参照番号４０によって示
す）を不能化し、ソフトウェア開発のために外部の回路
内エミュレータが用いられることを許容するということ
を理解されたい。通常モードはＩＣを含む製品がエンド
ユーザによって操作されるモードである。下に詳しく議
論されるように、通常モードはアクティブモードおよび
遮断モードにさらに分割される。動作の最終モード、つ
まりテストモードは基本的には通常モードと同じである
が、テストモードにおいてはＩＣの内部テスト機能もま
た可能化することができる。
【００３２】３つの動作モードへのエントリーはリセッ
トピン４２および３レベルＩＮ１（ＴＲＩ１）ピン４４
の状態によって制御される。それらのピン４２、４４は
多くの異なる方法でかかる選択を実行可能であるが、１
つの方法としては、リセットピン４２がイナクティブに
なった場合にＴＲＩ１ピンの状態をＩＣによってモニタ
させかつ作用させることであろう。たとえば、もしＴＲ
Ｉ１がローならば、回路内エミュレーションモードは活
性化され得る。中間電源または非接続点において、テス
トモードは活性化され得る。最後に、ＴＲＩ１ピンがハ
イであり、かつ再びリセットピン４２がイナクティブに
なる場合、ＩＣは通常モードで動作し得る。
トピン４２および３レベルＩＮ１（ＴＲＩ１）ピン４４
の状態によって制御される。それらのピン４２、４４は
多くの異なる方法でかかる選択を実行可能であるが、１
つの方法としては、リセットピン４２がイナクティブに
なった場合にＴＲＩ１ピンの状態をＩＣによってモニタ
させかつ作用させることであろう。たとえば、もしＴＲ
Ｉ１がローならば、回路内エミュレーションモードは活
性化され得る。中間電源または非接続点において、テス
トモードは活性化され得る。最後に、ＴＲＩ１ピンがハ
イであり、かつ再びリセットピン４２がイナクティブに
なる場合、ＩＣは通常モードで動作し得る。
【００３３】したがって、本発明の教示に従うＩＣはオ
ンチップマイクロコントローラ４０を不能にしてその代
わりに外部エミュレータを機能させる、回路内エミュレ
ーションを支持し得るということを理解されたい。かか
る場合において、マイクロコントローラへ接続するすべ
ての内部信号は、マイクロコントローラまたはエミュレ
ータオフチップを有することに固有のタイミング遅延で
作用しなければならない。本発明の実際的に構成された
実施例において、リセットピン４２がハイになる場合
に、もし３レベル入力１ピン４４がローであれば、エミ
ュレーションモードはリセット時にエンターされる。Ｉ
／Ｏポートへのすべての内部接続は、時間０および時間
１入力へ接続されたクロック以外はオフチップに経路指
定される（かつ、このクロックは外的に構成されること
が可能であるということを理解されたい）。ＡＬＥおよ
びＰＳＥＮ／は入力となる。オフチップに経路指定され
たマイクロコントローラへのクロック入力は、エミュレ
ーションモードにおいてリセット時に強制される。ウォ
ッチドッグタイマ（図４の要素４６）は、回路内エミュ
レーションモードでは動作しない。
ンチップマイクロコントローラ４０を不能にしてその代
わりに外部エミュレータを機能させる、回路内エミュレ
ーションを支持し得るということを理解されたい。かか
る場合において、マイクロコントローラへ接続するすべ
ての内部信号は、マイクロコントローラまたはエミュレ
ータオフチップを有することに固有のタイミング遅延で
作用しなければならない。本発明の実際的に構成された
実施例において、リセットピン４２がハイになる場合
に、もし３レベル入力１ピン４４がローであれば、エミ
ュレーションモードはリセット時にエンターされる。Ｉ
／Ｏポートへのすべての内部接続は、時間０および時間
１入力へ接続されたクロック以外はオフチップに経路指
定される（かつ、このクロックは外的に構成されること
が可能であるということを理解されたい）。ＡＬＥおよ
びＰＳＥＮ／は入力となる。オフチップに経路指定され
たマイクロコントローラへのクロック入力は、エミュレ
ーションモードにおいてリセット時に強制される。ウォ
ッチドッグタイマ（図４の要素４６）は、回路内エミュ
レーションモードでは動作しない。
【００３４】図３および図４に示されるＩＣ（このＩＣ
は上述の本発明の実際的に構成された実施例を示すこと
を理解されたい）が回路内エミュレーションモードにお
かれる場合、図３および図４に示される多数のピンが機
能を変える。特に、回路内エミュレーションモードにお
いて、図４に示されるピン４８はＩＮＴ０／ＯＵＴとし
て機能し、ピン５０はＩＮＴ１／ＯＵＴとして機能し、
ピン５２はＣＰＵＣＬＫＯＵＴとして機能し、ピン５４
はＡＬＥ入力として機能し、ピン５６はＲＤ／入力とし
て機能し、ピン５８はＷＲ／入力として機能し、ピン６
０はＡＤＤＲ１５−８入力として機能し、ピン６２はＡ
ＤＤＲ／ＤＡＴＡ７−１ − アドレス＝入力データＩ
／Ｏ＝Ｏ／Ｉとして機能し、ピン６４はハイ−Ｚとして
機能し、ピン６６は入力として機能し、かつピン６８は
ハイ−Ｚとして機能する。
は上述の本発明の実際的に構成された実施例を示すこと
を理解されたい）が回路内エミュレーションモードにお
かれる場合、図３および図４に示される多数のピンが機
能を変える。特に、回路内エミュレーションモードにお
いて、図４に示されるピン４８はＩＮＴ０／ＯＵＴとし
て機能し、ピン５０はＩＮＴ１／ＯＵＴとして機能し、
ピン５２はＣＰＵＣＬＫＯＵＴとして機能し、ピン５４
はＡＬＥ入力として機能し、ピン５６はＲＤ／入力とし
て機能し、ピン５８はＷＲ／入力として機能し、ピン６
０はＡＤＤＲ１５−８入力として機能し、ピン６２はＡ
ＤＤＲ／ＤＡＴＡ７−１ − アドレス＝入力データＩ
／Ｏ＝Ｏ／Ｉとして機能し、ピン６４はハイ−Ｚとして
機能し、ピン６６は入力として機能し、かつピン６８は
ハイ−Ｚとして機能する。
【００３５】図３および図４に示したＩＣの通常動作モ
ードに関して、先に述べたように２つのパワーモード、
つまり遮断モードおよびアクティブモードがある。遮断
モードにおいて、１８．４３２ＭＨｚ発信器（図１の要
素７０および図２の要素７２参照）およびそれらの発信
器から導出されたすべてのクロックは停止する。すべて
のモジュールはリアルタイムクロック（図３に要素７４
として示す）以外は不能化される。すべてのアナログピ
ンはＩＣがリセットされているかのようにオフ状態にお
かれる。リアルタイムクロック７４は遮断モードには影
響されない。本発明の実際的に構成された実施例におい
て、ウォッチドッグタイマ４６は遮断モードで不能化さ
れる。
ードに関して、先に述べたように２つのパワーモード、
つまり遮断モードおよびアクティブモードがある。遮断
モードにおいて、１８．４３２ＭＨｚ発信器（図１の要
素７０および図２の要素７２参照）およびそれらの発信
器から導出されたすべてのクロックは停止する。すべて
のモジュールはリアルタイムクロック（図３に要素７４
として示す）以外は不能化される。すべてのアナログピ
ンはＩＣがリセットされているかのようにオフ状態にお
かれる。リアルタイムクロック７４は遮断モードには影
響されない。本発明の実際的に構成された実施例におい
て、ウォッチドッグタイマ４６は遮断モードで不能化さ
れる。
【００３６】図３および図４に示される本発明の実際的
に構成された実施例の説明を続けて、遮断モードへのエ
ントリはソフトウェアの制御下で行なわれる。遮断モー
ドへのエントリは、ＩＣを不注意に遮断モードにするこ
とを避けるために、アクセス制御機構によって保護され
る。遮断モードにおいてプログラミングされた後、マイ
クロコントローラのクロックは停止するまで３．５６ミ
リ秒から７．２ミリ秒の間動作する。これによりマイク
ロコントローラがその遊び状態にプログラミングされ
る。
に構成された実施例の説明を続けて、遮断モードへのエ
ントリはソフトウェアの制御下で行なわれる。遮断モー
ドへのエントリは、ＩＣを不注意に遮断モードにするこ
とを避けるために、アクセス制御機構によって保護され
る。遮断モードにおいてプログラミングされた後、マイ
クロコントローラのクロックは停止するまで３．５６ミ
リ秒から７．２ミリ秒の間動作する。これによりマイク
ロコントローラがその遊び状態にプログラミングされ
る。
【００３７】遮断モードからの起動はリセットからおこ
り、何らかのキーダウン指示はキーパッドスキャナか
ら、または何らかのマスクされない割込みから起こる。
これらのすべての条件により割込要求を発生させる。起
動の要求に応答して、１８．４３２ＭＨｚ発信器がター
ンオンされる。それが安定になると、マイクロコントロ
ーラクロックが先にプログラミングされた周波数でター
ンオンされる。マイクロコントローラクロックが安定に
なると、割込要求がマイクロコントローラに対して発生
する。この割込によりマイクロコントローラをその遊び
状態から離れさせる。
り、何らかのキーダウン指示はキーパッドスキャナか
ら、または何らかのマスクされない割込みから起こる。
これらのすべての条件により割込要求を発生させる。起
動の要求に応答して、１８．４３２ＭＨｚ発信器がター
ンオンされる。それが安定になると、マイクロコントロ
ーラクロックが先にプログラミングされた周波数でター
ンオンされる。マイクロコントローラクロックが安定に
なると、割込要求がマイクロコントローラに対して発生
する。この割込によりマイクロコントローラをその遊び
状態から離れさせる。
【００３８】アクティブモードに関しては、発信器はア
クティブモードで実行している。ＩＣ中の各モジュール
はレジスタを介してプログラム可能にターンオンまたは
オフされ得る。
クティブモードで実行している。ＩＣ中の各モジュール
はレジスタを介してプログラム可能にターンオンまたは
オフされ得る。
【００３９】ユーザ可視レジスタ 当業者の見識が高く、かつ図１−図４に詳細に示される
ために、示されたＩＣ内の各ピンおよびレジスタの機能
を正確には説明しない。かかる説明は、本発明のすべて
の発明の局面を完全に理解する上で関連技術分野の当業
者にはまったく不必要である。しかしながら、当業者の
便宜のために、かつ今後のさらなる議論を容易にするた
めに、ここで図３および図４に示されるＩＣ内の様々な
ユーザアクセス可能レジスタを説明することが有用であ
ろう。これらのユーザ可視またはアクセス可能レジスタ
は、アドレスデコーダ７６、音声インターフェース７
８、バッテリーレベル検出器８０、クロック発生器８
２、関連したＡＤＰＣＭを有するコーデック８４、割込
コントローラ８６、キーパッドスキャナ８８、ＦＩＦＯ
９０、リアルタイムクロック７４、ＲＳＳＩ−Ａ／Ｄコ
ンバータ９２、シリアルポート９４、論理モジュール９
６、トーンリンガ９８、送信機モデム１００およびウォ
ッチドッグタイマに関連したリセット１０２を含む。
ために、示されたＩＣ内の各ピンおよびレジスタの機能
を正確には説明しない。かかる説明は、本発明のすべて
の発明の局面を完全に理解する上で関連技術分野の当業
者にはまったく不必要である。しかしながら、当業者の
便宜のために、かつ今後のさらなる議論を容易にするた
めに、ここで図３および図４に示されるＩＣ内の様々な
ユーザアクセス可能レジスタを説明することが有用であ
ろう。これらのユーザ可視またはアクセス可能レジスタ
は、アドレスデコーダ７６、音声インターフェース７
８、バッテリーレベル検出器８０、クロック発生器８
２、関連したＡＤＰＣＭを有するコーデック８４、割込
コントローラ８６、キーパッドスキャナ８８、ＦＩＦＯ
９０、リアルタイムクロック７４、ＲＳＳＩ−Ａ／Ｄコ
ンバータ９２、シリアルポート９４、論理モジュール９
６、トーンリンガ９８、送信機モデム１００およびウォ
ッチドッグタイマに関連したリセット１０２を含む。
【００４０】音声経路−−一般 ここで本発明の教示に従うＩＣの音声経路を説明するこ
とが適当である。本発明の実際的に構成された実施例中
の音声経路は、音声インターフェース７８、コーデック
および関連したＡＤＰＣＭ８４、デュアルトーン発生器
（図６参照）、およびトーンリンガ９８からなる。コー
デック、ＡＤＰＣＭ、およびデュアルトーン発生器の機
能は、同一のデジタル信号処理（ＤＳＰ）エンジンで実
現される。
とが適当である。本発明の実際的に構成された実施例中
の音声経路は、音声インターフェース７８、コーデック
および関連したＡＤＰＣＭ８４、デュアルトーン発生器
（図６参照）、およびトーンリンガ９８からなる。コー
デック、ＡＤＰＣＭ、およびデュアルトーン発生器の機
能は、同一のデジタル信号処理（ＤＳＰ）エンジンで実
現される。
【００４１】音声経路−−音声インターフェース 一般に、音声インターフェース７８はコーデックのアナ
ログ側８４とトーンリンガ９８とをオフチップマイクロ
ホン（たとえば図２の要素２２）、イヤピース（たとえ
ば図２の要素２４）、スピーカ（たとえば図２の要素２
４）、ＰＳＴＮ（たとえば図２の要素６）等へ接続す
る。ソフトウェアが信号経路指定および振幅を制御す
る。
ログ側８４とトーンリンガ９８とをオフチップマイクロ
ホン（たとえば図２の要素２２）、イヤピース（たとえ
ば図２の要素２４）、スピーカ（たとえば図２の要素２
４）、ＰＳＴＮ（たとえば図２の要素６）等へ接続す
る。ソフトウェアが信号経路指定および振幅を制御す
る。
【００４２】音声インターフェース７８は、図５のブロ
ック図に示されるように、一連のアナログ入力、アナロ
グ出力、およびそれらを接続するマルチプレクサからな
る。図５およびここでのその他すべての図面は、これま
で記述された本発明の実際的に構成された実施例のすべ
てまたは一部を示す。したがって、本出願のすべての図
面はそれらに伴う議論とともに本発明の実際的に構成さ
れた実施例を説明すると理解されるべきである。その理
解とともに、図５に示される本発明の実施例の動作の間
に生じる様々な利得、減衰、および配線はすべてソフト
ウェアプログラム可能である。各入力バッファおよび出
力ドライバは電力を節約するために独立的に不能化され
る。
ック図に示されるように、一連のアナログ入力、アナロ
グ出力、およびそれらを接続するマルチプレクサからな
る。図５およびここでのその他すべての図面は、これま
で記述された本発明の実際的に構成された実施例のすべ
てまたは一部を示す。したがって、本出願のすべての図
面はそれらに伴う議論とともに本発明の実際的に構成さ
れた実施例を説明すると理解されるべきである。その理
解とともに、図５に示される本発明の実施例の動作の間
に生じる様々な利得、減衰、および配線はすべてソフト
ウェアプログラム可能である。各入力バッファおよび出
力ドライバは電力を節約するために独立的に不能化され
る。
【００４３】図５をさらに参照して、音声マルチプレク
サは５つの入力（２つのピン１０４、１０６、サイドト
ーン１０８、トーンリンガ９８、およびコーデックＤ／
Ａ１１２、３つのピン１１４、１１６、１１８、および
コーデックＡ／Ｄ１２０）を有する。ソフトウェアの制
御下で、様々な入力がいくつかの制限とともに各出力へ
経路指定されることが可能である。可能な経路を図５に
示す。選択された入力は各出力で合計される。
サは５つの入力（２つのピン１０４、１０６、サイドト
ーン１０８、トーンリンガ９８、およびコーデックＤ／
Ａ１１２、３つのピン１１４、１１６、１１８、および
コーデックＡ／Ｄ１２０）を有する。ソフトウェアの制
御下で、様々な入力がいくつかの制限とともに各出力へ
経路指定されることが可能である。可能な経路を図５に
示す。選択された入力は各出力で合計される。
【００４４】当業者は図５を参照して、サイドトーン経
路はＡＩ２入力１０６からＡ０３出力１１８へ与えられ
るということを理解するであろう。本発明の実際的に構
成された実施例において、利得は３ｄＢステップにおい
て０ｄＢから−４２ｄＢまでプログラム可能である。
路はＡＩ２入力１０６からＡ０３出力１１８へ与えられ
るということを理解するであろう。本発明の実際的に構
成された実施例において、利得は３ｄＢステップにおい
て０ｄＢから−４２ｄＢまでプログラム可能である。
【００４５】図５に示されるピンに関しては、当業者は
ピンＡＩ１およびＡＩ２はアナログ入力であり、かつピ
ンＡ０１、Ａ０２、およびＡ０３はアナログ出力ピンで
あるということを十分に認識するべきである。音声イン
ターフェースに関連した９つのユーザ可視レジスタが図
５に示され、それらはＡ０１ ＭＵＸ制御１２２、Ａ０
２ ＭＵＸ制御１２４、Ａ０３ ＭＵＸ制御１２６、コ
ーデックＡ／Ｄ ＭＵＸ制御１２８、Ａ１２制御レジス
タ１３０、サイドトーンＡＩ１制御レジスタ１３２、ト
ーンリンガ振幅レジスタ１３４、およびＡ０２、Ａ０３
減衰器制御１３６である。
ピンＡＩ１およびＡＩ２はアナログ入力であり、かつピ
ンＡ０１、Ａ０２、およびＡ０３はアナログ出力ピンで
あるということを十分に認識するべきである。音声イン
ターフェースに関連した９つのユーザ可視レジスタが図
５に示され、それらはＡ０１ ＭＵＸ制御１２２、Ａ０
２ ＭＵＸ制御１２４、Ａ０３ ＭＵＸ制御１２６、コ
ーデックＡ／Ｄ ＭＵＸ制御１２８、Ａ１２制御レジス
タ１３０、サイドトーンＡＩ１制御レジスタ１３２、ト
ーンリンガ振幅レジスタ１３４、およびＡ０２、Ａ０３
減衰器制御１３６である。
【００４６】音声経路−コーデック 音声経路のコーデック部分はＡＤＰＣＭトランスコーダ
（これまでコーデック／ＡＤＰＣＭ８４とされてきた）
と音声インターフェース７８（図３参照）との間におか
れる。音声経路のコーデック部分はコーデック機能、Ｄ
ＴＭＦオンリーモード機能、Ａ法テストモード機能、折
返し機能、およびコーデック／ＡＤＰＣＭイネーブル制
御機能を与える。これらの機能の各々は下の個々の段落
において簡潔に議論される。
（これまでコーデック／ＡＤＰＣＭ８４とされてきた）
と音声インターフェース７８（図３参照）との間におか
れる。音声経路のコーデック部分はコーデック機能、Ｄ
ＴＭＦオンリーモード機能、Ａ法テストモード機能、折
返し機能、およびコーデック／ＡＤＰＣＭイネーブル制
御機能を与える。これらの機能の各々は下の個々の段落
において簡潔に議論される。
【００４７】音声経路のコーデック部分がコーデック機
能を提供する場合、アナログ−線形ＰＣＭおよび／また
はＡ法ＰＣＭコーデックが与えられる。
能を提供する場合、アナログ−線形ＰＣＭおよび／また
はＡ法ＰＣＭコーデックが与えられる。
【００４８】ＤＴＭＦオンリーモードに関しては、ＤＳ
Ｐエンジンはデュアルトーン発生器および出力ＤＴＭＦ
トーンを作るために必要なコーデックの部分以外のすべ
てのＤＳＰ機能をターンオフするＤＴＭＦオンリーモー
ドを有する。本発明の実際的に構成された実施例におい
て、このモードはＤＳＰ制御レジスタ中の１つのビット
を介して制御される。
Ｐエンジンはデュアルトーン発生器および出力ＤＴＭＦ
トーンを作るために必要なコーデックの部分以外のすべ
てのＤＳＰ機能をターンオフするＤＴＭＦオンリーモー
ドを有する。本発明の実際的に構成された実施例におい
て、このモードはＤＳＰ制御レジスタ中の１つのビット
を介して制御される。
【００４９】Ａ法テストモードにおいて、コーデック機
能にアクセスが与えられてコーデックをテストさせる
（アナログからＡ法ＰＣＭ出力へ、かつＡ法ＰＣＭから
アナログ出力へ）。このテストモードはコーデックとＡ
ＤＰＣＭトランスコーダとの間の接続を断切り、線形−
Ａ法ＰＣＭおよびＡ法ＰＣＭ−線形変換を行ない、かつ
６４ｋｂｐｓＡ法ＰＣＭビットストリームへのアクセス
ポイントを与える。このテストモードは、通常シリアル
Ｉ／Ｏポートのために用いられるピン上へＰＣＭデータ
Ｉ／Ｏおよびクロック機能をマルチプレクスすることに
よって実行される。本発明の実際的に構成された実施例
において、データは５１２ｋＨｚクロックを用いて８ビ
ットバーストで送信および受信される。
能にアクセスが与えられてコーデックをテストさせる
（アナログからＡ法ＰＣＭ出力へ、かつＡ法ＰＣＭから
アナログ出力へ）。このテストモードはコーデックとＡ
ＤＰＣＭトランスコーダとの間の接続を断切り、線形−
Ａ法ＰＣＭおよびＡ法ＰＣＭ−線形変換を行ない、かつ
６４ｋｂｐｓＡ法ＰＣＭビットストリームへのアクセス
ポイントを与える。このテストモードは、通常シリアル
Ｉ／Ｏポートのために用いられるピン上へＰＣＭデータ
Ｉ／Ｏおよびクロック機能をマルチプレクスすることに
よって実行される。本発明の実際的に構成された実施例
において、データは５１２ｋＨｚクロックを用いて８ビ
ットバーストで送信および受信される。
【００５０】折返し機能に関しては、折返し点は送信経
路の出力（ＡＤＰＣＭエンコーダへの入力）を受信され
た経路の入力（ＡＤＰＣＭデコーダからの入力点）へ接
続して与えられる。この折返しでのデータは折返し２と
呼ばれ、線形ＰＣＭフォーマットである。
路の出力（ＡＤＰＣＭエンコーダへの入力）を受信され
た経路の入力（ＡＤＰＣＭデコーダからの入力点）へ接
続して与えられる。この折返しでのデータは折返し２と
呼ばれ、線形ＰＣＭフォーマットである。
【００５１】コーデック／ＡＤＰＣＭイネーブル制御機
能において、クロック発生器モジュールにおかれた１つ
のビットは、送信および受信コーデック経路を可能化す
るために与えられる。このビットはまた、ＡＤＰＣＭト
ランスコーダ送信および受信経路を可能化し、かつ音声
インターフェース内のＡ／Ｄ総和増幅器を可能化するた
めに用いられる。
能において、クロック発生器モジュールにおかれた１つ
のビットは、送信および受信コーデック経路を可能化す
るために与えられる。このビットはまた、ＡＤＰＣＭト
ランスコーダ送信および受信経路を可能化し、かつ音声
インターフェース内のＡ／Ｄ総和増幅器を可能化するた
めに用いられる。
【００５２】性能要求に関しては、コーデックは歪み、
利得トラッキング、周波数応答、遊びチャネルのノイズ
仕様に対する標準のＣＣＩＴＴ Ｇ．７１４信号に合致
すべきである。
利得トラッキング、周波数応答、遊びチャネルのノイズ
仕様に対する標準のＣＣＩＴＴ Ｇ．７１４信号に合致
すべきである。
【００５３】コーデックを可能化し、所望される経路を
プログラミングし、かつオプションとして送信経路中の
ハイパスフィルタを可能化することとは別に、本発明の
実際的に構成された実施例中のコーデックモジュールは
ソフトウェアの干渉なく動作する。フィルタ、総和点、
および減衰器はＤＳＰエンジン上で実行されるマイクロ
コードで実現される。
プログラミングし、かつオプションとして送信経路中の
ハイパスフィルタを可能化することとは別に、本発明の
実際的に構成された実施例中のコーデックモジュールは
ソフトウェアの干渉なく動作する。フィルタ、総和点、
および減衰器はＤＳＰエンジン上で実行されるマイクロ
コードで実現される。
【００５４】ここで図６を参照して、音声インターフェ
ースを除く音声経路のブロック図が示される。音声経路
は受信経路および送信経路の両方を含んで示される。
ースを除く音声経路のブロック図が示される。音声経路
は受信経路および送信経路の両方を含んで示される。
【００５５】受信経路に沿っているものは、減衰器／ミ
ュート１３８、ボイス／トーン総和点１４０、ローパス
フィルタ１４２、補間器１４４、およびＤ／Ａコンバー
タ１４６である。減衰器／ミュート１３８はボイス／ト
ーン総和点の前の受信経路を不能化するための手段であ
る。プログラム可能減衰器は、信号が徐々にターンオフ
され得るように用いられる。受信減衰器を無制限の減衰
にプログラミングすることによってミューティングが完
遂される。マイナスの無限性をプログラミングすること
によってＡＤＰＣＭデコーダにその反復的フィルタをリ
セットさせる。減衰器は受信減衰器レジスタを介してプ
ログラミングされる。ボイス／トーン総和点１４０はボ
イスおよびトーン信号が合計されるポイントである。本
発明の実際的に構成された実施例中のローパスフィルタ
１４２は、単に標準の３４００Ｈｚローパスフィルタま
たはそれと同様のものである。補間器１４４もまた本発
明の実際的に構成された実施例中にあり、サンプル速度
を増大させるための一連の補間器である。Ｄ／Ａコンバ
ータ１４６は信号をデジタルからアナログへ変換するた
めの手段である。
ュート１３８、ボイス／トーン総和点１４０、ローパス
フィルタ１４２、補間器１４４、およびＤ／Ａコンバー
タ１４６である。減衰器／ミュート１３８はボイス／ト
ーン総和点の前の受信経路を不能化するための手段であ
る。プログラム可能減衰器は、信号が徐々にターンオフ
され得るように用いられる。受信減衰器を無制限の減衰
にプログラミングすることによってミューティングが完
遂される。マイナスの無限性をプログラミングすること
によってＡＤＰＣＭデコーダにその反復的フィルタをリ
セットさせる。減衰器は受信減衰器レジスタを介してプ
ログラミングされる。ボイス／トーン総和点１４０はボ
イスおよびトーン信号が合計されるポイントである。本
発明の実際的に構成された実施例中のローパスフィルタ
１４２は、単に標準の３４００Ｈｚローパスフィルタま
たはそれと同様のものである。補間器１４４もまた本発
明の実際的に構成された実施例中にあり、サンプル速度
を増大させるための一連の補間器である。Ｄ／Ａコンバ
ータ１４６は信号をデジタルからアナログへ変換するた
めの手段である。
【００５６】送信経路中にはＡ／Ｄコンバータ１４８、
デシメータ１５０、フィルタおよび減衰器ブロック１５
２、およびボイス／トーン総和点１５４がある。Ａ／Ｄ
コンバータ１４８は、入力をデジタル化するために用い
られることが可能な第２のオーダのシグマ／デルタコン
バータ等である。デシメータ１５０はＡ／Ｄコンバータ
１４８の出力の１０分の１をとるハードウェアである。
フィルタおよび減衰器ブロック１５２は減衰器ミュー
ト、ローパスフィルタ、ハイパスフィルタ、および直流
拒絶フィルタを含む。減衰器／ミュート部分はボイス／
トーン総和点の前に送信経路を不能化するための手段で
ある。プログラム可能減衰器は信号が徐々にターンオフ
され得るように用いられてもよい。ミューティングは減
衰器を無限の減衰にプログラミングすることによって完
遂される。減衰器は送信減衰器レジスタを介してプログ
ラミングされる。ブロック１５２のローパスフィルタ部
分は標準の３４００Ｈｚローパスフィルタである。ブロ
ック１５２のハイパスフィルタ部分は５０／６０Ｈｚ拒
絶フィルタである。かかるフィルタはプログラム可能イ
ネーブル制御、つまりＤＳＰ制御レジスタを有する。ブ
ロック１５２の直流拒絶フィルタ部分は直流オフセット
を取除く。このフィルタは不能化されることができな
い。ボイス／トーン総和点１５４はボイスおよびトーン
信号が合計されるポイントである。
デシメータ１５０、フィルタおよび減衰器ブロック１５
２、およびボイス／トーン総和点１５４がある。Ａ／Ｄ
コンバータ１４８は、入力をデジタル化するために用い
られることが可能な第２のオーダのシグマ／デルタコン
バータ等である。デシメータ１５０はＡ／Ｄコンバータ
１４８の出力の１０分の１をとるハードウェアである。
フィルタおよび減衰器ブロック１５２は減衰器ミュー
ト、ローパスフィルタ、ハイパスフィルタ、および直流
拒絶フィルタを含む。減衰器／ミュート部分はボイス／
トーン総和点の前に送信経路を不能化するための手段で
ある。プログラム可能減衰器は信号が徐々にターンオフ
され得るように用いられてもよい。ミューティングは減
衰器を無限の減衰にプログラミングすることによって完
遂される。減衰器は送信減衰器レジスタを介してプログ
ラミングされる。ブロック１５２のローパスフィルタ部
分は標準の３４００Ｈｚローパスフィルタである。ブロ
ック１５２のハイパスフィルタ部分は５０／６０Ｈｚ拒
絶フィルタである。かかるフィルタはプログラム可能イ
ネーブル制御、つまりＤＳＰ制御レジスタを有する。ブ
ロック１５２の直流拒絶フィルタ部分は直流オフセット
を取除く。このフィルタは不能化されることができな
い。ボイス／トーン総和点１５４はボイスおよびトーン
信号が合計されるポイントである。
【００５７】「ＰＣＭポート」（図１５および付随した
下の説明を参照）へのテスト論理インターフェースは、
パラレル−シリアルおよびシリアル−パラレルシフトレ
ジスタ対を含む。シリアルＩ／Ｏポートモジュールへの
インターフェースはシリアルであり、コーデックモジュ
ールはパラレル−シリアルおよびシリアル−パラレル、
データクロック（５１２ｋＨｚでフレームあたり１つの
８サイクルバースト）、およびフレーム同期クロック
（８ｋＨｚ）を与える。
下の説明を参照）へのテスト論理インターフェースは、
パラレル−シリアルおよびシリアル−パラレルシフトレ
ジスタ対を含む。シリアルＩ／Ｏポートモジュールへの
インターフェースはシリアルであり、コーデックモジュ
ールはパラレル−シリアルおよびシリアル−パラレル、
データクロック（５１２ｋＨｚでフレームあたり１つの
８サイクルバースト）、およびフレーム同期クロック
（８ｋＨｚ）を与える。
【００５８】コーデックモジュール中にはユーザ可視の
３つのレジスタがあり、それらはＤＳＰ制御レジスタ、
送信減衰器レジスタ、および受信減衰器レジスタであ
る。ＤＳＰ制御レジスタはＡＤＰＣＭモジュールを含む
すべてのＤＳＰ関連機能を制御する。
３つのレジスタがあり、それらはＤＳＰ制御レジスタ、
送信減衰器レジスタ、および受信減衰器レジスタであ
る。ＤＳＰ制御レジスタはＡＤＰＣＭモジュールを含む
すべてのＤＳＰ関連機能を制御する。
【００５９】音声経路−−ＡＤＰＣＭトランスコーダ 音声経路のＡＤＰＣＭ部分は完全二重ＡＤＰＣＭトラン
スコーダ（線形ＰＣＭ−ＡＤＰＣＭおよびＡＤＰＣＭ−
線形ＰＣＭ）を与える。トランスコーダはコーデックと
ＦＩＦＯ／ＢチャネルＩ／Ｏとの間にある。上述のよう
に、コーデックおよびＡＤＰＣＭは一般に協働して参照
番号８４で参照されてきた。本発明の実際的に構成され
た実施例において、テストモードのためにＡ法符号化お
よび復号化が互換性テストのために信号経路に加えられ
る。
スコーダ（線形ＰＣＭ−ＡＤＰＣＭおよびＡＤＰＣＭ−
線形ＰＣＭ）を与える。トランスコーダはコーデックと
ＦＩＦＯ／ＢチャネルＩ／Ｏとの間にある。上述のよう
に、コーデックおよびＡＤＰＣＭは一般に協働して参照
番号８４で参照されてきた。本発明の実際的に構成され
た実施例において、テストモードのためにＡ法符号化お
よび復号化が互換性テストのために信号経路に加えられ
る。
【００６０】さらに、本発明の実際的に構成された実施
例に関して、テストモードは音声経路のＡＤＰＣＭ部分
へのアクセスを許容して与えられる。これによりＡＤＰ
ＣＭトランスコーダが音声インターフェースおよびフィ
ルタ（ＡＤＰＣＭ出力へのＡ法ＰＣＭおよびＡ法ＰＣＭ
出力へのＡＤＰＣＭ）から独立してテストされる。この
モードはコーデックとＡＤＰＣＭトランスコーダとの間
の接続を断切り、６４ｋｂｐｓ Ａ法ＰＣＭビットスト
リームについての接続点を与える。テストモードは、シ
リアルＩ／Ｏポートのために通常用いられるピン上にＰ
ＣＭデータＩ／Ｏおよびクロック機能をマルチプレクス
することにより実現される（Ｂ／ＤチャネルＩ／Ｏポー
トは３２ｋｂｐｓ ＡＤＰＣＭ接続について用いられ
る）。
例に関して、テストモードは音声経路のＡＤＰＣＭ部分
へのアクセスを許容して与えられる。これによりＡＤＰ
ＣＭトランスコーダが音声インターフェースおよびフィ
ルタ（ＡＤＰＣＭ出力へのＡ法ＰＣＭおよびＡ法ＰＣＭ
出力へのＡＤＰＣＭ）から独立してテストされる。この
モードはコーデックとＡＤＰＣＭトランスコーダとの間
の接続を断切り、６４ｋｂｐｓ Ａ法ＰＣＭビットスト
リームについての接続点を与える。テストモードは、シ
リアルＩ／Ｏポートのために通常用いられるピン上にＰ
ＣＭデータＩ／Ｏおよびクロック機能をマルチプレクス
することにより実現される（Ｂ／ＤチャネルＩ／Ｏポー
トは３２ｋｂｐｓ ＡＤＰＣＭ接続について用いられ
る）。
【００６１】１つのプログラミングビットがＤＳＰおよ
び音声インターフェースを可能化するために与えられ
る。このビットはコーデック送信および受信経路を可能
化するために用いられ、かつモジュールイネーブル制御
レジスタ０におかれるものと同じビットである。
び音声インターフェースを可能化するために与えられ
る。このビットはコーデック送信および受信経路を可能
化するために用いられ、かつモジュールイネーブル制御
レジスタ０におかれるものと同じビットである。
【００６２】本発明の実際的に構成された実施例はビッ
トごとにＣＣＩＴＴ Ｇ．７２１に従う。
トごとにＣＣＩＴＴ Ｇ．７２１に従う。
【００６３】ＡＤＰＣＭトランスコーダ機能はＤＳＰエ
ンジンによってマイクロコードで実行される。エンコー
ダへの入力およびデコーダからの出力は線形フォーマッ
トである（複合されたＰＣＭではない、なぜならＡ法圧
縮および拡張ブロックは通常動作では用いられないから
である）ということを理解されたい。
ンジンによってマイクロコードで実行される。エンコー
ダへの入力およびデコーダからの出力は線形フォーマッ
トである（複合されたＰＣＭではない、なぜならＡ法圧
縮および拡張ブロックは通常動作では用いられないから
である）ということを理解されたい。
【００６４】ＦＩＦＯ側でのデータ経路指定に関して
は、ＡＤＰＣＭモジュールはＦＩＦＯ／Ｂチャネルデー
タマルチプレクサに接続する。デコーダへの入力および
エンコーダからの出力は４ビットニブルである。コーデ
ック側でのデータ経路指定に関しては、図６の音声経路
のブロック図を参照されたい。折返し２およびテストモ
ードスイッチは上記の音声経路−−コーデックセクショ
ンで議論されたＤＳＰ制御レジスタを介して制御され
る。
は、ＡＤＰＣＭモジュールはＦＩＦＯ／Ｂチャネルデー
タマルチプレクサに接続する。デコーダへの入力および
エンコーダからの出力は４ビットニブルである。コーデ
ック側でのデータ経路指定に関しては、図６の音声経路
のブロック図を参照されたい。折返し２およびテストモ
ードスイッチは上記の音声経路−−コーデックセクショ
ンで議論されたＤＳＰ制御レジスタを介して制御され
る。
【００６５】音声経路−−デュアルトーン発生器 ２つの同時トーンを発生可能なトーン発生器が本発明の
実際的に構成された実施例において用いられる。発生器
の出力は独立して制御される振幅でそれぞれ合計されて
送信および受信経路に入る。ソフトウェア制御下で、総
和点を送り出す送信および受信経路はミュート可能であ
り、トーンのみが出力することを許容する。
実際的に構成された実施例において用いられる。発生器
の出力は独立して制御される振幅でそれぞれ合計されて
送信および受信経路に入る。ソフトウェア制御下で、総
和点を送り出す送信および受信経路はミュート可能であ
り、トーンのみが出力することを許容する。
【００６６】図６を参照して、トーン発生器はトーン１
発生ブロック１５６、トーン２発生ブロック１５８、受
信経路トーン減衰器１６０、および送信経路トーン減衰
器１６２からなることがわかる。
発生ブロック１５６、トーン２発生ブロック１５８、受
信経路トーン減衰器１６０、および送信経路トーン減衰
器１６２からなることがわかる。
【００６７】トーン１発生器１５６およびトーン２発生
器１５８に関しては、これらの発生器の各々へのインタ
ーフェースは４バイトのプログラミングからなり、その
３つは周波数を特定し、１つが振幅を特定する。トーン
２振幅レジスタを書込むことは８つすべてのバイトをＤ
ＳＰ中にロードさせ、こうしてトーンを変える。これは
またトーン発生を開始させる。トーン発生は０振幅値を
所望される振幅レジスタに書込むことによって終了する
（トーン１をターンオフにするために、トーン１振幅レ
ジスタは０振幅係数で書込まれなければならず、それに
続いてトーン２振幅レジスタへ書込んで８つすべてのレ
ジスタの更新をトリガする）。２つのトーン発生器１５
６、１５８の各々は独立して動作する。
器１５８に関しては、これらの発生器の各々へのインタ
ーフェースは４バイトのプログラミングからなり、その
３つは周波数を特定し、１つが振幅を特定する。トーン
２振幅レジスタを書込むことは８つすべてのバイトをＤ
ＳＰ中にロードさせ、こうしてトーンを変える。これは
またトーン発生を開始させる。トーン発生は０振幅値を
所望される振幅レジスタに書込むことによって終了する
（トーン１をターンオフにするために、トーン１振幅レ
ジスタは０振幅係数で書込まれなければならず、それに
続いてトーン２振幅レジスタへ書込んで８つすべてのレ
ジスタの更新をトリガする）。２つのトーン発生器１５
６、１５８の各々は独立して動作する。
【００６８】受信経路減衰器１６０、および送信経路減
衰器１６２に関しては、２つのトーン発生器１５６、１
５８の出力は合計される。組合わされた信号は２つの減
衰器１５６、１５８を介して受信および送信音声経路中
へ入っていく。送信および受信音声信号は総和点に達す
る前にそれ自体のプログラム可能減衰器１６４、１６６
を通過する。これにより送信経路および受信経路のため
の関係したトーン／音声レベルの独立した調整が許容さ
れる。
衰器１６２に関しては、２つのトーン発生器１５６、１
５８の出力は合計される。組合わされた信号は２つの減
衰器１５６、１５８を介して受信および送信音声経路中
へ入っていく。送信および受信音声信号は総和点に達す
る前にそれ自体のプログラム可能減衰器１６４、１６６
を通過する。これにより送信経路および受信経路のため
の関係したトーン／音声レベルの独立した調整が許容さ
れる。
【００６９】デュアルトーン発生器モジュールには１０
のユーザ可視レジスタがある。４つのレジスタの２つの
対は２つのトーン発生器の周波数および振幅を特定し、
かつ２つのレジスタは送信トーンおよび受信トーン減衰
器を制御する。
のユーザ可視レジスタがある。４つのレジスタの２つの
対は２つのトーン発生器の周波数および振幅を特定し、
かつ２つのレジスタは送信トーンおよび受信トーン減衰
器を制御する。
【００７０】音声経路−−トーンリンガ トーンリンガ（図３および図５の要素９８）は、周波数
が切換得られた場合に最小の過渡電流で多重の単一周波
数の連続方形波トーンを発生することが可能である。ト
ーンリンガ機能はコーデック／ＡＤＰＣＭ８４機能が可
能化されるかまたは不能化されるかどうかを操作可能で
ある。
が切換得られた場合に最小の過渡電流で多重の単一周波
数の連続方形波トーンを発生することが可能である。ト
ーンリンガ機能はコーデック／ＡＤＰＣＭ８４機能が可
能化されるかまたは不能化されるかどうかを操作可能で
ある。
【００７１】ソフトウェアは所望される周波数および振
幅でトーンリンガをプログラミングし、それから所望さ
れる音声経路を可能化する。トーンリンガハードウェア
はトーンリンガ周波数レジスタ、トーンリンガ振幅レジ
スタ、カウンタ／分周器、および減衰器からなる。トー
ンリンガが実行中で、かつ新しい周波数がトーンリンガ
周波数レジスタ中にプログラミングされる場合に、その
新しい周波数に対する変更はサイクルの境界上でのみ生
じる。
幅でトーンリンガをプログラミングし、それから所望さ
れる音声経路を可能化する。トーンリンガハードウェア
はトーンリンガ周波数レジスタ、トーンリンガ振幅レジ
スタ、カウンタ／分周器、および減衰器からなる。トー
ンリンガが実行中で、かつ新しい周波数がトーンリンガ
周波数レジスタ中にプログラミングされる場合に、その
新しい周波数に対する変更はサイクルの境界上でのみ生
じる。
【００７２】本発明の実際的に構成された実施例におい
て、トーンリンガ９８はプログラム可能８ビット多項式
カウンタおよび関連した制御論理からなる。入力クロッ
クは２８８ｋＨｚである。出力は音声インターフェース
モジュール中におかれたトーンリンガ入力バッファ／減
衰器を送る。クロック発生器モジュール中におかれた制
御ビットは、クロックを開始および停止させることによ
りトーンリンガ９８をオンおよぶオフにする。このビッ
トもまたトーンリンガ減衰器およびバッファを不能化す
る。
て、トーンリンガ９８はプログラム可能８ビット多項式
カウンタおよび関連した制御論理からなる。入力クロッ
クは２８８ｋＨｚである。出力は音声インターフェース
モジュール中におかれたトーンリンガ入力バッファ／減
衰器を送る。クロック発生器モジュール中におかれた制
御ビットは、クロックを開始および停止させることによ
りトーンリンガ９８をオンおよぶオフにする。このビッ
トもまたトーンリンガ減衰器およびバッファを不能化す
る。
【００７３】システム制御−−一般 ここで図７を参照して、ここに説明される本発明のコー
ドレス電話の応用におけるシステム制御機能は、マイク
ロコントローラ４０、クロック発生器モジュール８２、
アドレスデコーダモジュール８６、割込コントローラモ
ジュール８６、ウォッチドッグタイマ／リセットモジュ
ール４６、パラレルポートモジュール１６８、シリアル
ポートモジュール９４（図３参照）、キーパッドスキャ
ナ機能モジュール８８（図４参照）、リアルタイムクロ
ックモジュール７４（図３参照）、およびバッテリーレ
ベル検出器モジュール８０（図３参照）によって実行さ
れる。
ドレス電話の応用におけるシステム制御機能は、マイク
ロコントローラ４０、クロック発生器モジュール８２、
アドレスデコーダモジュール８６、割込コントローラモ
ジュール８６、ウォッチドッグタイマ／リセットモジュ
ール４６、パラレルポートモジュール１６８、シリアル
ポートモジュール９４（図３参照）、キーパッドスキャ
ナ機能モジュール８８（図４参照）、リアルタイムクロ
ックモジュール７４（図３参照）、およびバッテリーレ
ベル検出器モジュール８０（図３参照）によって実行さ
れる。
【００７４】本発明の実際的に構成された実施例におい
て、アドバンスト・マイクロ・ディバイシズ（ＡＭＤ）
の製品の８０Ｃ５１ファミリーの８０Ｃ３２Ｔ２メンバ
ーの機能を与える８ビットマイクロコントローラは、オ
ンチップで集積される。しかしながら、８０Ｃ３２Ｔ２
のいくつかの機能はＩＣ上で実行されないということを
理解されたい。たとえば、８０Ｃ３２Ｔ２の発信器機能
は、クロック入力によって取換えられ、かつ８０Ｃ３２
Ｔ２のリセット発生器はリセット入力によって取換えら
れる。加えて、外部アドレス選択（ＥＡ／）は内的にロ
ーに結合されてオフチップＲＯＭを選択する。マイクロ
コントローラに加えて、追加のＲＡＭおよびデマルチプ
レクスされた形のアドレスバスが与えられる。
て、アドバンスト・マイクロ・ディバイシズ（ＡＭＤ）
の製品の８０Ｃ５１ファミリーの８０Ｃ３２Ｔ２メンバ
ーの機能を与える８ビットマイクロコントローラは、オ
ンチップで集積される。しかしながら、８０Ｃ３２Ｔ２
のいくつかの機能はＩＣ上で実行されないということを
理解されたい。たとえば、８０Ｃ３２Ｔ２の発信器機能
は、クロック入力によって取換えられ、かつ８０Ｃ３２
Ｔ２のリセット発生器はリセット入力によって取換えら
れる。加えて、外部アドレス選択（ＥＡ／）は内的にロ
ーに結合されてオフチップＲＯＭを選択する。マイクロ
コントローラに加えて、追加のＲＡＭおよびデマルチプ
レクスされた形のアドレスバスが与えられる。
【００７５】システム制御−−必要条件 本発明の実際的に構成された実施例において、エミュレ
ーションモードの間、ＰＳＥＮ／ピンはハイインピーダ
ンス状態をとる。
ーションモードの間、ＰＳＥＮ／ピンはハイインピーダ
ンス状態をとる。
【００７６】システム制御の機能図の一部として、Ｉ／
Ｏポートの使用をここで議論することが適当である。し
たがって、４つのＩ／Ｏポートの各々が本発明の実際に
構成された実施例においてどのように用いられるかがこ
れから議論される。
Ｏポートの使用をここで議論することが適当である。し
たがって、４つのＩ／Ｏポートの各々が本発明の実際に
構成された実施例においてどのように用いられるかがこ
れから議論される。
【００７７】ポートＯに関して、これはマルチプレクス
されたアドレス／データバスビット７−０と接続して使
用される。
されたアドレス／データバスビット７−０と接続して使
用される。
【００７８】ポート１は一般のＩ／Ｏラインのために使
用される。これらのラインはソフトウェアによって特定
の制御機能へマッピングされる。ポート１Ｉ／Ｏライン
は弱いプルアップを含む。弱いプルアップを不能化する
ことは、対応するポート制御レジスタビット（ＰＣＲ
Ｂ）を適切な値に設定することにより完遂される。ＲＥ
ＳＥＴの後、ポート１の弱いプルアップは可能化され
る。エミュレーションモードの間、弱いプルアップは不
能化され、かつポートピンはハイインピーダンス状態を
とる。
用される。これらのラインはソフトウェアによって特定
の制御機能へマッピングされる。ポート１Ｉ／Ｏライン
は弱いプルアップを含む。弱いプルアップを不能化する
ことは、対応するポート制御レジスタビット（ＰＣＲ
Ｂ）を適切な値に設定することにより完遂される。ＲＥ
ＳＥＴの後、ポート１の弱いプルアップは可能化され
る。エミュレーションモードの間、弱いプルアップは不
能化され、かつポートピンはハイインピーダンス状態を
とる。
【００７９】ポート２はアドレスライン１５−１８のた
めに使用される。ポート２Ｉ／Ｏラインは弱いプルアッ
プを含む。弱いプルアップを不能化することは、対応す
るポート制御レジスタビット（ＰＣＲＢ）を適切な値に
設定することにより完遂される。ＲＥＳＥＴの後、ポー
ト２の弱いプルアップは可能化される。エミュレーショ
ンモードの間、弱いプルアップは不能化され、かつポー
トピンはハイインピーダンス状態をとる。
めに使用される。ポート２Ｉ／Ｏラインは弱いプルアッ
プを含む。弱いプルアップを不能化することは、対応す
るポート制御レジスタビット（ＰＣＲＢ）を適切な値に
設定することにより完遂される。ＲＥＳＥＴの後、ポー
ト２の弱いプルアップは可能化される。エミュレーショ
ンモードの間、弱いプルアップは不能化され、かつポー
トピンはハイインピーダンス状態をとる。
【００８０】ここでポート３に関して、Ｐ３．０、Ｐ
３．１、Ｐ３．２、Ｐ３．３、Ｐ３．４、Ｐ３．５、Ｐ
３．６、およびＰ３．７が議論されるべきである。
３．１、Ｐ３．２、Ｐ３．３、Ｐ３．４、Ｐ３．５、Ｐ
３．６、およびＰ３．７が議論されるべきである。
【００８１】Ｐ３．０はマイクロコントローラシリアル
ポート受信データ入力（ＲｘＤ）または汎用Ｉ／Ｏピン
のいずれかとして使用される。Ｐ３．１はマイクロコン
トローラシリアルポート送信データ出力（ＴｘＤ）また
は汎用Ｉ／Ｏピンのいずれかとして使用される。Ｐ３．
２は内部割込コントローラ（ＩＮＴＯ／）からの割込入
力として内的に使用される。Ｐ３．３は内部割込コント
ローラ（ＩＮＴ１／）からの割込入力として内的に使用
される。Ｐ３．４は内部タイマ０クロック入力として使
用される。このピンはＩＣの外部には利用できない。Ｐ
３．５は内部タイマ１クロック入力として使用される。
このピンはＩＣの外部には使用できない。Ｐ３．６はア
ドレス／データバスのためのＷＲ／ストローブである。
Ｐ３．７はアドレス／データバスのためのＲＤ／ストロ
ーブである。ポート３Ｉ／Ｏラインは弱いプルアップを
含む。弱いプルアップを不能化することは、対応するポ
ート制御レジスタビット（ＰＣＲＢ）を適切な値に設定
することにより完遂される。ＲＥＳＥＴの後、ポート３
の弱いプルアップは可能化される。エミュレーションモ
ードの間に、弱いプルアップは不能化され、かつポート
ピンはハイインピーダンス状態をとる。
ポート受信データ入力（ＲｘＤ）または汎用Ｉ／Ｏピン
のいずれかとして使用される。Ｐ３．１はマイクロコン
トローラシリアルポート送信データ出力（ＴｘＤ）また
は汎用Ｉ／Ｏピンのいずれかとして使用される。Ｐ３．
２は内部割込コントローラ（ＩＮＴＯ／）からの割込入
力として内的に使用される。Ｐ３．３は内部割込コント
ローラ（ＩＮＴ１／）からの割込入力として内的に使用
される。Ｐ３．４は内部タイマ０クロック入力として使
用される。このピンはＩＣの外部には利用できない。Ｐ
３．５は内部タイマ１クロック入力として使用される。
このピンはＩＣの外部には使用できない。Ｐ３．６はア
ドレス／データバスのためのＷＲ／ストローブである。
Ｐ３．７はアドレス／データバスのためのＲＤ／ストロ
ーブである。ポート３Ｉ／Ｏラインは弱いプルアップを
含む。弱いプルアップを不能化することは、対応するポ
ート制御レジスタビット（ＰＣＲＢ）を適切な値に設定
することにより完遂される。ＲＥＳＥＴの後、ポート３
の弱いプルアップは可能化される。エミュレーションモ
ードの間に、弱いプルアップは不能化され、かつポート
ピンはハイインピーダンス状態をとる。
【００８２】ここで、本発明の実際に構成された実施例
におけるＩ／Ｏバッファ構成を議論すると、ポート１、
２、および３ Ｉ／Ｏバッファはソフトウェア制御を介
して弱いｐ−チャネルプルアップを不能化することがで
きる。この機能の必要性は、バッファが外部信号によっ
てローに駆動された場合にバッファが電流源（current
sourcing）を排除することを許容する。上の関連技術分
野の説明の議論から思い出されるように、本発明の実施
例のこの弱いプルアップ不能化特徴は、所望されない電
力消費の増加を排除する。ＡＭＤ８０Ｃ３２Ｔ２にはか
かる機構が欠如している。リセットの後、ポート１、
２、および３ Ｉ／Ｏバッファのすべては弱いプルアッ
プによって「ハイ」に保持される。この状態は８０Ｃ３
２Ｔ２のマイクロコントローラと機能的に互換性があ
る。弱いプルアップを不能化するために、ソフトウェア
はまず、ポートピンを対応するポート制御レジスタビッ
トで構成することによって各ビットを不能化しなければ
ならない。対応するポート制御レジスタビットはポート
ＳＦＲビットと同じアドレスに存在する。たとえば、ポ
ート１はＳＦＲメモリロケーション９０Ｈに存在する。
ポート１制御レジスタはまたＳＦＲメモリロケーション
９０Ｈに存在する。ポート１制御レジスタの修正は、Ｐ
ＣＦＩＧ ＳＦＲ中のＰＣＲＡビットが「１」に設定さ
れた場合にのみ完遂される。ＰＣＲＡビットがクリアさ
れた場合、ポートＳＦＲアドレスへの動作により、ポー
トＳＦＲが更新される。
におけるＩ／Ｏバッファ構成を議論すると、ポート１、
２、および３ Ｉ／Ｏバッファはソフトウェア制御を介
して弱いｐ−チャネルプルアップを不能化することがで
きる。この機能の必要性は、バッファが外部信号によっ
てローに駆動された場合にバッファが電流源（current
sourcing）を排除することを許容する。上の関連技術分
野の説明の議論から思い出されるように、本発明の実施
例のこの弱いプルアップ不能化特徴は、所望されない電
力消費の増加を排除する。ＡＭＤ８０Ｃ３２Ｔ２にはか
かる機構が欠如している。リセットの後、ポート１、
２、および３ Ｉ／Ｏバッファのすべては弱いプルアッ
プによって「ハイ」に保持される。この状態は８０Ｃ３
２Ｔ２のマイクロコントローラと機能的に互換性があ
る。弱いプルアップを不能化するために、ソフトウェア
はまず、ポートピンを対応するポート制御レジスタビッ
トで構成することによって各ビットを不能化しなければ
ならない。対応するポート制御レジスタビットはポート
ＳＦＲビットと同じアドレスに存在する。たとえば、ポ
ート１はＳＦＲメモリロケーション９０Ｈに存在する。
ポート１制御レジスタはまたＳＦＲメモリロケーション
９０Ｈに存在する。ポート１制御レジスタの修正は、Ｐ
ＣＦＩＧ ＳＦＲ中のＰＣＲＡビットが「１」に設定さ
れた場合にのみ完遂される。ＰＣＲＡビットがクリアさ
れた場合、ポートＳＦＲアドレスへの動作により、ポー
トＳＦＲが更新される。
【００８３】ポート１、２、および３のみが弱いプルア
ップを含むので、ポート０はこの特徴を持たない。
ップを含むので、ポート０はこの特徴を持たない。
【００８４】下記の表はポートセットアップの異なる組
合わせを説明する。
合わせを説明する。
【００８５】
【表１】
【００８６】パワーアップにより、ＰＣＲＡビットは不
能化され、かつポートへの何らかの書込みがポートＳＦ
Ｒが更新される結果となる。ＰＣＦＩＧレジスタ中のＰ
ＣＲＡビットが設定されれば、各ポートビットが弱いｐ
−チャネル装置をターンオフすることが可能となる。各
ポートビットが適切に構成された後、ユーザはポートへ
書込む前にＰＣＲＡビットをクリアにしなければならな
い。
能化され、かつポートへの何らかの書込みがポートＳＦ
Ｒが更新される結果となる。ＰＣＦＩＧレジスタ中のＰ
ＣＲＡビットが設定されれば、各ポートビットが弱いｐ
−チャネル装置をターンオフすることが可能となる。各
ポートビットが適切に構成された後、ユーザはポートへ
書込む前にＰＣＲＡビットをクリアにしなければならな
い。
【００８７】もしユーザが弱いｐ−チャネル装置が不能
化された後にそれをターンオンすれば、ポートピンはす
ぐには「１」に戻らないかもしれない。この状態は外部
装置が入力信号をローに駆動すると、ピンが「１」へ
「浮動する」ことが可能となるときの８０Ｃ５１と同様
である。信号のこの立上り時間はピンのローディングに
依存し、かつ安定な「１」に戻るのに数マイクロ秒かか
るかもしれない。
化された後にそれをターンオンすれば、ポートピンはす
ぐには「１」に戻らないかもしれない。この状態は外部
装置が入力信号をローに駆動すると、ピンが「１」へ
「浮動する」ことが可能となるときの８０Ｃ５１と同様
である。信号のこの立上り時間はピンのローディングに
依存し、かつ安定な「１」に戻るのに数マイクロ秒かか
るかもしれない。
【００８８】ここで本発明の実際に構成された実施例に
おけるオンチップ周辺バスへのインターフェースについ
て論じると、すべてのユーザ可視レジスタおよびオンチ
ップＲＡＭはマイクロコントローラアドレス／データバ
スの内部バージョンに存在する。電力消費を低減するた
めに、このバスはプログラムメモリ空間へのアクセスの
間、状態を変えない。ＩＣが回路内エミュレーションモ
ードにある場合、この電力節約特徴は利用可能ではな
く、かつオンチップ周辺バスはプログラムメモリ空間へ
のアクセスの間、遷移する。
おけるオンチップ周辺バスへのインターフェースについ
て論じると、すべてのユーザ可視レジスタおよびオンチ
ップＲＡＭはマイクロコントローラアドレス／データバ
スの内部バージョンに存在する。電力消費を低減するた
めに、このバスはプログラムメモリ空間へのアクセスの
間、状態を変えない。ＩＣが回路内エミュレーションモ
ードにある場合、この電力節約特徴は利用可能ではな
く、かつオンチップ周辺バスはプログラムメモリ空間へ
のアクセスの間、遷移する。
【００８９】ここで本発明の実際に構成された実施例に
おけるオンチップＲＡＭについて論じると、８０Ｃ３２
Ｔ２は「内部データＲＡＭ」空間に位置する２５６バイ
トのＲＡＭを有する。１０２４バイトの追加の「オンチ
ップ」ＲＡＭは「外部データＲＡＭ」空間におかれる。
１０２４バイトのオンチップＲＡＭのすべてはリアルタ
イムクロックのバックアップバッテリーによってバック
アップされる。バックアップされたＲＡＭは２．２ボル
トまでの読出しおよび書込みアクセスを支持可能であ
る。バックアップされたＲＡＭは１．８ボルトまでデー
タを保持可能である。
おけるオンチップＲＡＭについて論じると、８０Ｃ３２
Ｔ２は「内部データＲＡＭ」空間に位置する２５６バイ
トのＲＡＭを有する。１０２４バイトの追加の「オンチ
ップ」ＲＡＭは「外部データＲＡＭ」空間におかれる。
１０２４バイトのオンチップＲＡＭのすべてはリアルタ
イムクロックのバックアップバッテリーによってバック
アップされる。バックアップされたＲＡＭは２．２ボル
トまでの読出しおよび書込みアクセスを支持可能であ
る。バックアップされたＲＡＭは１．８ボルトまでデー
タを保持可能である。
【００９０】ここで本発明の実際に構成された実施例の
遮断の間の割込イネーブルについて論じると、もしＩＣ
が遮断モードにあり、かつマイクロコントローラが遊び
モードにあれば、マイクロコントローラの割込マスクビ
ット（ＴＣＯＮレジスタビット７、２、および０）の状
態は無視され、ＩＮＴ０／およびＩＮＴ１／割込みを可
能化する。実際のＴＣＯＮビットは、ＩＣが割込みが不
能化された状態で遮断モードに入ることから保護するた
めに、変化しない。
遮断の間の割込イネーブルについて論じると、もしＩＣ
が遮断モードにあり、かつマイクロコントローラが遊び
モードにあれば、マイクロコントローラの割込マスクビ
ット（ＴＣＯＮレジスタビット７、２、および０）の状
態は無視され、ＩＮＴ０／およびＩＮＴ１／割込みを可
能化する。実際のＴＣＯＮビットは、ＩＣが割込みが不
能化された状態で遮断モードに入ることから保護するた
めに、変化しない。
【００９１】本発明の実際に構成された実施例におい
て、ＣＰＵＣＬＫ速度が９．２１６ＭＨｚ未満にプログ
ラミングされるときはいつでも、ＰＳＥＮパルスの長さ
はＣＰＵＣＬＫの１サイクル分短くなる（つまり、立下
り端縁が１ＣＰＵＣＬＫサイクル分遅延される）ことも
また注目されたい。これにより、ＣＰＵＣＬＫの速度が
遅くなった場合、外部メモリ装置によって消費される電
力が低減される。
て、ＣＰＵＣＬＫ速度が９．２１６ＭＨｚ未満にプログ
ラミングされるときはいつでも、ＰＳＥＮパルスの長さ
はＣＰＵＣＬＫの１サイクル分短くなる（つまり、立下
り端縁が１ＣＰＵＣＬＫサイクル分遅延される）ことも
また注目されたい。これにより、ＣＰＵＣＬＫの速度が
遅くなった場合、外部メモリ装置によって消費される電
力が低減される。
【００９２】当業者は図７を参照して、ＡＬＥ Ｉ／Ｏ
ピンが一般的出力ビット９でマルチプレクスされるとい
うことを注目されたい。ＩＮＴ０／ＯＵＴおよびＩＮＴ
１／ＯＵＴピンは、アドレスデコーダモジュール７６か
ら外部Ｉ／Ｏ ０および外部ＲＡＭチップ選択出力でそ
れぞれマルチプレクスされる。回路内エミュレーション
モードの間、これらのピンは常にＡＬＥ−ＯＵＴ、ＩＮ
Ｔ０／、およびＩＮＴ１／ＯＵＴＰＵＴ機能を与える。
通常動作の間、ＡＬＥピンはＡＬＥ ＯＵＴまたは一般
的出力９のいずれかであり得る。選択はアドレスデコー
ダモジュールにおいてプログラミングされる。ＩＮＴ０
／およびＩＮＴ１／ピンは常に通常動作においてチップ
選択出力として使用される。
ピンが一般的出力ビット９でマルチプレクスされるとい
うことを注目されたい。ＩＮＴ０／ＯＵＴおよびＩＮＴ
１／ＯＵＴピンは、アドレスデコーダモジュール７６か
ら外部Ｉ／Ｏ ０および外部ＲＡＭチップ選択出力でそ
れぞれマルチプレクスされる。回路内エミュレーション
モードの間、これらのピンは常にＡＬＥ−ＯＵＴ、ＩＮ
Ｔ０／、およびＩＮＴ１／ＯＵＴＰＵＴ機能を与える。
通常動作の間、ＡＬＥピンはＡＬＥ ＯＵＴまたは一般
的出力９のいずれかであり得る。選択はアドレスデコー
ダモジュールにおいてプログラミングされる。ＩＮＴ０
／およびＩＮＴ１／ピンは常に通常動作においてチップ
選択出力として使用される。
【００９３】当業者は図７をさらに参照して、８０Ｃ３
２Ｔ２のアドレスバスのデマルチプレクスされた形は、
低位のアドレスバイトをラッチすることによって構成さ
れ、ＬＡＴＣＨＥＤ ＡＤＤＲＥＳＳ７−０ピンを与え
るということに注目されたい。このアドレスはＡＬＥの
立下り端縁上でＡ／Ｄ ７−０バスからラッチオフされ
る。本発明の実際に構成された実施例において、内部タ
イミングは、ＩＣが回路内エミュレーションモードにあ
る場合にＡ／Ｄ ７−０およびＡＬＥをオンチップにも
たらすことに関連した遅延の原因となる。
２Ｔ２のアドレスバスのデマルチプレクスされた形は、
低位のアドレスバイトをラッチすることによって構成さ
れ、ＬＡＴＣＨＥＤ ＡＤＤＲＥＳＳ７−０ピンを与え
るということに注目されたい。このアドレスはＡＬＥの
立下り端縁上でＡ／Ｄ ７−０バスからラッチオフされ
る。本発明の実際に構成された実施例において、内部タ
イミングは、ＩＣが回路内エミュレーションモードにあ
る場合にＡ／Ｄ ７−０およびＡＬＥをオンチップにも
たらすことに関連した遅延の原因となる。
【００９４】図７に示すマイクロコントローラおよび本
発明のＩＣの実施例におけるその役割の完全な理解を容
易にするために、その中に示される各ピンについて簡単
に論じる。
発明のＩＣの実施例におけるその役割の完全な理解を容
易にするために、その中に示される各ピンについて簡単
に論じる。
【００９５】ＰＯ．７−ＰＯ．０はマイクロコントロー
ラＩ／Ｏポート０である。このポートはマルチプレクス
されたＤ７−０およびＡ７−０バスを与える。ＩＣがリ
セットの場合、ピンは弱いハイに保持される。遮断にお
いて、ピンは強いローまたは弱いハイのいずれかに保持
される。回路内エミュレーションモードにおいて、ピン
はハイインピーダンスである。
ラＩ／Ｏポート０である。このポートはマルチプレクス
されたＤ７−０およびＡ７−０バスを与える。ＩＣがリ
セットの場合、ピンは弱いハイに保持される。遮断にお
いて、ピンは強いローまたは弱いハイのいずれかに保持
される。回路内エミュレーションモードにおいて、ピン
はハイインピーダンスである。
【００９６】Ｐ１．７−Ｐ１．０はマイクロコントロー
ラＩ／Ｏポート１である。このポートはパラレルポート
モジュールに関連した８つの汎用Ｉ／Ｏピンを与える。
ＩＣがリセットの場合、ピンは弱いハイに保持される。
遮断において、ピンはそのプログラミングされた状態に
保持される。回路内エミュレーションモードにおいて、
ピンはハイインピーダンスである。
ラＩ／Ｏポート１である。このポートはパラレルポート
モジュールに関連した８つの汎用Ｉ／Ｏピンを与える。
ＩＣがリセットの場合、ピンは弱いハイに保持される。
遮断において、ピンはそのプログラミングされた状態に
保持される。回路内エミュレーションモードにおいて、
ピンはハイインピーダンスである。
【００９７】Ｐ２．７−Ｐ２．０はマイクロコントロー
ラＩ／Ｏポート２である。このポートはアドレスバス
（Ａ１５−８）の高位８ビットを与える。ＩＣがリセッ
トまたは遮断の場合、ピンは弱いハイに保持される。回
路内エミュレーションモードにおいてピンはハイインピ
ーダンスである。
ラＩ／Ｏポート２である。このポートはアドレスバス
（Ａ１５−８）の高位８ビットを与える。ＩＣがリセッ
トまたは遮断の場合、ピンは弱いハイに保持される。回
路内エミュレーションモードにおいてピンはハイインピ
ーダンスである。
【００９８】Ｐ３．７はマイクロコントローラＩ／Ｏポ
ート３．７である。このピンはマイクロコントローラＲ
Ｄ／（読出し、アクティブロー）ストローブを与える。
回路内エミュレーションモードにおいて、ピンはハイイ
ンピーダンスである。遮断またはリセットの間、ピンは
弱いハイに保持される。
ート３．７である。このピンはマイクロコントローラＲ
Ｄ／（読出し、アクティブロー）ストローブを与える。
回路内エミュレーションモードにおいて、ピンはハイイ
ンピーダンスである。遮断またはリセットの間、ピンは
弱いハイに保持される。
【００９９】Ｐ３．６はマイクロコントローラＩ／Ｏポ
ート３．６である。このピンはマイクロコントローラＷ
Ｒ／（書込み、アクティブロー）ストローブを与える。
回路内エミュレーションモードにおいて、ピンはハイイ
ンピーダンスである。遮断またはリセットの間、ピンは
弱いハイに保持される。
ート３．６である。このピンはマイクロコントローラＷ
Ｒ／（書込み、アクティブロー）ストローブを与える。
回路内エミュレーションモードにおいて、ピンはハイイ
ンピーダンスである。遮断またはリセットの間、ピンは
弱いハイに保持される。
【０１００】Ｐ３．１はマイクロコントローラＩ／Ｏポ
ート３．１である。このピンはマイクロコントローラの
内部シリアルポート送信データ出力を与える。ピンはま
た汎用Ｉ／Ｏポートとして使用されることができる。回
路内エミュレーションモードにおいて、ピンはハイイン
ピーダンスである。リセットにおいて、ピンは弱いハイ
に保持される。遮断において、ピンはそのプログラミン
グされた状態を保持する。
ート３．１である。このピンはマイクロコントローラの
内部シリアルポート送信データ出力を与える。ピンはま
た汎用Ｉ／Ｏポートとして使用されることができる。回
路内エミュレーションモードにおいて、ピンはハイイン
ピーダンスである。リセットにおいて、ピンは弱いハイ
に保持される。遮断において、ピンはそのプログラミン
グされた状態を保持する。
【０１０１】Ｐ３．０はマイクロコントローラＩ／Ｏポ
ート３．０である。このピンはマイクロコントローラの
内部シリアルポート受信データ入力を与える。ピンはま
た汎用Ｉ／Ｏポートとして使用されることができる。回
路内エミュレーションモードにおいて、ピンはハイイン
ピーダンスである。リセットにおいて、ピンは弱いハイ
に保持される。遮断において、ピンはそのプログラミン
グされた状態を保持する。
ート３．０である。このピンはマイクロコントローラの
内部シリアルポート受信データ入力を与える。ピンはま
た汎用Ｉ／Ｏポートとして使用されることができる。回
路内エミュレーションモードにおいて、ピンはハイイン
ピーダンスである。リセットにおいて、ピンは弱いハイ
に保持される。遮断において、ピンはそのプログラミン
グされた状態を保持する。
【０１０２】ＰＳＥＮ／はプログラムストアイネーブル
である。アクティブの場合、ポート０および２のアドレ
スはコードスペースに関連する。ＰＳＥＮ／は回路内エ
ミュレーションモードにおいてハイインピーダンス状態
におかれ、かつ通常モードでは出力である。リセットに
おいてＰＳＥＮ／は弱いハイに保持される。遮断におい
て、ピンは強いハイに保持される。
である。アクティブの場合、ポート０および２のアドレ
スはコードスペースに関連する。ＰＳＥＮ／は回路内エ
ミュレーションモードにおいてハイインピーダンス状態
におかれ、かつ通常モードでは出力である。リセットに
おいてＰＳＥＮ／は弱いハイに保持される。遮断におい
て、ピンは強いハイに保持される。
【０１０３】ＡＬＥはアドレスラッチイネーブルであ
る。この信号はＡ／Ｄ ７−０バスから離れてアドレス
をラッチオフするために使用される。ＡＬＥは回路内エ
ミュレーションモードの間ハイインピーダンスである。
ＡＬＥは通常モードの間にＯＵＴ９とマルチプレクスさ
れた出力である。遮断またはリセットにおいて、ピンは
強いハイに保持される。
る。この信号はＡ／Ｄ ７−０バスから離れてアドレス
をラッチオフするために使用される。ＡＬＥは回路内エ
ミュレーションモードの間ハイインピーダンスである。
ＡＬＥは通常モードの間にＯＵＴ９とマルチプレクスさ
れた出力である。遮断またはリセットにおいて、ピンは
強いハイに保持される。
【０１０４】ＬＡＴＣＨＥＤ ＡＤＤＲＥＳＳ ７−０
はアドレスラッチの出力であり、マルチプレクスされて
いないＬＡ７−０バスを与える。リセット、遮断および
回路内エミュレーションモードにおいてこれらのピンは
強く駆動される。
はアドレスラッチの出力であり、マルチプレクスされて
いないＬＡ７−０バスを与える。リセット、遮断および
回路内エミュレーションモードにおいてこれらのピンは
強く駆動される。
【０１０５】システム制御−−クロック発生器 クロック発生器８２（図３参照）は、ＩＣのための水晶
発信器、パワーモード制御、モジュールイネーブル制
御、およびクロック分周器を与える。
発信器、パワーモード制御、モジュールイネーブル制
御、およびクロック分周器を与える。
【０１０６】ＩＣが遮断モードにある場合、１８．４３
２ＭＨｚ発信器（たとえば図２の発信器７２）およびそ
れから導出されたすべてのクロックは停止する。リアル
タイムクロック７４以外のすべてのモジュールは不能化
される。すべてのアナログピンはそのオフ状態、つまり
ＩＣがリセットの場合と同じ状態におかれる。
２ＭＨｚ発信器（たとえば図２の発信器７２）およびそ
れから導出されたすべてのクロックは停止する。リアル
タイムクロック７４以外のすべてのモジュールは不能化
される。すべてのアナログピンはそのオフ状態、つまり
ＩＣがリセットの場合と同じ状態におかれる。
【０１０７】ＩＣは遮断／マイクロコントローラクロッ
ク制御レジスタにビットを設定することによって遮断モ
ードにされる。ビットが設定された後、発信器７２はソ
フトウェアがそれ自体を遊びモードにするために３．５
６−７．１２ミリ秒の間、実行し続け、それからＣＰＵ
ＣＬＫを含むすべてのクロックが停止する。本発明の実
際に構成された実施例において、ＩＣは、もしイネーブ
ルビットが設定された後、かつＣＰＵクロックが停止す
る前に割込みが受信されれば、遮断サイクルを終了させ
る。
ク制御レジスタにビットを設定することによって遮断モ
ードにされる。ビットが設定された後、発信器７２はソ
フトウェアがそれ自体を遊びモードにするために３．５
６−７．１２ミリ秒の間、実行し続け、それからＣＰＵ
ＣＬＫを含むすべてのクロックが停止する。本発明の実
際に構成された実施例において、ＩＣは、もしイネーブ
ルビットが設定された後、かつＣＰＵクロックが停止す
る前に割込みが受信されれば、遮断サイクルを終了させ
る。
【０１０８】本発明の実際に構成された実施例の議論を
続けて、遮断／マイクロコントローラクロック制御レジ
スタへのアクセスは、ソフトウェアの問題による偶発的
なクロックの停止の危険性を低減するためにインターロ
ック機構によって保護されている。この機構はソフトウ
ェアが特別のアクセス制御レジスタに書込み、それから
遮断／マイクロコントローラクロック制御レジスタに書
込むことを要求する。この二重書込手続きはクロック速
度制御レジスタが更新される前に２度行なわれなければ
ならない。
続けて、遮断／マイクロコントローラクロック制御レジ
スタへのアクセスは、ソフトウェアの問題による偶発的
なクロックの停止の危険性を低減するためにインターロ
ック機構によって保護されている。この機構はソフトウ
ェアが特別のアクセス制御レジスタに書込み、それから
遮断／マイクロコントローラクロック制御レジスタに書
込むことを要求する。この二重書込手続きはクロック速
度制御レジスタが更新される前に２度行なわれなければ
ならない。
【０１０９】起動はリセットから起こり、何らかのキー
ダウン指示はキーパッドスキャナ８８、リアルタイムク
ロック割込み（もしリアルタイムクロック７４内でマス
クされなければ）、または何らかのマスクされない割込
みから生じる。ＩＣが遮断モードを離れる場合、発信器
は再開される。発信器が安定するために約３．５６ミリ
秒の遅延が必要である。この遅延の後、マイクロコント
ローラ４４およびウォッチドッグタイマ４６クロックが
再開する。マイクロコントローラクロックは先にプログ
ラミングされた速度で再開する。
ダウン指示はキーパッドスキャナ８８、リアルタイムク
ロック割込み（もしリアルタイムクロック７４内でマス
クされなければ）、または何らかのマスクされない割込
みから生じる。ＩＣが遮断モードを離れる場合、発信器
は再開される。発信器が安定するために約３．５６ミリ
秒の遅延が必要である。この遅延の後、マイクロコント
ローラ４４およびウォッチドッグタイマ４６クロックが
再開する。マイクロコントローラクロックは先にプログ
ラミングされた速度で再開する。
【０１１０】ＩＣが遮断にある場合、たとえ関連した割
込イネーブルビットがクリアにされる、つまり割込みが
不能化されたとしても、キーパッドの何らかのキーダウ
ン指示、およびリアルタイムクロック割込みは可能化さ
れる。実際の割込イネーブルビットは変わらない。ま
た、リアルタイムクロック割込みは、本発明の実際に構
成された実施例において、なおリアルタイムクロックモ
ジュール７４内でマスクされることが可能であるという
ことに注目されたい。
込イネーブルビットがクリアにされる、つまり割込みが
不能化されたとしても、キーパッドの何らかのキーダウ
ン指示、およびリアルタイムクロック割込みは可能化さ
れる。実際の割込イネーブルビットは変わらない。ま
た、リアルタイムクロック割込みは、本発明の実際に構
成された実施例において、なおリアルタイムクロックモ
ジュール７４内でマスクされることが可能であるという
ことに注目されたい。
【０１１１】実際に用いられるマイクロコントローラク
ロックは１８．４３２ＭＨｚの入力を有するプログラム
可能分周器を有する。プログラム可能な速度は２、４、
８、１６、３２、６４、１２８、および２５６で分周さ
れる。ＩＣが遮断モードを離れる場合、ＣＰＵクロック
は制御レジスタにプログラミングされた速度に戻る。Ｃ
ＰＵＣＬＫはＩＣを遮断モードにすることによってター
ンオフされ得る。
ロックは１８．４３２ＭＨｚの入力を有するプログラム
可能分周器を有する。プログラム可能な速度は２、４、
８、１６、３２、６４、１２８、および２５６で分周さ
れる。ＩＣが遮断モードを離れる場合、ＣＰＵクロック
は制御レジスタにプログラミングされた速度に戻る。Ｃ
ＰＵＣＬＫはＩＣを遮断モードにすることによってター
ンオフされ得る。
【０１１２】クロック速度が変わるとき、新しい周波数
への遷移は、８０Ｃ３２Ｔ２、または他のかかる適切な
製品、データシートタイミング仕様に違反するクロック
パルスを作ることなく完遂される。
への遷移は、８０Ｃ３２Ｔ２、または他のかかる適切な
製品、データシートタイミング仕様に違反するクロック
パルスを作ることなく完遂される。
【０１１３】マイクロコントローラクロックはまた選択
可能自動速度上昇モードを有する。もし自動速度上昇オ
プションが選択されれば、すべての割込みはマイクロコ
ントローラクロック分周器を強制して２の状態で分周さ
せる。クロックが速度上昇された後、それは速度がより
低い値に再プログラミングされるまで２で分周された周
波数で留まる。周波数遷移点では違法に短いパルスは許
容されない。
可能自動速度上昇モードを有する。もし自動速度上昇オ
プションが選択されれば、すべての割込みはマイクロコ
ントローラクロック分周器を強制して２の状態で分周さ
せる。クロックが速度上昇された後、それは速度がより
低い値に再プログラミングされるまで２で分周された周
波数で留まる。周波数遷移点では違法に短いパルスは許
容されない。
【０１１４】マイクロコントローラによって遮断に入る
指令が発せられると、プロセッサクロックは停止するま
で３．５６ミリ秒から７．１２ミリ秒の間、実行を続け
る。
指令が発せられると、プロセッサクロックは停止するま
で３．５６ミリ秒から７．１２ミリ秒の間、実行を続け
る。
【０１１５】各モジュールへのクロックはクロック発生
器モジュール８２によって与えられる。制御ビットはソ
フトウェアに特定のモジュールをターンオンおよびター
ンオフさせるために与えられる。モジュールがターンオ
フされると、そのクロックは停止し、かつローに保持さ
れる。
器モジュール８２によって与えられる。制御ビットはソ
フトウェアに特定のモジュールをターンオンおよびター
ンオフさせるために与えられる。モジュールがターンオ
フされると、そのクロックは停止し、かつローに保持さ
れる。
【０１１６】シリアルポート９４は２８８ｋＨｚ、１４
４ｋＨｚ、および３６ｋＨｚのデータ速度をサポートす
る。シリアルポートモジュールに与えられたクロック
は、クロック発生器モジュール８２によって所望される
データ速度まで下回って分周される。クロック速度はシ
リアルポートタイミング制御レジスタを介して選択され
る。シリアルポートモジュールおよびこのクロックはモ
ジュールイネーブル制御レジスタ０を介して可能化され
る。モジュールが不能化される場合、クロックはローで
停止する。
４ｋＨｚ、および３６ｋＨｚのデータ速度をサポートす
る。シリアルポートモジュールに与えられたクロック
は、クロック発生器モジュール８２によって所望される
データ速度まで下回って分周される。クロック速度はシ
リアルポートタイミング制御レジスタを介して選択され
る。シリアルポートモジュールおよびこのクロックはモ
ジュールイネーブル制御レジスタ０を介して可能化され
る。モジュールが不能化される場合、クロックはローで
停止する。
【０１１７】図８はクロック発生器モジュールのブロッ
ク図である。図８からわかるように、クロック発生器モ
ジュールは直接または間接に発信器７０、遮断モード制
御論理１７０、マイクロコントローラクロック制御論理
１７２、モジュールイネーブル１７４、およびモジュー
ルクロック分周器１７６を含む。これらの各々を下の個
々の段落においてさらに説明する。
ク図である。図８からわかるように、クロック発生器モ
ジュールは直接または間接に発信器７０、遮断モード制
御論理１７０、マイクロコントローラクロック制御論理
１７２、モジュールイネーブル１７４、およびモジュー
ルクロック分周器１７６を含む。これらの各々を下の個
々の段落においてさらに説明する。
【０１１８】発信器７０はパラレル共振モード水晶を用
いて１８．４３２ＭＨｚで実行するように設計される。
開始キャパシタが必要とされるが、しかしながら、実際
に構成された実施例は電力を節約するために容量値を最
小にする。
いて１８．４３２ＭＨｚで実行するように設計される。
開始キャパシタが必要とされるが、しかしながら、実際
に構成された実施例は電力を節約するために容量値を最
小にする。
【０１１９】遮断モード／マイクロコントローラクロッ
ク制御論理１７０、１７２は遮断へのエントリ、マイク
ロコントローラクロック周波数、および自動速度上昇を
制御する。
ク制御論理１７０、１７２は遮断へのエントリ、マイク
ロコントローラクロック周波数、および自動速度上昇を
制御する。
【０１２０】モジュールイネーブル１７４に関しては、
ＩＣ内で特定のモジュールをターンオンおよびターンオ
フするためのレジスタビットはクロック発生器モジュー
ル８２中におかれる。これらのビットはまたそれぞれの
モジュールへのクロック出力を止める。
ＩＣ内で特定のモジュールをターンオンおよびターンオ
フするためのレジスタビットはクロック発生器モジュー
ル８２中におかれる。これらのビットはまたそれぞれの
モジュールへのクロック出力を止める。
【０１２１】モジュールクロック分周器論理１７６は各
モジュールが要求するクロック周波数を作出す分周器連
鎖である。
モジュールが要求するクロック周波数を作出す分周器連
鎖である。
【０１２２】クロック発生器モジュール８２は３つのピ
ンを有する。ピンＭＣＬＫ ＸＴＡＬはマスタークロッ
ク水晶ピン１である。このピンは入力用であり、かつ発
信器７０の入力側にある。発信器７０はパラレル共振水
晶または外部論理レベル入力のいずれかで作用するよう
に設計される。ＭＣＬＫ ＸＴＡＬ２ピンはマスターク
ロック水晶ピン２である。このピンは出力用であり、か
つ発信器７０の出力側にある。もし水晶が用いられれ
ば、このピンはその水晶に接続される。もし外部論理レ
ベル信号が用いられれば、このピンは接続されないまま
にされる。ＣＰＵＣＬＫＯＵＴピンはマイクロコントロ
ーラ４０に与えるのと同じクロックに接続される。オフ
チップに経路指定され得るのは出力である。回路内エミ
ュレーションモードにおいて、ＣＰＵＣＬＫＯＵＴは常
にアクティブである。ＩＣが回路内エミュレーションモ
ードにない場合、このクロックはパラレルＩ／Ｏポート
モジュールからのＣＳＯＵＴ２／信号でマルチプレクス
される。マルチプレクサ制御はアドレスデコーダモジュ
ール７６（図４参照）におかれる。リセットにおいて、
このピンはＣＳＯＵＴ２／機能に対して省略値をとり、
かつハイに保持される。遮断において、もしピンがＣＰ
ＵＣＬＫ動作についてプログラミングされれば、ローに
保持される。
ンを有する。ピンＭＣＬＫ ＸＴＡＬはマスタークロッ
ク水晶ピン１である。このピンは入力用であり、かつ発
信器７０の入力側にある。発信器７０はパラレル共振水
晶または外部論理レベル入力のいずれかで作用するよう
に設計される。ＭＣＬＫ ＸＴＡＬ２ピンはマスターク
ロック水晶ピン２である。このピンは出力用であり、か
つ発信器７０の出力側にある。もし水晶が用いられれ
ば、このピンはその水晶に接続される。もし外部論理レ
ベル信号が用いられれば、このピンは接続されないまま
にされる。ＣＰＵＣＬＫＯＵＴピンはマイクロコントロ
ーラ４０に与えるのと同じクロックに接続される。オフ
チップに経路指定され得るのは出力である。回路内エミ
ュレーションモードにおいて、ＣＰＵＣＬＫＯＵＴは常
にアクティブである。ＩＣが回路内エミュレーションモ
ードにない場合、このクロックはパラレルＩ／Ｏポート
モジュールからのＣＳＯＵＴ２／信号でマルチプレクス
される。マルチプレクサ制御はアドレスデコーダモジュ
ール７６（図４参照）におかれる。リセットにおいて、
このピンはＣＳＯＵＴ２／機能に対して省略値をとり、
かつハイに保持される。遮断において、もしピンがＣＰ
ＵＣＬＫ動作についてプログラミングされれば、ローに
保持される。
【０１２３】実際に構成されたクロックコントローラモ
ジュール８２は次のプログラム可能レジスタを含み、そ
れらは、遮断／マイクロコントローラクロック制御レジ
スタ、遮断／マイクロコントローラクロックアクセス、
保護レジスタ、モジュールイネーブル制御レジスタ１、
モジュールイネーブル制御レジスタ２、およびシリアル
ポートタイミング制御レジスタである。
ジュール８２は次のプログラム可能レジスタを含み、そ
れらは、遮断／マイクロコントローラクロック制御レジ
スタ、遮断／マイクロコントローラクロックアクセス、
保護レジスタ、モジュールイネーブル制御レジスタ１、
モジュールイネーブル制御レジスタ２、およびシリアル
ポートタイミング制御レジスタである。
【０１２４】システム制御−−アドレスデコーダ すべての内部レジスタのアドレスならびにオンチップＲ
ＡＭおよび３つの外部チップ選択は、アドレスデコーダ
モジュール７６によってデコードされる。イネーブル信
号は、内部レジスタまたは内部ＲＡＭがマイクロコント
ローラによってアクセスされる場合に発生する。チップ
選択出力は、外部ＲＡＭスペースまたは２つの外部Ｉ／
Ｏスペースのいずれかがアクセスされる場合に発生す
る。
ＡＭおよび３つの外部チップ選択は、アドレスデコーダ
モジュール７６によってデコードされる。イネーブル信
号は、内部レジスタまたは内部ＲＡＭがマイクロコント
ローラによってアクセスされる場合に発生する。チップ
選択出力は、外部ＲＡＭスペースまたは２つの外部Ｉ／
Ｏスペースのいずれかがアクセスされる場合に発生す
る。
【０１２５】実際に構成されたアドレスデコーダモジュ
ール７６は、ＣＳＯＵＴ０／ピン、ＣＳＯＵＴ１／ピン
およびＣＳＯＵＴ２／ピンを含む。ＣＳＯＵＴ０／ピン
はＩＮＴ０／ＯＵＴ信号でマルチプレクスされる信号を
有する。このピンはまた、ＩＣが回路内エミュレーショ
ンモードにない場合にチップ選択機能を与える。ＣＳＯ
ＵＴ０／信号は、ＭＯＶＸ指令が外部Ｉ／Ｏ１スペース
に実行される場合に、アクティブ（ロー）である。リセ
ットまたは遮断において、このピンはハイに保持され
る。ＣＳＯＵＴ１／ピンはＩＮＴ１／ＯＵＴ信号でマル
チプレクスされる信号を有する。このピンはまたＩＣが
回路内エミュレーションモードにない場合にチップ選択
機能を与える。ＣＳＯＵＴ１／信号は、ＭＯＶＸ指令が
外部ＲＡＭスペースに実行される場合にアクティブ（ロ
ー）である。リセットまたは遮断において、このピンは
ハイに保持される。ＣＳＯＵＴ２／ピンはＣＰＵＣＬＫ
ＯＵＴ信号でマルチプレクスされる信号を有する。この
ピンはまた、ＩＣが回路内エミュレーションモードにな
い場合にチップ選択機能を与え、かつＣＳＯＵＴ２／イ
ネーブルビットはチップ選択制御レジスタに設定され
る。ＣＳＯＵＴ２／信号は、ＭＯＶＸ指令が外部Ｉ／Ｏ
２スペースに実行される場合に、アクティブ（ロー）で
ある。リセットにおいて、このピンはハイに保持され
る。もしピンがＣＳＯＵＴ２／モードにプログラミング
されると、これは遮断においてハイに保持される。
ール７６は、ＣＳＯＵＴ０／ピン、ＣＳＯＵＴ１／ピン
およびＣＳＯＵＴ２／ピンを含む。ＣＳＯＵＴ０／ピン
はＩＮＴ０／ＯＵＴ信号でマルチプレクスされる信号を
有する。このピンはまた、ＩＣが回路内エミュレーショ
ンモードにない場合にチップ選択機能を与える。ＣＳＯ
ＵＴ０／信号は、ＭＯＶＸ指令が外部Ｉ／Ｏ１スペース
に実行される場合に、アクティブ（ロー）である。リセ
ットまたは遮断において、このピンはハイに保持され
る。ＣＳＯＵＴ１／ピンはＩＮＴ１／ＯＵＴ信号でマル
チプレクスされる信号を有する。このピンはまたＩＣが
回路内エミュレーションモードにない場合にチップ選択
機能を与える。ＣＳＯＵＴ１／信号は、ＭＯＶＸ指令が
外部ＲＡＭスペースに実行される場合にアクティブ（ロ
ー）である。リセットまたは遮断において、このピンは
ハイに保持される。ＣＳＯＵＴ２／ピンはＣＰＵＣＬＫ
ＯＵＴ信号でマルチプレクスされる信号を有する。この
ピンはまた、ＩＣが回路内エミュレーションモードにな
い場合にチップ選択機能を与え、かつＣＳＯＵＴ２／イ
ネーブルビットはチップ選択制御レジスタに設定され
る。ＣＳＯＵＴ２／信号は、ＭＯＶＸ指令が外部Ｉ／Ｏ
２スペースに実行される場合に、アクティブ（ロー）で
ある。リセットにおいて、このピンはハイに保持され
る。もしピンがＣＳＯＵＴ２／モードにプログラミング
されると、これは遮断においてハイに保持される。
【０１２６】前述のチップ選択制御レジスタは、アドレ
スデコーダモジュール７６において唯一のユーザ可視レ
ジスタである。
スデコーダモジュール７６において唯一のユーザ可視レ
ジスタである。
【０１２７】実際に構成されたアドレスデコーダモジュ
ール７６は、アドレスラッチおよび関連したピンを含む
こともまた注目されたい。アドレスラッチは低位の８つ
のアドレスビット（ＬＡＤＤＲ７−０）のラッチされた
形を与える。ラッチされたアドレスバス（ＬＡＤＤＲ７
−０）ピンは、ＩＣが通常モード、遮断モードまたは回
路内エミュレーションモードにある場合に出力である。
ＩＣが遮断の場合、ピンは遮断に入る前の最後の値で強
力に駆動される。出力はＡＬＥの立下り端縁で変化す
る。
ール７６は、アドレスラッチおよび関連したピンを含む
こともまた注目されたい。アドレスラッチは低位の８つ
のアドレスビット（ＬＡＤＤＲ７−０）のラッチされた
形を与える。ラッチされたアドレスバス（ＬＡＤＤＲ７
−０）ピンは、ＩＣが通常モード、遮断モードまたは回
路内エミュレーションモードにある場合に出力である。
ＩＣが遮断の場合、ピンは遮断に入る前の最後の値で強
力に駆動される。出力はＡＬＥの立下り端縁で変化す
る。
【０１２８】システム制御−−割込コントローラ 割込コントローラ８６は、ＩＣの内部および外部の様々
なソースから割込要求を集め、マイクロコントローラ４
０に割込みを発生する（ＩＮＴ０／およびＩＮＴ１
／）。
なソースから割込要求を集め、マイクロコントローラ４
０に割込みを発生する（ＩＮＴ０／およびＩＮＴ１
／）。
【０１２９】本発明の実際に構成された実施例において
用いられる割込システムは、多レベル構造を有し、これ
は割込原因および状態レジスタ、局所マスク、局所割込
ソースレジスタ、主割込マスクレジスタ、および主割込
ソースレジスタを含む。これらの要素の各々は下のそれ
ぞれの段落においてさらに論じられる。
用いられる割込システムは、多レベル構造を有し、これ
は割込原因および状態レジスタ、局所マスク、局所割込
ソースレジスタ、主割込マスクレジスタ、および主割込
ソースレジスタを含む。これらの要素の各々は下のそれ
ぞれの段落においてさらに論じられる。
【０１３０】割込原因および状態レジスタに関しては、
割込みの原因は最低のレベルを形成し、かつこれは各モ
ジュールに対して局所的である。これらの原因はピンへ
の入力、空または満杯データバッファ等の状態、等であ
り得る。これの原因は「状態レジスタ」に報告される。
状態レジスタは、ソフトウェアによって読出されると、
常に原因信号の現在の状態（たとえば、入力ピンの現在
の論理レベル）を戻す。状態レジスタ中のビットは割込
マスキングによる影響を受けない。
割込みの原因は最低のレベルを形成し、かつこれは各モ
ジュールに対して局所的である。これらの原因はピンへ
の入力、空または満杯データバッファ等の状態、等であ
り得る。これの原因は「状態レジスタ」に報告される。
状態レジスタは、ソフトウェアによって読出されると、
常に原因信号の現在の状態（たとえば、入力ピンの現在
の論理レベル）を戻す。状態レジスタ中のビットは割込
マスキングによる影響を受けない。
【０１３１】ここで局所マスクについて論じると、原因
信号は「割込マスクレジスタ」から関連したマスク信号
でＡＮＤ処理される。これらのＡＮＤゲートの出力は
「局所割込ソースレジスタ」へ接続する。マスクレジス
タは関連した原因信号を含むモジュールにおかれる。
信号は「割込マスクレジスタ」から関連したマスク信号
でＡＮＤ処理される。これらのＡＮＤゲートの出力は
「局所割込ソースレジスタ」へ接続する。マスクレジス
タは関連した原因信号を含むモジュールにおかれる。
【０１３２】局所割込ソースレジスタはソフトウェアに
よって用いられて割込みの原因を決定する。割込ソース
レジスタ中のビットは、マスクされない原因信号の立上
り端縁、立下り端縁、または両方の端縁のいずれかによ
って設定されることが可能である。割込ソースレジスタ
中のビットは別個にクリアされる。一般に、各ビットは
ソフトウェアがその原因に応答する場合にクリアされ
る。この応答は、受信バッファを読出すこと、入力ポー
ト状態レジスタを読出すこと等であり得る。レジスタビ
ットの各々の出力はともにＯＲ処理されて１つの割込要
求信号を作出す。この信号は割込コントローラモジュー
ルに送られる。ソースレジスタは関連した原因信号を含
むモジュールにおかれる。
よって用いられて割込みの原因を決定する。割込ソース
レジスタ中のビットは、マスクされない原因信号の立上
り端縁、立下り端縁、または両方の端縁のいずれかによ
って設定されることが可能である。割込ソースレジスタ
中のビットは別個にクリアされる。一般に、各ビットは
ソフトウェアがその原因に応答する場合にクリアされ
る。この応答は、受信バッファを読出すこと、入力ポー
ト状態レジスタを読出すこと等であり得る。レジスタビ
ットの各々の出力はともにＯＲ処理されて１つの割込要
求信号を作出す。この信号は割込コントローラモジュー
ルに送られる。ソースレジスタは関連した原因信号を含
むモジュールにおかれる。
【０１３３】主割込マスクレジスタに関しては、割込要
求信号は「主割込マスクレジスタ」（割込コントローラ
モジュール８６におかれる）からの関連したマスク信号
でＡＮＤ処理される。これらのＡＮＤゲートの出力は
「主局所割込ソースレジスタ」へ接続する。
求信号は「主割込マスクレジスタ」（割込コントローラ
モジュール８６におかれる）からの関連したマスク信号
でＡＮＤ処理される。これらのＡＮＤゲートの出力は
「主局所割込ソースレジスタ」へ接続する。
【０１３４】主割込ソースレジスタはソフトウェアによ
って使用されて割込みの原因を決定する。割込ソースレ
ジスタ中のビットは、それらがマスクされていないとす
れば、割込要求信号の論理レベルを反映する。一般に、
各割込要求はソフトウェアが特定の割込原因に応答した
場合にクリアされる。主割込ソースレジスタの出力はと
もにＯＲ処理されてマイクロコントローラへ運ばれる。
って使用されて割込みの原因を決定する。割込ソースレ
ジスタ中のビットは、それらがマスクされていないとす
れば、割込要求信号の論理レベルを反映する。一般に、
各割込要求はソフトウェアが特定の割込原因に応答した
場合にクリアされる。主割込ソースレジスタの出力はと
もにＯＲ処理されてマイクロコントローラへ運ばれる。
【０１３５】図９は割込コントローラ８６の構造を示
す。論理モジュール９６（図３参照）、外部割込入力
（フックスイッチ／ロックアップ等）、シリアルＩ／Ｏ
９４、パラレルＩ／Ｏ（図１４および関連した議論参
照）、キーパッドスキャナ８８、およびリアルタイムク
ロック７４モジュールからの割込要求が２つの主割込ソ
ースレジスタ１７８、１８０をフィード（feed）する。
マスタ割込マスク機能は、主マスクレジスタ０ １８２
および主マスクレジスタ１ １８４の形でマイクロコン
トローラに与えられる。
す。論理モジュール９６（図３参照）、外部割込入力
（フックスイッチ／ロックアップ等）、シリアルＩ／Ｏ
９４、パラレルＩ／Ｏ（図１４および関連した議論参
照）、キーパッドスキャナ８８、およびリアルタイムク
ロック７４モジュールからの割込要求が２つの主割込ソ
ースレジスタ１７８、１８０をフィード（feed）する。
マスタ割込マスク機能は、主マスクレジスタ０ １８２
および主マスクレジスタ１ １８４の形でマイクロコン
トローラに与えられる。
【０１３６】例のみによって、下に説明するのはコード
レス電話の応用に用いられる本発明の実際に構成された
実施例中の割込原因のリストである。
レス電話の応用に用いられる本発明の実際に構成された
実施例中の割込原因のリストである。
【０１３７】
【表２】
【０１３８】
【表３】
【０１３９】図１０は論理モジュール９６からの割込原
因信号を処理するのに必要な状態、マスク、およびソー
スレジスタの構造を示す。
因信号を処理するのに必要な状態、マスク、およびソー
スレジスタの構造を示す。
【０１４０】割込コントローラモジュール８６は７つの
ユーザアクセス可能レジスタからなり、これは主割込ソ
ースレジスタ０ １８６、主割込マスクレジスタ０ １
８８、主割込ソースレジスタ１ １９０、主割込マスク
レジスタ１ １９２、Ｄチャネル状態レジスタ１９４、
ＣＨＭ／ＳＹＮＣマスクレジスタ１９６、およびＣＨＭ
／ＳＹＮＣ割込ソースレジスタ１９８である。
ユーザアクセス可能レジスタからなり、これは主割込ソ
ースレジスタ０ １８６、主割込マスクレジスタ０ １
８８、主割込ソースレジスタ１ １９０、主割込マスク
レジスタ１ １９２、Ｄチャネル状態レジスタ１９４、
ＣＨＭ／ＳＹＮＣマスクレジスタ１９６、およびＣＨＭ
／ＳＹＮＣ割込ソースレジスタ１９８である。
【０１４１】割込コントローラ８６はＩＮＴ０／ＯＵＴ
ピンおよびＩＮＴ１／ＯＵＴピンを含む。ＩＮＴ０／Ｏ
ＵＴ信号は割込コントローラ８６からマイクロコントロ
ーラ４０への出力である。これはＩＮＴ０／ＯＵＴピン
を介してオフチップに経路指定される。これは回路内エ
ミュレーションモードにおいてのみ用いられる。ＩＣが
回路内エミュレーションモードにない場合は、このピン
はチップ選択０（ＣＳＯＵＴ０）出力のために用いられ
る。ＩＮＴ１／ＯＵＴピンは割込コントローラ８６から
マイクロコントローラ４０への出力である信号を有す
る。これはＩＮＴ１／ＯＵＴピンを介してオフチップに
経路指定される。これはエミュレーションモードにおい
てのみ用いられる。ＩＣが回路内エミュレーションモー
ドにない場合、このピンはチップ選択１（ＣＳＯＵＴ
１）出力のために用いられる。
ピンおよびＩＮＴ１／ＯＵＴピンを含む。ＩＮＴ０／Ｏ
ＵＴ信号は割込コントローラ８６からマイクロコントロ
ーラ４０への出力である。これはＩＮＴ０／ＯＵＴピン
を介してオフチップに経路指定される。これは回路内エ
ミュレーションモードにおいてのみ用いられる。ＩＣが
回路内エミュレーションモードにない場合は、このピン
はチップ選択０（ＣＳＯＵＴ０）出力のために用いられ
る。ＩＮＴ１／ＯＵＴピンは割込コントローラ８６から
マイクロコントローラ４０への出力である信号を有す
る。これはＩＮＴ１／ＯＵＴピンを介してオフチップに
経路指定される。これはエミュレーションモードにおい
てのみ用いられる。ＩＣが回路内エミュレーションモー
ドにない場合、このピンはチップ選択１（ＣＳＯＵＴ
１）出力のために用いられる。
【０１４２】割込コントローラモジュール中のユーザア
クセス可能レジスタは主割込ソースレジスタ０ １８
６、主割込ソースレジスタ１ １９０、主割込マスクレ
ジスタ０ １８８、主割込マスクレジスタ１ １９２、
Ｄチャネル状態レジスタ、ＣＨＭ／Ｓｙｎｃ割込ソース
レジスタ１９８、およびＣＨＭ／Ｓｙｎｃマスクレジス
タ１９６を含む。
クセス可能レジスタは主割込ソースレジスタ０ １８
６、主割込ソースレジスタ１ １９０、主割込マスクレ
ジスタ０ １８８、主割込マスクレジスタ１ １９２、
Ｄチャネル状態レジスタ、ＣＨＭ／Ｓｙｎｃ割込ソース
レジスタ１９８、およびＣＨＭ／Ｓｙｎｃマスクレジス
タ１９６を含む。
【０１４３】システム制御−−ウォッチドッグタイマ／
リセット ウォッチドッグタイマ４６はマイクロコントローラソフ
トウェアがハングアップになったかどうかまたは失われ
たかどうかを検出し、かつＩＣおよびシステムの残りの
部分にハードウェアリセットを発生する。ハードウェア
リセットは、もし内部カウンタが２秒ごとにクリアされ
なければ発生する。カウンタはマイクロコントローラ４
０によってクリアされ、特定のコードの連続を内部ウォ
ッチドッグキーレジスタに書込む。ウォッチドッグタイ
マ４６は遮断または回路内エミュレーションモードでは
動作しないということを理解されたい。
リセット ウォッチドッグタイマ４６はマイクロコントローラソフ
トウェアがハングアップになったかどうかまたは失われ
たかどうかを検出し、かつＩＣおよびシステムの残りの
部分にハードウェアリセットを発生する。ハードウェア
リセットは、もし内部カウンタが２秒ごとにクリアされ
なければ発生する。カウンタはマイクロコントローラ４
０によってクリアされ、特定のコードの連続を内部ウォ
ッチドッグキーレジスタに書込む。ウォッチドッグタイ
マ４６は遮断または回路内エミュレーションモードでは
動作しないということを理解されたい。
【０１４４】図１１はウォッチドッグタイマおよびリセ
ット出力機構の状態図である。実際に構成されたウォッ
チドッグタイマ４６はもしそれがタイムアウトを起こせ
ばＲＥＳＥＴ／（アクティブロー）ピンに１．７８ｍｓ
パルスを発生する。ＩＣ内部のハードウェアもウォッチ
ドッグタイマのタイムアウトによってリセットされ、そ
の結果はＲＥＳＥＴ／ピンを活性化するのと同じであ
る。タイムアウト値は約１．７８秒である。タイムアウ
トを防ぐために、リセットの後、この１．７８秒内に、
かつ先の更新の１．７８秒内に、特定のキーの連続が前
述の内部ウォッチドッグキーレジスタに書込まれなけれ
ばならない。
ット出力機構の状態図である。実際に構成されたウォッ
チドッグタイマ４６はもしそれがタイムアウトを起こせ
ばＲＥＳＥＴ／（アクティブロー）ピンに１．７８ｍｓ
パルスを発生する。ＩＣ内部のハードウェアもウォッチ
ドッグタイマのタイムアウトによってリセットされ、そ
の結果はＲＥＳＥＴ／ピンを活性化するのと同じであ
る。タイムアウト値は約１．７８秒である。タイムアウ
トを防ぐために、リセットの後、この１．７８秒内に、
かつ先の更新の１．７８秒内に、特定のキーの連続が前
述の内部ウォッチドッグキーレジスタに書込まれなけれ
ばならない。
【０１４５】キーの連続はリセットから始まる２段階機
能である。ウォッチドッグタイマ４６はステージ１から
始まり、ウォッチドッグキーレジスタへの書込みを待っ
ている。もしウォッチドッグキーレジスタに書込まれた
値がＡ５Ｈ以外であれば、システムリセットが発生する
（ちょうどターミナルカウントが到達されたように）。
もし書込みがＡ５Ｈであれば、ステージ２に入る。ステ
ージ２において、ウォッチドッグタイマ４６は別の書込
みを待つ。もし書込みが５ＡＨならば、タイマはリセッ
トされかつ再びステージ１に入る。もし書込みが５ＡＨ
以外であれば、システムリセットが発生する。
能である。ウォッチドッグタイマ４６はステージ１から
始まり、ウォッチドッグキーレジスタへの書込みを待っ
ている。もしウォッチドッグキーレジスタに書込まれた
値がＡ５Ｈ以外であれば、システムリセットが発生する
（ちょうどターミナルカウントが到達されたように）。
もし書込みがＡ５Ｈであれば、ステージ２に入る。ステ
ージ２において、ウォッチドッグタイマ４６は別の書込
みを待つ。もし書込みが５ＡＨならば、タイマはリセッ
トされかつ再びステージ１に入る。もし書込みが５ＡＨ
以外であれば、システムリセットが発生する。
【０１４６】図１２は本発明の実際に構成された実施例
において使用されるウォッチドッグタイマの機構を示
す。
において使用されるウォッチドッグタイマの機構を示
す。
【０１４７】タイマ連鎖は２秒カウンタ２００および２
ミリ秒パルス発生器２０２を含む。１ｋＨｚクロックが
クロック発生器モジュール８２から受信され、かつ不能
化制御ブロックへ与えられる。クロック出力信号は２ミ
リ秒パルス発生器２０２および２秒カウンタ２００をフ
ィードする。２秒カウンタ２００のターミナルカウント
出力はパルス発生器２０２に与えられて２ミリ秒パルス
の発生を開始する。
ミリ秒パルス発生器２０２を含む。１ｋＨｚクロックが
クロック発生器モジュール８２から受信され、かつ不能
化制御ブロックへ与えられる。クロック出力信号は２ミ
リ秒パルス発生器２０２および２秒カウンタ２００をフ
ィードする。２秒カウンタ２００のターミナルカウント
出力はパルス発生器２０２に与えられて２ミリ秒パルス
の発生を開始する。
【０１４８】ウォッチドッグキー機構はユーザ可視レジ
スタ２０４および状態マシン２０６からなる。ユーザ可
視レジスタ２０４はソフトウェアによって周期的に書込
まれてソフトウェアが通常に機能していることを表示す
る。状態マシン２０６はレジスタが正確に更新されてい
ることを証明し、もしすべてが良好ならば２秒カウンタ
２００にクリアストローブを発生し、かつもしレジスタ
が不正確に更新されていれば２ミリ秒カウンタ２０２に
エラーストローブを発生する。
スタ２０４および状態マシン２０６からなる。ユーザ可
視レジスタ２０４はソフトウェアによって周期的に書込
まれてソフトウェアが通常に機能していることを表示す
る。状態マシン２０６はレジスタが正確に更新されてい
ることを証明し、もしすべてが良好ならば２秒カウンタ
２００にクリアストローブを発生し、かつもしレジスタ
が不正確に更新されていれば２ミリ秒カウンタ２０２に
エラーストローブを発生する。
【０１４９】ウォッチドッグキーレジスタ２０４はソフ
トウェアがウォッチドッグタイマ４６をクリアするアク
セスポイントである。２つの書込みの連続がタイマ４６
をクリアするために必要である。本発明の実際に構成さ
れた実施例において、システムリセットの発生を防ぐた
めにこの連続は２秒ごとに実行されなければならない。
トウェアがウォッチドッグタイマ４６をクリアするアク
セスポイントである。２つの書込みの連続がタイマ４６
をクリアするために必要である。本発明の実際に構成さ
れた実施例において、システムリセットの発生を防ぐた
めにこの連続は２秒ごとに実行されなければならない。
【０１５０】システム制御−−パラレルポート 実際に構成されたパラレルＩ／Ｏポートは、マイクロコ
ントローラポート１割込構造、１１ビット汎用出力ラッ
チ、２つの３レベル入力ピン、および３つの外部割込入
力からなる。マイクロコントローラポート３のＲｘＤお
よびＴｘＤピンもまた汎用Ｉ／Ｏポートとして動作可能
である。これらのポートは、下に論じられるように構成
される。
ントローラポート１割込構造、１１ビット汎用出力ラッ
チ、２つの３レベル入力ピン、および３つの外部割込入
力からなる。マイクロコントローラポート３のＲｘＤお
よびＴｘＤピンもまた汎用Ｉ／Ｏポートとして動作可能
である。これらのポートは、下に論じられるように構成
される。
【０１５１】マイクロコントローラポートＰ１．０−Ｐ
１．７に関して、マスク可能割込みは各ピンの１端縁上
でプログラム可能に発生する。本発明の実際に構成され
た実施例において、割込報告目的のために、これらのピ
ンは、１つはＰ１．７−４、１つはＰ１．３−２、およ
び１つはＰ１．１−０のための３つの別個の割込ソース
レジスタに分割される。
１．７に関して、マスク可能割込みは各ピンの１端縁上
でプログラム可能に発生する。本発明の実際に構成され
た実施例において、割込報告目的のために、これらのピ
ンは、１つはＰ１．７−４、１つはＰ１．３−２、およ
び１つはＰ１．１−０のための３つの別個の割込ソース
レジスタに分割される。
【０１５２】１１ある汎用出力は、汎用出力レジスタ０
および１を介してプログラミングされる。出力はすべて
省略値としてハイをとる。
および１を介してプログラミングされる。出力はすべて
省略値としてハイをとる。
【０１５３】２つの３レベル入力信号ピンは３つの入力
状態、ハイ、ロー、またはオープンを報告可能である。
典型的応用は、ダイヤル型選択および工場テストモード
選択である。さらに、上にかなり詳細に議論したよう
に、ＴＲＩ−ＬＥＶＥＬ ＩＮ１は回路内エミュレーシ
ョンモードを選択するために使用される。
状態、ハイ、ロー、またはオープンを報告可能である。
典型的応用は、ダイヤル型選択および工場テストモード
選択である。さらに、上にかなり詳細に議論したよう
に、ＴＲＩ−ＬＥＶＥＬ ＩＮ１は回路内エミュレーシ
ョンモードを選択するために使用される。
【０１５４】外部割込入力に関しては、立上りおよび立
下り端縁の両方に割込要求を発生する３つの入力ピンが
与えられる。これらのピンはフックスイッチ、チャネル
シンセサイザーロックアップ、およびモデムシンセサイ
ザーロックアップ入力のために用いられることが可能で
ある。
下り端縁の両方に割込要求を発生する３つの入力ピンが
与えられる。これらのピンはフックスイッチ、チャネル
シンセサイザーロックアップ、およびモデムシンセサイ
ザーロックアップ入力のために用いられることが可能で
ある。
【０１５５】機能的には、ポート１ピンの８つすべてが
入力としてプログラミングされた場合に端縁の遷移上で
マスク可能割込みを発生できる。割込み機能はマイクロ
コントローラとは別にハードウェアで実行される。図１
３は割込機能の基本的な構造を示す。
入力としてプログラミングされた場合に端縁の遷移上で
マスク可能割込みを発生できる。割込み機能はマイクロ
コントローラとは別にハードウェアで実行される。図１
３は割込機能の基本的な構造を示す。
【０１５６】図１３を参照して、出力ラッチは外部機能
を制御するための１１の汎用出力ピンを与える。これは
マイクロコントローラのデータバス上に存在する単純な
１対のレジスタ（１つは７ビットかつ１つは４ビット）
である。１つのビットがレジスタのうちの１つに（ソフ
トウェアによって）設定された場合、対応する出力ピン
もまた設定される。ビットがクリアされるとピンがクリ
アされる。汎用出力のうちの１つをその省略時状態とし
て与えるすべてのピンは省略値としてハイレベルをと
る。
を制御するための１１の汎用出力ピンを与える。これは
マイクロコントローラのデータバス上に存在する単純な
１対のレジスタ（１つは７ビットかつ１つは４ビット）
である。１つのビットがレジスタのうちの１つに（ソフ
トウェアによって）設定された場合、対応する出力ピン
もまた設定される。ビットがクリアされるとピンがクリ
アされる。汎用出力のうちの１つをその省略時状態とし
て与えるすべてのピンは省略値としてハイレベルをと
る。
【０１５７】キーパッド（ＯＵＴ６，７）および３レベ
ル入力（ＯＵＴ１０）以外のすべてのピンについてのマ
ルチプレクス制御は、パラレルポートモジュール（図１
３の参照番号２０８で示す）ではなく、他の機能が生じ
るモジュールにおかれる。キーパッドおよび３レベルマ
ルチプレクスは汎用出力レジスタ１で制御される。
ル入力（ＯＵＴ１０）以外のすべてのピンについてのマ
ルチプレクス制御は、パラレルポートモジュール（図１
３の参照番号２０８で示す）ではなく、他の機能が生じ
るモジュールにおかれる。キーパッドおよび３レベルマ
ルチプレクスは汎用出力レジスタ１で制御される。
【０１５８】パラレルＩ／Ｏポートが、クロック発生器
モジュール８２におかれたモジュールイネーブル制御レ
ジスタ０を介して不能化された場合、汎用出力として動
作するすべてのピンはハイインピーダンス状態におかれ
る。
モジュール８２におかれたモジュールイネーブル制御レ
ジスタ０を介して不能化された場合、汎用出力として動
作するすべてのピンはハイインピーダンス状態におかれ
る。
【０１５９】さらに図１３を参照して、３つの個別の入
力状態、すなわちハイ、ロー、およびオープンまたは接
続なしを検出可能な２つのピンが与えられる。入力の状
態は外部割込状態レジスタに報告される。これらのピン
は割込要求を発生しない。ＴＲＩ−ＬＥＶＥＬ ＩＮ１
ピンは主としてＲＥＳＥＴピンがイナクティブになった
後にＩＣの動作モードを選択するために用いられる。Ｔ
ＲＩ−ＬＥＶＥＬ ＩＮ１ピンは本発明の実際に構成さ
れた実施例とわずかに異なって一般的入力として用いら
れ得るが、リセットはＩＣを回路内エミュレーションモ
ードに入らせ得るので厳重な注意が払われるべきであ
る。
力状態、すなわちハイ、ロー、およびオープンまたは接
続なしを検出可能な２つのピンが与えられる。入力の状
態は外部割込状態レジスタに報告される。これらのピン
は割込要求を発生しない。ＴＲＩ−ＬＥＶＥＬ ＩＮ１
ピンは主としてＲＥＳＥＴピンがイナクティブになった
後にＩＣの動作モードを選択するために用いられる。Ｔ
ＲＩ−ＬＥＶＥＬ ＩＮ１ピンは本発明の実際に構成さ
れた実施例とわずかに異なって一般的入力として用いら
れ得るが、リセットはＩＣを回路内エミュレーションモ
ードに入らせ得るので厳重な注意が払われるべきであ
る。
【０１６０】図１３をさらに参照して、立上りおよび立
下り遷移の両方に割込要求を発生する３つの割込入力が
与えられる。入力ピンの各々の状態は別個の１ビットレ
ジスタに報告される。これらのピンは割込要求を発生し
ない。ＴＲＩ−ＬＥＶＥＬＩＮ１ピンは主に、ＲＥＳＥ
Ｔピンがイナクティブになった後、ＩＣの動作モードを
選択する為に用いられる。ＴＲＩ−ＬＥＶＥＬ ＩＮ１
ピンは本発明の実際に構成された実施例と僅かに異なる
ものにおいて汎用入力として用いられるが、リセットに
よりＩＣが回路内エミュレーションモードに入り得るの
で厳重な注意が必要である。
下り遷移の両方に割込要求を発生する３つの割込入力が
与えられる。入力ピンの各々の状態は別個の１ビットレ
ジスタに報告される。これらのピンは割込要求を発生し
ない。ＴＲＩ−ＬＥＶＥＬＩＮ１ピンは主に、ＲＥＳＥ
Ｔピンがイナクティブになった後、ＩＣの動作モードを
選択する為に用いられる。ＴＲＩ−ＬＥＶＥＬ ＩＮ１
ピンは本発明の実際に構成された実施例と僅かに異なる
ものにおいて汎用入力として用いられるが、リセットに
よりＩＣが回路内エミュレーションモードに入り得るの
で厳重な注意が必要である。
【０１６１】図１３を更に参照して、立上がり遷移およ
び立下がり遷移の両方で割込要求を発生する３つの割込
入力が与えられる。各入力の状態は別個の１ビットレジ
スタに報告される。もしピンが、その状態レジスタが最
後に読出されまたはリセットされてから、その状態を変
化すれば、割込要求がラッチされ、かつ割込コントロー
ラモジュールに送られる。ソースレジスタを読出すこと
はラッチおよびそれに続いて割込要求をクリアする。
び立下がり遷移の両方で割込要求を発生する３つの割込
入力が与えられる。各入力の状態は別個の１ビットレジ
スタに報告される。もしピンが、その状態レジスタが最
後に読出されまたはリセットされてから、その状態を変
化すれば、割込要求がラッチされ、かつ割込コントロー
ラモジュールに送られる。ソースレジスタを読出すこと
はラッチおよびそれに続いて割込要求をクリアする。
【０１６２】一般に、図１３において１１の出力は汎用
出力制御レジスタ０および１のそれぞれのビットによっ
て独立して制御されていることがわかる。さらに、入力
ピンは読出されるときにプルアップおよびプルダウンレ
ジスタによって中間電源（Ｖｃｃ／２）へ引かれる。ピ
ンの各々は別個のコンパレータの対をフィードする。一
方は入力がハイならばその出力でハイを作出すようにバ
イアスされ、かつ他方はもし入力がローならばその出力
でハイを作出すようにバイアスされる。もし入力がオー
プンならば、両方のコンパレータはロー状態を出力す
る。さらに、ピン論理は、ピンの状態が評価されていな
い場合にプルアップおよびプルダウンレジスタを不能化
するように設計されるべきであるということを理解され
たい。これは電力節約特徴である。ＶｃｃまたはＶｓｓ
に関する外部入力の最大抵抗は５０オーム（入力がハイ
またはローの場合）である。最大容量は５０ｐＦであ
る。
出力制御レジスタ０および１のそれぞれのビットによっ
て独立して制御されていることがわかる。さらに、入力
ピンは読出されるときにプルアップおよびプルダウンレ
ジスタによって中間電源（Ｖｃｃ／２）へ引かれる。ピ
ンの各々は別個のコンパレータの対をフィードする。一
方は入力がハイならばその出力でハイを作出すようにバ
イアスされ、かつ他方はもし入力がローならばその出力
でハイを作出すようにバイアスされる。もし入力がオー
プンならば、両方のコンパレータはロー状態を出力す
る。さらに、ピン論理は、ピンの状態が評価されていな
い場合にプルアップおよびプルダウンレジスタを不能化
するように設計されるべきであるということを理解され
たい。これは電力節約特徴である。ＶｃｃまたはＶｓｓ
に関する外部入力の最大抵抗は５０オーム（入力がハイ
またはローの場合）である。最大容量は５０ｐＦであ
る。
【０１６３】ここで図１４を参照して、外部割込入力構
造のより詳細な図が示される。図からわかるように、こ
の構造は３つの入力ピン、２２０、２２２、および２２
４、３つの状態レジスタ２２６、２２８、および２３
０、かつ３つの遷移検出器ラッチ２３２、２３４および
２３６を含む。
造のより詳細な図が示される。図からわかるように、こ
の構造は３つの入力ピン、２２０、２２２、および２２
４、３つの状態レジスタ２２６、２２８、および２３
０、かつ３つの遷移検出器ラッチ２３２、２３４および
２３６を含む。
【０１６４】３つの外部割込入力状態レジスタ２２６、
２２８、および２３０は１ビットレジスタであるが、外
部割込入力ピン２２０、２２２、および２２４の現在の
状態を報告する。状態ビットはピンの変化とともに変化
する。レジスタのうちの１つを読出すことにより関連し
た遷移検出器ラッチ２３２、２３４、および２３６をク
リアする。各ラッチ２３２、２３４、および２３６の出
力は割込コントローラモジュール８６に与えられ、そこ
でそれはイネーブルビットでＡＮＤ処理される。
２２８、および２３０は１ビットレジスタであるが、外
部割込入力ピン２２０、２２２、および２２４の現在の
状態を報告する。状態ビットはピンの変化とともに変化
する。レジスタのうちの１つを読出すことにより関連し
た遷移検出器ラッチ２３２、２３４、および２３６をク
リアする。各ラッチ２３２、２３４、および２３６の出
力は割込コントローラモジュール８６に与えられ、そこ
でそれはイネーブルビットでＡＮＤ処理される。
【０１６５】システム制御−−シリアルポート シリアルインターフェースは４つのシリアルチャネルの
組合わせである。本発明の実際に構成された実施例にお
いて、これらのチャネルは周波数シンセサイザー、ＬＣ
Ｄコントローラ、ＥＥＰＲＯＭ、およびＰＣＭコーデッ
クテスト装置との通信を与える。送信、受信、およびク
ロック論理の組合わさった組がシンセサイザー、ＬＣ
Ｄ、ＥＥＰＲＯＭ、およびＰＣＭインターフェースをサ
ポートするために用いられる（図１５を参照して、送
信、受信およびクロック論理は一般に参照番号２４０、
２４２および２４６でそれぞれ示す）。この組合わさっ
たハードウェアの組はＳＩ／Ｏインターフェースと呼ば
れる。
組合わせである。本発明の実際に構成された実施例にお
いて、これらのチャネルは周波数シンセサイザー、ＬＣ
Ｄコントローラ、ＥＥＰＲＯＭ、およびＰＣＭコーデッ
クテスト装置との通信を与える。送信、受信、およびク
ロック論理の組合わさった組がシンセサイザー、ＬＣ
Ｄ、ＥＥＰＲＯＭ、およびＰＣＭインターフェースをサ
ポートするために用いられる（図１５を参照して、送
信、受信およびクロック論理は一般に参照番号２４０、
２４２および２４６でそれぞれ示す）。この組合わさっ
たハードウェアの組はＳＩ／Ｏインターフェースと呼ば
れる。
【０１６６】実際に構成されたシンセサイザーインター
フェースに関しては、ＩＣとシンセサイザーチップ、た
とえばＭＢ１５０１シンセサイザーチップとの間の通信
は１方向であることに注目されたい。通信はＩＣからシ
ンセサイザーへのみ行なわれる。
フェースに関しては、ＩＣとシンセサイザーチップ、た
とえばＭＢ１５０１シンセサイザーチップとの間の通信
は１方向であることに注目されたい。通信はＩＣからシ
ンセサイザーへのみ行なわれる。
【０１６７】実際に構成されたＬＣＤインターフェース
に関して、シリアルインターフェースがオンチップマイ
クロコントローラとＮＥＣ μＰＤ７２２５ ＬＣＤコ
ントローラＩＣ等との間での通信のために与えられる。
これもまた１方向インターフェースであり、通信はＩＣ
からＬＣＤコントローラへのみ行なわれる。
に関して、シリアルインターフェースがオンチップマイ
クロコントローラとＮＥＣ μＰＤ７２２５ ＬＣＤコ
ントローラＩＣ等との間での通信のために与えられる。
これもまた１方向インターフェースであり、通信はＩＣ
からＬＣＤコントローラへのみ行なわれる。
【０１６８】実際に構成されたＥＥＰＲＯＭインターフ
ェースは２方向であり、ナショナル（National）、ジェ
ネラル・インスツルメンツ（General Instruments ）、
エクセル（Exel）インターフェースをサポートする８お
よび１６ビット装置と互換性がある。さらに、クロック
の立下り端縁でデータを出力する装置に対するサポート
も要求される。したがって、多様な種類の装置との互換
性のために、ポートは立上りまたは立下り端縁でデータ
を受信するようにプログラミングされることが可能であ
る。
ェースは２方向であり、ナショナル（National）、ジェ
ネラル・インスツルメンツ（General Instruments ）、
エクセル（Exel）インターフェースをサポートする８お
よび１６ビット装置と互換性がある。さらに、クロック
の立下り端縁でデータを出力する装置に対するサポート
も要求される。したがって、多様な種類の装置との互換
性のために、ポートは立上りまたは立下り端縁でデータ
を受信するようにプログラミングされることが可能であ
る。
【０１６９】実際に構成されたＰＣＭテストポートに関
しては、シリアルポートをコーデックまたはＡＤＰＣＭ
トランスコーダテストポートに変換するソフトウェアか
ら２つの特別モードが呼出されることが可能である。コ
ーデックテストモードにおいて、データインピンは６４
ｋｂｐｓコーデック受信入力となり、データアウトピン
は６４ｋｂｐｓコーデック送信出力となり、かつクロッ
クピンはゲートされた５１２ｋＨｚ ＰＣＭデータクロ
ック出力（８ｋＨｚフレーム速度での８サイクルのバー
スト）となる。ＡＤＰＣＭテストモードにおいて、デー
タインピンは６４ｋｂｐｓ ＡＤＰＣＭ送信入力（ＰＣ
Ｍデータ入力）となり、データアウトピンは６４ｋｂｐ
ｓ ＡＤＰＣＭ受信出力（ＰＣＭデータ出力）となり、
かつクロックピンは５１２ｋＨｚ ＰＣＭデータクロッ
ク出力（８ｋＨｚフレーム速度での８ビットのバース
ト）となる。Ｂ／Ｄチャネルポートは８ｋＨｚフレーム
同期クロックを与える。６４ｋＨｚデータクロックは８
ｋＨｚフレーム同期と同期されなければならない。
しては、シリアルポートをコーデックまたはＡＤＰＣＭ
トランスコーダテストポートに変換するソフトウェアか
ら２つの特別モードが呼出されることが可能である。コ
ーデックテストモードにおいて、データインピンは６４
ｋｂｐｓコーデック受信入力となり、データアウトピン
は６４ｋｂｐｓコーデック送信出力となり、かつクロッ
クピンはゲートされた５１２ｋＨｚ ＰＣＭデータクロ
ック出力（８ｋＨｚフレーム速度での８サイクルのバー
スト）となる。ＡＤＰＣＭテストモードにおいて、デー
タインピンは６４ｋｂｐｓ ＡＤＰＣＭ送信入力（ＰＣ
Ｍデータ入力）となり、データアウトピンは６４ｋｂｐ
ｓ ＡＤＰＣＭ受信出力（ＰＣＭデータ出力）となり、
かつクロックピンは５１２ｋＨｚ ＰＣＭデータクロッ
ク出力（８ｋＨｚフレーム速度での８ビットのバース
ト）となる。Ｂ／Ｄチャネルポートは８ｋＨｚフレーム
同期クロックを与える。６４ｋＨｚデータクロックは８
ｋＨｚフレーム同期と同期されなければならない。
【０１７０】実際に構成されたＰＣＭテストポートはシ
リアルＩ／Ｏポートの送信バッファ、受信バッファ、ま
たはクロック発生器を使用しない。音声経路論理はクロ
ックおよびシリアル送信ビットストリームを与え、かつ
受信データをシリアルな形で受信する。言い換えれば、
ＰＣＭテスト機能はシリアルＩ／Ｏポートピンを使用す
るが、クロック発生、クロック同期、シリアル−パラレ
ル、およびパラレル変換をサポートする論理は音声経路
論理内で処理される。
リアルＩ／Ｏポートの送信バッファ、受信バッファ、ま
たはクロック発生器を使用しない。音声経路論理はクロ
ックおよびシリアル送信ビットストリームを与え、かつ
受信データをシリアルな形で受信する。言い換えれば、
ＰＣＭテスト機能はシリアルＩ／Ｏポートピンを使用す
るが、クロック発生、クロック同期、シリアル−パラレ
ル、およびパラレル変換をサポートする論理は音声経路
論理内で処理される。
【０１７１】システム制御−−キーパッドスキャナ 実際に構成されたキーパッドスキャナは３６キーまでの
キーパッドをサポートする能力を与える。このキーパッ
ドスキャナは、１）活動検出、および２）通常の２つの
モードで動作する。
キーパッドをサポートする能力を与える。このキーパッ
ドスキャナは、１）活動検出、および２）通常の２つの
モードで動作する。
【０１７２】活動検出モードにおいて、どのキーが押さ
れているのかを判断する必要はなく、ただキーが押され
ているということを判断すればよい。これにより、ユー
ザがキーを押した場合にＩＣを遮断モードから起動させ
る。ＩＣが遮断モードにある間に活動が検出された場
合、クロック発生器モジュール８２に出力が発生する。
れているのかを判断する必要はなく、ただキーが押され
ているということを判断すればよい。これにより、ユー
ザがキーを押した場合にＩＣを遮断モードから起動させ
る。ＩＣが遮断モードにある間に活動が検出された場
合、クロック発生器モジュール８２に出力が発生する。
【０１７３】通常モードにおいて、押されたキーの識別
が決定されかつ報告される。デバウンシングはユーザソ
フトウェアの責任である。活動が検出された場合、たと
えばキーが閉じられた場合に割込みが発生する。典型的
には、ユーザはキーパッド割込みをマスキングし、マイ
クロコントローラタイマを設定し（デバウンス時間は典
型的には４ミリ秒から１６ミリ秒である）、かつ割込み
から戻ることによって割込みに応答する。タイマが切れ
ると割込みが発生する。これはユーザにキーパッド状態
レジスタを読出させ、それはこの時点で押されたキーの
安定な一致を含む。この状態はノーキーダウンコード
（００００００００）、多重キーダウンコード（０ＸＸ
ＸＸＸＸ１）、および各キーについてのコード（０ＲＲ
ＲＣＣＣ０）、を含み、ここでＲ＝行コード、Ｃ＝列コ
ード、およびＸ＝ドントケア、である。
が決定されかつ報告される。デバウンシングはユーザソ
フトウェアの責任である。活動が検出された場合、たと
えばキーが閉じられた場合に割込みが発生する。典型的
には、ユーザはキーパッド割込みをマスキングし、マイ
クロコントローラタイマを設定し（デバウンス時間は典
型的には４ミリ秒から１６ミリ秒である）、かつ割込み
から戻ることによって割込みに応答する。タイマが切れ
ると割込みが発生する。これはユーザにキーパッド状態
レジスタを読出させ、それはこの時点で押されたキーの
安定な一致を含む。この状態はノーキーダウンコード
（００００００００）、多重キーダウンコード（０ＸＸ
ＸＸＸＸ１）、および各キーについてのコード（０ＲＲ
ＲＣＣＣ０）、を含み、ここでＲ＝行コード、Ｃ＝列コ
ード、およびＸ＝ドントケア、である。
【０１７４】図１６はキーパッドスキャナのブロック図
を示す。このモジュールはスキャナ装置２５０とキーパ
ッド状態レジスタ２５２とを含む。
を示す。このモジュールはスキャナ装置２５０とキーパ
ッド状態レジスタ２５２とを含む。
【０１７５】スキャナ２５０は行および列入力ピンなら
びにコンパレータと、ノーキーダウン状況、多重キーダ
ウン状況、および何らかのキーダウン状況を検出する論
理のブロック２５４とを含む。
びにコンパレータと、ノーキーダウン状況、多重キーダ
ウン状況、および何らかのキーダウン状況を検出する論
理のブロック２５４とを含む。
【０１７６】状態論理はスキャナからの入力をフォーマ
ット化し、かつユーザにこの状態を示す。より特定的に
は、キーパッド状態論理は次のものを含む。 入力 ・６つの行コンパレータ出力 ・６つの列コンパレータ出力 ・ノーキーダウン出力 ・多重キーダウン出力 ・マイクロコントローラ読出ストローブ ・マイクロコントローラデータバス ・アドレスデコーダモジュールからのレジスタ選択スト
ローブ 出力 ・アドレスデコーダモジュールによってアクセスされた
ときにレジスタが内部データバスを駆動。 ・レジスタの値が変化するときはいつでも割込要求が発
生する。この割込要求は割込コントローラに接続され
る。 エンコーダ ・６つの行および６つの列信号が２つの３ビット言語に
符号化される（８進−２進符号化）。これはノーキーダ
ウン表示および多重キーダウン表示と組合わさって７ビ
ット言語を形成する。レジスタのビット７は常に０であ
る。システム制御−−リアルタイムクロック リアルタイムクロックは実際に構成されたＩＣに与えら
れる。このクロック７４（図３参照）はＩＣがパワーオ
ンの間に通常のＩＣ電源から動作し、かつＩＣがパワー
ダウンのときに専用バッテリーから動作する。３２．７
６８ｋＨｚ水晶がリアルタイムクロックに接続される。
さらに、１ｋバイトのＲＡＭのブロックが与えられる。
この「オンチップ」ＲＡＭは、それがリアルタイムクロ
ックのＢＡＴＴ ＩＮピンから電力を供給される以外は
リアルタイムクロックから独立している。
ット化し、かつユーザにこの状態を示す。より特定的に
は、キーパッド状態論理は次のものを含む。 入力 ・６つの行コンパレータ出力 ・６つの列コンパレータ出力 ・ノーキーダウン出力 ・多重キーダウン出力 ・マイクロコントローラ読出ストローブ ・マイクロコントローラデータバス ・アドレスデコーダモジュールからのレジスタ選択スト
ローブ 出力 ・アドレスデコーダモジュールによってアクセスされた
ときにレジスタが内部データバスを駆動。 ・レジスタの値が変化するときはいつでも割込要求が発
生する。この割込要求は割込コントローラに接続され
る。 エンコーダ ・６つの行および６つの列信号が２つの３ビット言語に
符号化される（８進−２進符号化）。これはノーキーダ
ウン表示および多重キーダウン表示と組合わさって７ビ
ット言語を形成する。レジスタのビット７は常に０であ
る。システム制御−−リアルタイムクロック リアルタイムクロックは実際に構成されたＩＣに与えら
れる。このクロック７４（図３参照）はＩＣがパワーオ
ンの間に通常のＩＣ電源から動作し、かつＩＣがパワー
ダウンのときに専用バッテリーから動作する。３２．７
６８ｋＨｚ水晶がリアルタイムクロックに接続される。
さらに、１ｋバイトのＲＡＭのブロックが与えられる。
この「オンチップ」ＲＡＭは、それがリアルタイムクロ
ックのＢＡＴＴ ＩＮピンから電力を供給される以外は
リアルタイムクロックから独立している。
【０１７７】図１７は実際に構成されたリアルタイムク
ロックモジュール７４のブロック図を示す。システム制御−−バッテリーレベル検出器 実際に構成されたＩＣは２．７ボルトから５．５ボルト
の範囲にわたる電源（つまりバッテリー）電圧をデジタ
ル的に表す機構を含む。
ロックモジュール７４のブロック図を示す。システム制御−−バッテリーレベル検出器 実際に構成されたＩＣは２．７ボルトから５．５ボルト
の範囲にわたる電源（つまりバッテリー）電圧をデジタ
ル的に表す機構を含む。
【０１７８】機能的には、バッテリー電圧モニタ回路は
Ｖｃｃピンの電圧を内部しきい値電圧と比較する。もし
Ｖｃｃがしきい値電圧より上ならば、コンパレータ出力
はハイである。もしＶｃｃがしきい値を下回っていれ
ば、コンパレータ出力はローである。実際に構成された
本発明の実施例において、内部しきい値電圧は精度±５
％で２．７ボルトから５．４ボルトまで４ビットコード
を介してプログラム可能である。
Ｖｃｃピンの電圧を内部しきい値電圧と比較する。もし
Ｖｃｃがしきい値電圧より上ならば、コンパレータ出力
はハイである。もしＶｃｃがしきい値を下回っていれ
ば、コンパレータ出力はローである。実際に構成された
本発明の実施例において、内部しきい値電圧は精度±５
％で２．７ボルトから５．４ボルトまで４ビットコード
を介してプログラム可能である。
【０１７９】図１８は実際に構成されたバッテリーレベ
ル検出器モジュールのブロック図である。ＣＴ２ 本発明の教示に従うＩＣのＣＴ２部分は以下のモジュー
ルを含み、それらはＦＩＦＯ９０、Ｂ／Ｄチャネルポー
ト（図３参照）、送信モデム１００、ＲＳＳＩＡ／Ｄコ
ンバータ９２、および論理モジュール９６である。
ル検出器モジュールのブロック図である。ＣＴ２ 本発明の教示に従うＩＣのＣＴ２部分は以下のモジュー
ルを含み、それらはＦＩＦＯ９０、Ｂ／Ｄチャネルポー
ト（図３参照）、送信モデム１００、ＲＳＳＩＡ／Ｄコ
ンバータ９２、および論理モジュール９６である。
【０１８０】本発明の実際に構成された実施例におい
て、２つの１方向ＦＩＦＯ２６０、２６２は、ＡＤＰＣ
Ｍブロック８４、ＢチャネルＩ／Ｏ２６４と、フレーム
フォーマッタ９６との間に与えられ、その一方は送信方
向であり、かつ他方は受信方向２６２（図１９参照）で
ある。これらのＦＩＦＯは７２ｋｂｐｓ無線バースト速
度と定常３２ｋｂｐｓＡＤＰＣＭ、Ｂチャネルポート速
度との間に弾性記憶装置を設ける。ＦＩＦＯはフレーム
フォーマッタ９６から見るとシリアルに見え、かつＡＤ
ＰＣＭブロック８４から見ると４ビット幅に見える、こ
れはなぜならＡＤＰＣＭはニブル上で動作するためであ
る。
て、２つの１方向ＦＩＦＯ２６０、２６２は、ＡＤＰＣ
Ｍブロック８４、ＢチャネルＩ／Ｏ２６４と、フレーム
フォーマッタ９６との間に与えられ、その一方は送信方
向であり、かつ他方は受信方向２６２（図１９参照）で
ある。これらのＦＩＦＯは７２ｋｂｐｓ無線バースト速
度と定常３２ｋｂｐｓＡＤＰＣＭ、Ｂチャネルポート速
度との間に弾性記憶装置を設ける。ＦＩＦＯはフレーム
フォーマッタ９６から見るとシリアルに見え、かつＡＤ
ＰＣＭブロック８４から見ると４ビット幅に見える、こ
れはなぜならＡＤＰＣＭはニブル上で動作するためであ
る。
【０１８１】実際に構成されたＦＩＦＯモジュール９０
は論理モジュール９６（特定的にはＰＬＬ１１５２）か
らの１．１５２ＭＨｚクロックまたはクロック発生器モ
ジュール８２からの固定１．１５２ＭＨｚクロックのい
ずれかから５１２ｋＨｚ、３２ｋＨｚ、および８ｋＨｚ
を構成する。
は論理モジュール９６（特定的にはＰＬＬ１１５２）か
らの１．１５２ＭＨｚクロックまたはクロック発生器モ
ジュール８２からの固定１．１５２ＭＨｚクロックのい
ずれかから５１２ｋＨｚ、３２ｋＨｚ、および８ｋＨｚ
を構成する。
【０１８２】実際に構成されたＢ／ＤチャネルＩ／Ｏポ
ートモジュール２６４は、４つの別個の機能、つまり暗
号を含むＢチャネルＩ／Ｏポート、ＤチャネルＩ／Ｏポ
ート、単一送信（ＴｘモジュレータＩ／Ｏ）、および６
つの汎用出力ポートを機能させるようにマルチプレクス
された６つのＩ／Ｏピンを与える。
ートモジュール２６４は、４つの別個の機能、つまり暗
号を含むＢチャネルＩ／Ｏポート、ＤチャネルＩ／Ｏポ
ート、単一送信（ＴｘモジュレータＩ／Ｏ）、および６
つの汎用出力ポートを機能させるようにマルチプレクス
された６つのＩ／Ｏピンを与える。
【０１８３】送信モジュレータ１００はＣＴ２論理モジ
ュール９６からシリアルデータを受け、かつそれを直角
位相の一対のシングルエンデッドアナログ出力に変換す
る。実際に構成された本発明の実施例において発生した
出力はＩＦ搬送波と外的に混合され、合計して所望され
る周波数変調された信号を得るよう意図される。
ュール９６からシリアルデータを受け、かつそれを直角
位相の一対のシングルエンデッドアナログ出力に変換す
る。実際に構成された本発明の実施例において発生した
出力はＩＦ搬送波と外的に混合され、合計して所望され
る周波数変調された信号を得るよう意図される。
【０１８４】モジュレータ１００のブロック図が図２０
に示される。モジュレータ１００の中心部はデータ依存
状態マシンアドレス発生器２７２によってアドレスさ
れ、かつ一連の同期ラッチ２７４が続くルックアップＲ
ＯＭ２７０である。バッファが続く２つの同一の６ビッ
ト＋符号ＤＡＣはアナログ出力を駆動する。
に示される。モジュレータ１００の中心部はデータ依存
状態マシンアドレス発生器２７２によってアドレスさ
れ、かつ一連の同期ラッチ２７４が続くルックアップＲ
ＯＭ２７０である。バッファが続く２つの同一の６ビッ
ト＋符号ＤＡＣはアナログ出力を駆動する。
【０１８５】様々な関連出願により詳細に議論されたよ
うに、スペクトル測定を簡略化にするために本発明の実
施例においてテストモードが与えられる。
うに、スペクトル測定を簡略化にするために本発明の実
施例においてテストモードが与えられる。
【０１８６】受信信号強度表示（ＲＳＳＩ）モジュール
９２はＲＦ受信信号レベルをデジタル的に表現する。機
能的には、電流−電圧変換、入力範囲、およびＲＳＳＩ
Ａ／Ｄコンバータのマイクロプロセッサアクセスが顕
著である。電流−電圧変換に関しては、外部ＦＳＫ復調
器はその電流が受信信号強度に比例するアナログ信号を
発生する。この出力電流は外部抵抗器で終了してそれを
電圧に変換する。入力範囲に関してはＡ／Ｄコンバータ
の入力範囲は入力コンパレータの通常モード電圧スイン
グによって主として決定される。最後に、マイクロプロ
セッサアクセスに関しては、Ａ／Ｄ変換を可能にするた
め、Ａ／Ｄコンバータは可能化され（たとえばクロック
発生器モジュール中のモジュール可能化制御レジスタ中
の１ビットを介して）、かつ変換が要求されなければな
らない。要求はソフトウェアを介してなされることがで
きる。
９２はＲＦ受信信号レベルをデジタル的に表現する。機
能的には、電流−電圧変換、入力範囲、およびＲＳＳＩ
Ａ／Ｄコンバータのマイクロプロセッサアクセスが顕
著である。電流−電圧変換に関しては、外部ＦＳＫ復調
器はその電流が受信信号強度に比例するアナログ信号を
発生する。この出力電流は外部抵抗器で終了してそれを
電圧に変換する。入力範囲に関してはＡ／Ｄコンバータ
の入力範囲は入力コンパレータの通常モード電圧スイン
グによって主として決定される。最後に、マイクロプロ
セッサアクセスに関しては、Ａ／Ｄ変換を可能にするた
め、Ａ／Ｄコンバータは可能化され（たとえばクロック
発生器モジュール中のモジュール可能化制御レジスタ中
の１ビットを介して）、かつ変換が要求されなければな
らない。要求はソフトウェアを介してなされることがで
きる。
【０１８７】ここで包括的に論理モジュール９６につい
て論じると、受信タイミング回復、フレームタイミング
発生器、ＳＹＮＣチャネルハンドラ、Ｂチャネルハンド
ラ、Ｄチャネルハンドラ、およびモデムタイミング調整
を含む、フレームコントローラが設けられる。
て論じると、受信タイミング回復、フレームタイミング
発生器、ＳＹＮＣチャネルハンドラ、Ｂチャネルハンド
ラ、Ｄチャネルハンドラ、およびモデムタイミング調整
を含む、フレームコントローラが設けられる。
【０１８８】図２１は受信タイミング回復、フレームタ
イミング発生器、ＳＹＮＣチャネルハンドラ、Ｂチャネ
ルハンドラ、Ｄチャネルハンドラを含むフレームコント
ローラのブロック図である。
イミング発生器、ＳＹＮＣチャネルハンドラ、Ｂチャネ
ルハンドラ、Ｄチャネルハンドラを含むフレームコント
ローラのブロック図である。
【０１８９】受信タイミング回復機能に関しては、受信
データ（Ｒｘデータ）からビット同期されたタイミング
が発生し、様々な機能に与えられる。
データ（Ｒｘデータ）からビット同期されたタイミング
が発生し、様々な機能に与えられる。
【０１９０】ＳＹＮチャネルハンドラは受信クロック発
生器（ＤＰＬＬ）からバースト信号およびＰＬＬ処理さ
れたクロックを受信し、かつ受信された同期情報をフレ
ームタイミング発生器およびＣＰＵに与える。それはま
たフレームタイミング発生器から送信タイミングパルス
を、ＢチャネルハンドラおよびＤチャネルハンドラから
送信データを受信し、かつ送信バースト信号を発生す
る。
生器（ＤＰＬＬ）からバースト信号およびＰＬＬ処理さ
れたクロックを受信し、かつ受信された同期情報をフレ
ームタイミング発生器およびＣＰＵに与える。それはま
たフレームタイミング発生器から送信タイミングパルス
を、ＢチャネルハンドラおよびＤチャネルハンドラから
送信データを受信し、かつ送信バースト信号を発生す
る。
【０１９１】フレームタイミング発生器はシステムが信
号を受信しているときにｓｙｎチャネルハンドラから受
信された同期情報を受信し、すべての必要な受信および
送信タイミングパルスを送信部分のＢチャネルハンド
ラ、Ｄチャネルハンドラ、ＳＹＮチャネルハンドラ、Ｍ
ＯＤＥＭタイミング調整、およびそれらのパルスが必要
とされる他のいかなるブロックへも与える。
号を受信しているときにｓｙｎチャネルハンドラから受
信された同期情報を受信し、すべての必要な受信および
送信タイミングパルスを送信部分のＢチャネルハンド
ラ、Ｄチャネルハンドラ、ＳＹＮチャネルハンドラ、Ｍ
ＯＤＥＭタイミング調整、およびそれらのパルスが必要
とされる他のいかなるブロックへも与える。
【０１９２】モデムタイミング調整はそれらがモデムか
ら基準信号を送信および受信しているときに、モデムお
よびＲＦセクションの遅延を測定する。
ら基準信号を送信および受信しているときに、モデムお
よびＲＦセクションの遅延を測定する。
【０１９３】上記に基づいて、当業者はこの教示によっ
てなされた改良点を十分に理解および認識するはずであ
る。当業者はまたここに説明されたＩＣおよびコードレ
ス電話の価値および利点を十分に理解および認識するは
ずである。しかしながら、ここに述べられた本質的にす
べての点については、上の関連出願への相互参照のセク
ションに掲載された関連事件にさらなる詳細がみつけら
れ得る。当業者にとっては本発明を実行しかつその実行
の最良モードを理解するのにそれらの詳細は必要ではな
いが、それらの詳細は当業者にとって有用であり得、そ
れらに対する参照を所望してもよい。
てなされた改良点を十分に理解および認識するはずであ
る。当業者はまたここに説明されたＩＣおよびコードレ
ス電話の価値および利点を十分に理解および認識するは
ずである。しかしながら、ここに述べられた本質的にす
べての点については、上の関連出願への相互参照のセク
ションに掲載された関連事件にさらなる詳細がみつけら
れ得る。当業者にとっては本発明を実行しかつその実行
の最良モードを理解するのにそれらの詳細は必要ではな
いが、それらの詳細は当業者にとって有用であり得、そ
れらに対する参照を所望してもよい。
【０１９４】明らかに、この教示に鑑みて数多くの修正
および変形が可能である。したがって、前掲の特許請求
の範囲内で、本発明は特定的に上に説明される以外の態
様で実行され得る。
および変形が可能である。したがって、前掲の特許請求
の範囲内で、本発明は特定的に上に説明される以外の態
様で実行され得る。
【図１】本発明の教示に従うＩＣが設置されるコードレ
ス電話の送受話器のブロック図である。
ス電話の送受話器のブロック図である。
【図２】本発明の教示に従うＩＣが設置されるコードレ
ス電話の本体のブロック図である。
ス電話の本体のブロック図である。
【図３】本発明の教示に従うＩＣのブロック図である。
【図４】本発明の教示に従うＩＣのブロック図である。
【図５】本発明の教示に従うＩＣが組入れられるコード
レス電話の音声インターフェースのブロック図である
（明細書中、「コードレス電話」と称する）。
レス電話の音声インターフェースのブロック図である
（明細書中、「コードレス電話」と称する）。
【図６】アナログインターフェースを除くコードレス電
話の音声経路のブロック図である。
話の音声経路のブロック図である。
【図７】本発明の教示に従うＩＣの一部を形成し得るマ
イクロコントローラシステムのブロック図である。
イクロコントローラシステムのブロック図である。
【図８】本発明の教示に従うＩＣの一部を形成し得るク
ロック発生器モジュールのブロック図である。
ロック発生器モジュールのブロック図である。
【図９】本発明の教示に従うＩＣの一部を形成し得る割
込コントローラについて可能な構造を示す図である。
込コントローラについて可能な構造を示す図である。
【図１０】本発明の教示に従うＩＣ中の論理モジュール
からの割込原因信号を処理するために必要な状態、マス
クおよびソースレジスタの可能な構造を示す図である。
からの割込原因信号を処理するために必要な状態、マス
クおよびソースレジスタの可能な構造を示す図である。
【図１１】本発明の教示に従うＩＣの一部を形成し得る
ウォッチドッグタイマおよびリセット出力機構の状態図
である。
ウォッチドッグタイマおよびリセット出力機構の状態図
である。
【図１２】本発明の教示に従うＩＣの一部を形成し得る
ウォッチドッグタイマの可能な構成を示す図である。
ウォッチドッグタイマの可能な構成を示す図である。
【図１３】本発明の教示に従うＩＣの一部を形成し得る
割込機能機構の可能な基本的構造を示す図である。
割込機能機構の可能な基本的構造を示す図である。
【図１４】本発明の実施例中に存在し得る外部割込入力
構造を示す図である。
構造を示す図である。
【図１５】本発明の実施例中に存在し得るシリアルイン
ターフェースのブロック図である。
ターフェースのブロック図である。
【図１６】本発明の教示に従うＩＣの一部を形成し得る
キーパッドスキャナのブロック図である。
キーパッドスキャナのブロック図である。
【図１７】本発明の教示に従うＩＣの一部を形成し得る
リアルタイムクロックモジュールのブロック図である。
リアルタイムクロックモジュールのブロック図である。
【図１８】本発明の教示に従うＩＣの一部を形成し得る
バッテリーレベル検出器のブロック図である。
バッテリーレベル検出器のブロック図である。
【図１９】本発明の教示に従うＩＣの一部を形成し得る
様々なＣＴ２モジュールを示す図である。
様々なＣＴ２モジュールを示す図である。
【図２０】本発明の教示に従うＩＣの一部を形成し得る
送信モジュレータのブロック図である。
送信モジュレータのブロック図である。
【図２１】本発明の教示に従うＩＣの一部を形成し得る
フレームコントローラのブロック図である。
フレームコントローラのブロック図である。
４０ マイクロコントローラ ７８ 音声インターフェース ８０ バッテリーレベル検出器 ８４ コーデック ８６ 割込コントローラ ８８ キーパッドスキャナー ９２ ＲＳＳＩ Ａ／Ｄコンバータ
フロントページの続き (72)発明者 ジョセフ・ウィリアム・ピーターソン アメリカ合衆国、78737 テキサス州、オ ースティン、ブラフ・トレイル、ボック ス・51・ピィ、アール・アール・６ (72)発明者 ジェームズ・イー・ボウルズ アメリカ合衆国、78750 テキサス州、オ ースティン、バーチバーク・トレイル、 11716 (72)発明者 ジョン・ジィ・バートコウィアック アメリカ合衆国、78735 テキサス州、オ ースティン、トレイル・クレスト・サーク ル、4702 (72)発明者 吉川 宗宏 東京都港区港南１−７−４ (72)発明者 斉藤 真 東京都港区港南１−７−４ (72)発明者 松原 弘 東京都港区港南１−７−４
Claims (14)
- 【請求項１】 集積回路であって、外部インターフェー
ス部分と、音声経路部分と、システム制御部分とを含
み、 （ａ） 前記外部インターフェース部分は、（ｉ） 外
部キーパッドを作動的に接続するための手段と、（ｉ
ｉ） 外部メモリを作動的に接続するための手段と、
（ｉｉｉ） 外部発信器を作動的に接続するための手段
と、（ｉｖ） 外部トランシーバーを作動的に接続する
ための手段と、（ｖ） シリアルポートと、（ｖｉ）
パラレルポートと、（ｖｉｉ） 音声インターフェース
サブ部分とを含み、 （ｂ） 前記音声経路部分は、（ｉ） コーデックを含
み、前記コーデックは前記音声インターフェースサブ部
分に作動的に接続され、さらに（ｉｉ） ＡＤＰＣＭを
含み、前記ＡＤＰＣＭは前記コーデックに直接接続され
て、前記シリアルポートにさらに直接的に接続されるコ
ーデック／ＡＤＰＣＭ要素を規定し、さらに（ｉｉｉ）
前記ＡＤＰＣＭに作動的に接続される第１および第２
のＦＩＦＯと、（ｉｖ） 前記音声インターフェースサ
ブ部分に作動的に接続されるトーンリンガとを含み、さ
らに （ｃ） 前記システム制御部分は、（ｉ） 前記パラレ
ルポートに直接的に接続されるマイクロコントローラ
と、（ｉｉ） 前記マイクロコントローラに作動的に接
続されるフレームフォーマッタと、（ｉｉｉ） バッテ
リーレベル検出器と、（ｉｖ） ＲＳＳＩ Ａ／Ｄコン
バータと、（ｖ） リアルタイムクロックと、（ｖｉ）
前記手段に接続されて外部キーパッドを作動的に接続
するためのキーパッドを走査するための手段と、（ｖｉ
ｉ） 割込コントローラとを含み、前記割込コントロー
ラは前記マイクロコントローラと前記キーパッドを走査
するための手段との間に作動的に接続され、さらに（ｖ
ｉｉｉ） クロック発生器を含み、前記クロック発生器
は前記マイクロコントローラと前記外部音声経路部分を
作動的に接続するための手段との間に接続される、集積
回路。 - 【請求項２】 前記クロック発生器を停止させて、それ
により前記集積回路を遮断モードにするための手段をさ
らに含む、請求項１に記載の集積回路。 - 【請求項３】 前記マイクロコントローラを不能化する
ための手段と、外部エミュレータを可能化して前記マイ
クロコントローラが不能化されたときにその代わりに機
能させるための手段とをさらに含む、請求項１に記載の
集積回路。 - 【請求項４】 前記キーパッドを走査するための手段
は、キーパッドの活動によって内容変化可能なキーパッ
ド状態レジスタと、前記キーパッド状態レジスタの内容
が変化した場合に割込みを発生するための手段と、割込
みに応答して前記割込みの後予め定められた時間期間を
おいて前記キーパッド状態レジスタを読出して多重キー
が押されているかまたは１つのキーが押されかつリリー
スされているかどうかを決定するための手段とをさらに
含む、請求項１に記載の集積回路。 - 【請求項５】 信号中の１つのビットエラーの可能性を
検出するための手段をさらに含み、前記１つのビットエ
ラーを検出するための手段はパルスのストリームを発生
し、さらに前記パルスのストリームを平均するための手
段を含む、請求項１に記載の集積回路。 - 【請求項６】 エラーが検出された場合に前記信号を予
め定められた量、減衰するための手段と、予め定められ
た時間がエラーなく過ぎた場合に予め定められた量、前
記信号をステップアップして戻すための手段とをさらに
含む、請求項５に記載の集積回路。 - 【請求項７】 前記シリアルポートは受信機、送信機、
クロック発生器、および前記クロック発生器を開始かつ
停止させるための手段を含む、請求項１に記載の集積回
路。 - 【請求項８】 前記マイクロコントローラは少なくとも
１つのポートピンを有し、前記少なくとも１つのポート
ピンが前記マイクロコントローラへの割込みを発生する
ことを引起こすための手段をさらに含み、前記引起こす
ための手段はそれを構成するために前記少なくとも１つ
のポートピンと作動的に関連した第１の組の割込マスク
と、割込みを選択的に待機させるための第２の組の割込
マスクとを含む、請求項１に記載の集積回路。 - 【請求項９】 送信された出力のスペクトル内容を証明
するための手段をさらに含む、請求項１に記載の集積回
路。 - 【請求項１０】 前記マイクロコントローラは弱いプル
アップを有する少なくとも１つの出力バッファを有し、
かつ前記プルアップを不能化するための手段をさらに含
む、請求項１に記載の集積回路。 - 【請求項１１】 信号をそこを介して受信および送信す
るための電話網回線に接続可能な本体と、 前記本体上にかつそれから離れて選択的に載置可能な送
受話器とを含み、 前記本体および前記送受話器は電磁波を介してその間で
信号を送信および受信するための手段をそれぞれ含み、 前記本体および前記送受話器はマイクロコントローラを
中に組入れた個々の、少なくとも事実上同一の、集積回
路をさらに含む、コードレス電話。 - 【請求項１２】 前記本体および前記送受話器はそれぞ
れのマイクロコントローラに作動的に接続されたそれぞ
れの発信器をさらに含み、かつ前記それぞれの発信器を
停止および再開させるためのそれぞれの手段をさらに含
む、請求項１１に記載のコードレス電話。 - 【請求項１３】 前記本体および前記送受話器はそれぞ
れのマイクロコントローラを不能化するための手段と、
外部マイクロコントローラを可能化してそれぞれのマイ
クロコントローラが不能化された場合にそれらの代わり
に機能させる手段とをさらに含む、請求項１１に記載の
コードレス電話。 - 【請求項１４】 前記それぞれの、少なくとも事実上同
一の集積回路は、外部インターフェース部分と、音声経
路部分と、システム制御部分とを含み、 （ａ） 前記外部インターフェース部分は、（ｉ） 外
部キーパッドを作動的に接続するための手段と、（ｉ
ｉ） 外部メモリを作動的に接続するための手段と、
（ｉｉｉ） 外部発信器を作動的に接続するための手段
と、（ｉｖ） 外部トランシーバーを作動的に接続する
ための手段と、（ｖ） シリアルポートと、（ｖｉ）
パラレルポートと、（ｖｉｉ） 音声インターフェース
サブ部分とを含み、 （ｂ） 前記音声経路部分は、（ｉ） コーデックを含
み、前記コーデックは前記音声インターフェースサブ部
分に作動的に接続され、さらに（ｉｉ） ＡＤＰＣＭを
含み、前記ＡＤＰＣＭは前記コーデックに直接的に接続
されて、前記シリアルポートにさらに直接的に接続され
るコーデック／ＡＤＰＣＭ要素を規定し、さらに（ｉｉ
ｉ） トーンリンガを含み、前記トーンリンガは前記音
声インターフェースサブ部分に作動的に接続され、さら
に （ｃ） 前記システム制御部分は、（ｉ） 前記パラレ
ルポートに直接的に接続されるマイクロコントローラ
と、（ｉｉ） 前記外部キーパッドを作動的に接続する
ための手段に接続されたキーパッドを走査するための手
段と、（ｉｉｉ） 割込コントローラとを含み、前記割
込コントローラは、前記マイクロコントローラと前記キ
ーパッドを走査するための手段との間に作動的に接続さ
れ、さらに、（ｉｖ） クロック発生器を含み、前記ク
ロック発生器は前記マイクロコントローラと前記外部音
声経路部分を作動的に接続する手段との間に接続され
る、請求項１１に記載のコードレス電話。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/918,627 US5555287A (en) | 1992-07-21 | 1992-07-21 | Integrated circuit and cordless telephone using the integrated circuit |
| US918627 | 1992-07-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169280A true JPH06169280A (ja) | 1994-06-14 |
Family
ID=25440693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168791A Pending JPH06169280A (ja) | 1992-07-21 | 1993-07-08 | 集積回路およびコードレス電話 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5555287A (ja) |
| EP (1) | EP0580341A3 (ja) |
| JP (1) | JPH06169280A (ja) |
| KR (1) | KR940003264A (ja) |
| CN (1) | CN1059058C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023521457A (ja) * | 2020-04-20 | 2023-05-24 | コンチネンタル・オートモーティヴ・テクノロジーズ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 電子デバイス及びウェイクアップのトリガに応答する方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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