JPH06169429A

JPH06169429A - 画像データ変換回路

Info

Publication number: JPH06169429A
Application number: JP4319875A
Authority: JP
Inventors: Yoshiaki Kaji; 義明楫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1994-06-14
Also published as: US5353067A

Abstract

(57)【要約】【目的】メモリを増設することなく、垂直方向のフィ
ルタを構成する。【構成】縮小比が１／２よりも大きな場合には、スイ
ッチＳＷ１，ＳＷ２によってラインメモリ１１，１２が
直列に接続され、両者が一体となって、原メモリ一つ分
を格納する容量のラインメモリを構成する。縮小比が１
／２以下の場合には、ラインメモリ１１の入力及び出力
は、それぞれ演算器１３，１４、及び加算器１５によっ
てフィルタ処理され、フィルタド縮小ラインのデータと
なってスイッチＳＷ１を介してラインメモリ１２及びス
イッチＳＷ２に与えられる。縮小比が１／２以下である
ので、ラインメモリ１１，１２はいずれも縮小ライン一
つ分を格納し得る。ラインメモリ１１の出力は出力端７
１ｂに、また入力はスイッチＳＷ２を介して出力端７１
ｃに、それぞれ与えられる。【効果】垂直方向の間引きに用いるラインメモリをフ
ィルタ用に兼用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像信号の信号処理に
関するものであり、特に画像の縮小に関するものであ
る。

【０００２】

【従来の技術】ある画像が表示されている場合、その画
像中に他の画像を表示したい場合がある。この場合、他
の画像は縮小して表示される。これらの画像が、水平方
向に並んだドットの構成するラインが垂直方向に並ぶこ
とで構成されている場合には、画像縮小の手法として間
引きが行われる。その場合、通常はラインごとに水平方
向についての間引きを行った後、垂直方向についての間
引きが行われる。

【０００３】

【発明が解決しようとする課題】間引きの際にはエイリ
アシングが生じる場合があり、これは縮小された画像の
画質の劣化を招来する。これを防ぐためには間引きの処
理を行う前に、画像を表す信号にフィルタをかけること
が望ましい。しかし、垂直方向のフィルタを作るために
は水平方向の１ライン分以上のラインメモリが必要であ
り、このようなメモリを増設することはコストの上昇に
つながるという問題点があった。

【０００４】この発明は上記の問題点を解決するために
なされたもので、メモリを増設することなく、垂直方向
のフィルタを構成し、縮小された画像の画質の劣化を防
止する画像データ変換回路を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】この発明にかかる画像デ
ータ変換回路は、原ラインを入力して、縮小ラインを出
力する第１間引き回路と、確定縮小ラインを出力する第
２間引き回路と、を備える。原ラインは、第１の方向に
第１の数だけ配列されることにより、被縮小対象たる原
画像を構成し、自身は第１の方向に直交する第２の方向
に第２の数だけ配列された原ドットから構成される。縮
小ラインは、第２の数以下の第３の数だけ第２の方向に
配列された縮小ドットから構成される。確定縮小ライン
は、縮小ラインの複数を入力して、第１の方向に第１の
数以下の第４の数だけ配列されて縮小画像を構成する。
そして、第２間引き回路は、複数のメモリ素子から構成
されるラインメモリを有する。メモリ素子はその各々が
縮小ラインの一つ分を格納しうる容量を有する。そして
その容量の合計は原ラインの一つ分を格納しうる。そし
てラインメモリは、少なくとも一つのメモリ素子を含む
第１部分と、第１部分に前置され、少なくとも一つのメ
モリ素子を含む第２部分とに区分される。そして、縮小
画像の大きさの原画像の大きさに対する縮小比が、所定
の値より大きい場合には、第２部分は第１部分と一体と
なって縮小ラインを順次格納する。また、縮小比が、所
定の値以下の場合には、第２部分において縮小ラインの
複数に対してフィルタ処理を行ってフィルタド縮小ライ
ンを得て、第１部分はフィルタド縮小ラインを順次格納
する。

【０００６】第２間引き回路は、演算部とバイパスとを
備えることがある。演算部は、第２部分に所属するメモ
リ素子の入力及び出力のいずれかの少なくとも２つに所
定の演算処理を行ってフィルタド縮小ラインを求め、バ
イパスでは、第１部分において順次格納された一のフィ
ルタド縮小ラインが第１部分から順次読みだされ、これ
と同期して、一のフィルタド縮小ラインに続いて求めら
れる他のフィルタド縮小ラインが得られる。そして確定
縮小ラインは一及び他のフィルタド縮小ラインから求め
られる。

【０００７】演算部は、乗算器と加算器を備えることも
ある。乗算器は、メモリ素子の入力及び出力のいずれか
の少なくとも２つにそれぞれ所定の係数を乗じる。また
加算器は乗算器の結果を加算する。そして加算器の出力
はフィルタド縮小ラインに相当する。

【０００８】あるいは演算部は少なくとも一つの選択手
段を更に備える。これはメモリ素子の入力及び出力のど
の２つ以上に対して所定の処理を行うかを選択する。

【０００９】望ましくは、第１部分と第２部分とは、縮
小ラインの長さに応じてその容量を可変にする。

【００１０】

【作用】この発明におけるラインメモリーは、縮小比に
応じて全体として垂直間引きに寄与したり、第１及び第
２部分に区分されて機能したりする。後者の場合には、
第１部分は垂直間引きに直接的に寄与するが、第２部分
は垂直間引きの前段階のフィルタとして機能する。

【００１１】演算部は第２部分と共にフィルタを構成す
る。演算部は乗算器と加算器とで構成することができ
る。

【００１２】乗算器が係数を乗じるべきメモリ素子の入
力及び出力は、選択手段によって種々選択することがで
きる。

【００１３】第１部分の容量を確保しつつ、第２部分の
容量を増すことによってフィルタの次数を選択する余地
が広がる。

【００１４】

【実施例】

＜Ａ．間引きの基本的処理＞この発明の具体的構成及び
その動作の説明に移る前に、間引きの基本的処理につい
て説明する。

【００１５】図５は、画像の縮小と、間引きの関係を示
す概念図である。縮小前の画像（以下「原画像」とい
う）Ｖ₁は、６つのライン（以下、原画像を構成するラ
インを原ラインという）によって構成され、一つの原ラ
インは水平方向に並んだ６つのドットによって構成され
ている。即ち原画像Ｖ₁は６×６のドットで構成されて
いる。

【００１６】これを３×３のドットで構成される画像
（以下、縮小後の画像を「縮小画像」という）Ｖ₂へと
縮小したい場合の間引きの基本的処理は、第１段階とし
ての水平方向における間引きと、第２段階としての垂直
方向における間引きに分けられる。

【００１７】第１段階においては、一つの原ラインか
ら、縮小画像を構成する可能性のあるライン（以下、
「縮小ライン」とする）を求める。ここでは、縮小ライ
ンは３ドットで構成され、簡単には原ラインを構成する
６ドットを一つ置きに選択して得られる。例えば左から
１，３，５番目のドットが選択される。

【００１８】第２段階においては、６つの縮小ラインか
ら、縮小画像を構成する３つの縮小ラインが選択され
る。例えば上から１，３，５番目の縮小ラインが選択さ
れる。

【００１９】この結果、図５に示されるように、原画像
Ｖ₁を構成する６×６のドットのうち、ハッチングが施
された３×３のドットのみが選択されて、縮小画像Ｖ₂
が得られる。以下、縮小前である原画像を構成するドッ
トを原ドット、縮小後の縮小画像を構成するドットを縮
小ドットという。

【００２０】一方、たとえば画像サイズを４／５にする
場合は縮小ドット数を原ドット数の４／５にし、垂直方
向の縮小ライン数を原ライン数の４／５にする必要があ
る。つまり水平方向には原ドット５つに対して縮小ドッ
ト２つを選択し、垂直方向には原ライン５つに対して縮
小ライン２つを選択することになる。

【００２１】しかし、縮小ドットは、常に原ドットから
選択されるとは限らない。データを間引くことによる画
質の劣化を少なくするためには、出力するデータを原画
像全体から均等に選択しなければならない。そのため
に、同一の原ラインにおいて水平方向に隣接する２つの
原ドット（以下「特定ドット」という）間で、線形に補
間計算して３つの補間ドットを求め、特定ドットと共に
補間ラインを構成する。補間ラインは、そのドット数は
見かけ上は原ドットの４倍となり、この補間ドット及び
特定ドットの中から縮小ドットが選択される。

【００２２】図６は第１段階において、特定ドットから
補間ドットを求め、両者が構成する補間ラインから縮小
ラインを求める方法を模式的に示す概念図である。実際
には補間ラインは、特定ドットの間において考慮され
る。図６に則して言えば、特定ドットの内、左に位置す
るドットはドットＡとして、また特定ドットの内、右に
位置するドットはドットＥとして、いずれも補間ライン
を構成する。

【００２３】補間ドットＢ，Ｃ，Ｄは、特定ドットＡ，
Ｅから補間計算されて求められる。これらの補間ドット
は、特定ドットが変遷する毎に求められる。よって、或
る特定ドットは補間ドットを求めるべき区間の左端にあ
るか右端にあるかによって、それぞれ特定ドットＡもし
くは特定ドットＥとして捉えられることになる。

【００２４】ここでは、縮小ドット数を原ドット数の４
／５にするため、図６において左端に位置する区間にお
いては、その区間内で補間ドットＢが、また中央に位置
する区間においては補間ドットＣが、それぞれ縮小ドッ
トとして選択される。つまり、縮小ドットは必ずしも特
定ドット（即ち原ドット）から選択されるとは限らな
い。

【００２５】図７は縮小ラインから、縮小画像を構成す
べき縮小ラインを求める方法を模式的に示した概念図で
ある。間引き処理の第１段階と類似して、垂直方向に隣
接する２本の縮小ライン間で３ラインを線形に補間計算
し、見かけ上ライン数を原ライン数の４倍として補間列
を求める。そして補間列から、縮小画像を構成すべき縮
小ラインを選択する。

【００２６】図８は、上記のような間引きを行う画像デ
ータ変換回路を示すブロック図である。図６に対応する
水平方向間引き回路９１、図７に対応する垂直方向間引
き回路９２が直列に接続されている。

【００２７】水平方向間引き回路９１は、ラッチ５０、
演算器５４，５５，５７、加算器６２乃至６４、水平セ
レクタ５１、及び水平セレクタコントローラ８１から構
成されている。

【００２８】水平セレクタ５１は、図６のＡ〜Ｅで示さ
れた特定ドット及び補間ドットに対応する５つのデータ
を入力する入力端Ａ〜Ｅと、入力端Ａ〜Ｅに与えられた
データから選択して縮小ドットのデータとして出力する
出力端Ｏとを有する。

【００２９】ラッチ５０にはドットクロックＣＬＫが入
力され、これに同期してその入力端５０ａから原ドット
のデータが入力される。そしてこの原ドットはラッチ５
０に一時的に保持され、次のドットクロックＣＬＫによ
ってラッチ５０の出力端５０ｂに出力される。この時、
同時に次の原ドットのデータが入力端５０ａに入力され
る。従ってラッチ５０の入力端５０ａと出力端５０ｂと
において、２つの特定ドットのデータが存在する。

【００３０】加算器６２にはこれらの特定ドットのデー
タが入力され、これらのデータを加算した結果が、その
出力端６２ｂに出力される。２つの特定ドットの値をそ
れぞれα，βとすると、出力端６２ｂには値α＋βが与
えられる。

【００３１】一方、演算器５４は入力されたデータの値
をその１／２として出力する。演算器５４の入力端は加
算器６２の出力端６２ｂが接続されているので、値（α
＋β）／２がその出力端５４ｂに出力されている。

【００３２】加算器６３，６４のいずれも２つの入力を
加算して出力する機能を有する。そして加算器６３の２
つの入力端は、それぞれラッチ５０の出力端５０ｂ及び
演算器５４の出力端５４ｂに接続されている。また、加
算器６４の２つの入力端は、それぞれラッチ５０の入力
端５０ａ及び演算器５４の出力端５４ｂに接続されてい
る。

【００３３】演算器５５，５７のいずれもが、入力され
たデータの値をその１／２にして出力する。そして演算
器５５，５７の入力端は、それぞれ加算器６３，６４の
出力を受けている。セレクタ５１の入力端子Ａ〜Ｅには
ラッチ５０の出力端５０ｂ、演算器５５の出力端５５
ｂ、演算器５４の出力端５４ｂ、演算器５７の出力端５
７ｂ、ラッチ５０の入力端５０ａ、がそれぞれ接続され
ているので、結局これらの入力端子Ａ〜Ｅには、

【００３４】

【数１】

【００３５】が計算されて入力されている。

【００３６】水平セレクタ５１のセレクト制御端子Ｓに
は水平セレクタコントローラ８１によりセレクト制御信
号５１Ｓが入力されている。そしてセレクト制御信号５
１Ｓにより、入力端子Ａ〜Ｅに与えられたデータのいず
れかを選択して出力端Ｏに出力する。この動作は図６に
おいて、特定ドットＡ，Ｅ及び補間ドットＢ，Ｃ，Ｄか
ら一つの縮小ドットを選択することと対応する。

【００３７】縮小ドットのデータは、垂直間引き回路９
２のラインメモリ５２に順次記録される。ラインメモリ
５２は入力端５２ａと出力端５２ｂを有しており、原ラ
イン１つを構成する原ドットのデータの総量を保持でき
る容量をもっている。縮小ライン１つを構成する縮小ド
ットのデータの総量を保持できるだけの容量では、画像
を縮小しない場合（例えば特定ドットを全て縮小ドット
とする場合）に対応できないためである。

【００３８】ここではまず、画像を縮小するものとして
説明する。ラインメモリ５２にもドットクロックＣＬＫ
が与えられ、これに同期して縮小ドットのデータがライ
ンメモリ５２に記録される。一つの縮小ラインの最後の
縮小データがラインメモリ５２に記録され終わると、次
の縮小ラインを構成する最初の縮小ドットのデータが入
力端５２ａに与えられる。

【００３９】いま、ｘ番目の縮小ラインを構成する縮小
ドットのデータがラインメモリ５２に保持されており、
次の（ｘ＋１）番目の縮小ラインを構成する縮小ドット
の先頭のデータが入力端５２ａに存在するとき、ライン
メモリ５２の出力端５２ｂには、ドットクロックＣＬＫ
によってｘ番目の縮小ラインを構成する縮小ドットの先
頭のデータが与えられている。

【００４０】次に（ｘ＋１）番目の縮小ラインを構成す
る縮小ドットの内の２番目のデータが入力端５２ａに入
力される時点では、ｘ番目の縮小ラインを構成する縮小
ドットの先頭のデータが格納されていたと同じアドレス
に、（ｘ＋１）番目の縮小ラインを構成する縮小ドット
の先頭のデータが格納される。

【００４１】つまりラインメモリ５２の出力端５２ｂと
入力端５２ａには垂直方向に隣合う２つの縮小ドットの
データが常に存在していることになる。ラインメモリ５
２はＦＩＦＯ型のメモリであるので、容量不足とならな
い限り、縮小ラインを構成する縮小ドットの数によらず
にこの関係は保たれる。垂直方向間引き回路９２は、こ
の２つの縮小ドット（以下「特定縮小ドット」とい
う。）と共に図７に示す補間列を構成するドット（以下
「補間縮小ドット」という。）を求め、特定縮小ドット
と補間縮小ドットから、最終的に原画像を構成する縮小
ドット（以下「確定縮小ドット」という。）を選択して
出力する。これにより、縮小画像を構成するライン（以
下「確定縮小ライン」という）を求めることができる。

【００４２】垂直方向間引き回路９２は、上記のライン
メモリ５２、演算器５８，５９，６１、加算器６５乃至
６７、垂直セレクタ５３、及び垂直セレクタコントロー
ラ８２から構成されている。

【００４３】垂直セレクタ５３は、図７のＡ〜Ｅで示さ
れた補間列を構成する補間縮小ドットのうち、垂直方向
に隣接する５つのドットａ〜ｅのデータを入力する入力
端Ａ〜Ｅと、入力端Ａ〜Ｅに与えられたデータから選択
して確定縮小ドットのデータとして出力する出力端Ｏと
を有する。

【００４４】垂直方向間引き回路９２における、ライン
メモリ５２、演算器５８，５９，６１、加算器６５乃至
６７、垂直セレクタ５３、及び垂直セレクタコントロー
ラ８２の接続関係は、水平方向間引き回路におけるラッ
チ５０、演算器５４，５５，５７、加算器６２乃至６
４、水平セレクタ５１、及び水平セレクタコントローラ
８１の接続関係と同様である。

【００４５】ラインメモリ５２は、ラインメモリ５２の
入力端５２ａに接続された配線５６とともに、垂直間引
き処理前段７０を構成する。垂直間引き処理前段７０は
水平セレクタ５１の出力端Ｏと、ラインメモリ５２の入
力端５２ａとを接続する入力端７０ａと、加算器６５の
２つの入力端にそれぞれラインメモリ５２の入力端５２
ｂ及び配線５６を接続する出力端７０ｂ，７０ｃとを備
えている。

【００４６】従って、垂直間引き処理前段７０の出力端
７０ｂ，７０ｃにそれぞれ存在する縮小ドットのデータ
をＵ，Ｄとすると、垂直セレクタ５３の入力端子Ａ〜Ｅ
には、

【００４７】

【数２】

【００４８】が計算されて入力されている。

【００４９】垂直セレクタ５３のセレクト制御端子Ｓに
は垂直セレクタコントローラ８２によりセレクト制御信
号５３Ｓが入力されている。そしてセレクト制御信号５
３Ｓにより、入力端子Ａ〜Ｅに与えられたデータのいず
れかが選択されて出力端Ｏに与えられる。この動作は図
７において、補間列Ａ〜Ｅの中から間引きして、確定縮
小ドットを選択することと対応する。

【００５０】しかし、従来の技術で説明したように、エ
イリアシングの問題を回避するためには垂直方向にフィ
ルタを設ける必要がある。この発明の基本的思想は、垂
直間引き処理前段において備えられる、原ライン１つ分
に対応するデータを保持できるだけの容量を備えたライ
ンメモリにおいて、垂直方向のフィルタを兼用させるも
のである。以下、種々の実施例について説明を行う。

【００５１】＜Ｂ．第１実施例＞第１実施例では縮小画
像の原画像に対する比（ここでは面積比ではなく、水平
方向及び垂直方向のそれぞれにおける比）が１／２より
大きな場合にはフィルタ機能を動作させず、縮小比が１
／２以下の場合にはフィルター機能を動作させる。

【００５２】図１は、この発明の第１実施例が備える垂
直間引き処理前段７１の構成を示すブロック図である。
垂直間引き処理前段７１は入力端７１ａ、出力端７１
ｂ，７１ｃを有し、それぞれが＜Ａ．間引きの基本的処
理＞で説明された垂直間引き処理前段７０の入力端７１
ａ、出力端７１ｂ，７１ｃに対応している。即ち、垂直
間引き処理前段７１は、その入力端７１ａが図８に示さ
れた水平セレクタ５１の出力端Ｏと接続されることによ
り、水平間引き回路９１と接続される。また垂直間引き
処理前段７１は、その出力端７１ｂ，７１ｃが図８に示
された加算器６５と接続されることにより、垂直間引き
回路９２の一部を構成する。換言すれば、垂直間引き処
理前段７１を図８に示された垂直間引き処理前段７０と
置換することにより、この発明の第１実施例の画像デー
タ変換回路が得られる。

【００５３】垂直間引き処理前段７１において、入力端
７１ａと出力端７１ｂとの間には、原ラインの半分のデ
ータ容量を持ち、ドットクロックＣＬＫに同期して動作
するラインメモリ１１，１２がスイッチＳＷ１と共に直
列に配置されている。ラインメモリ１１，１２はＦＩＦ
Ｏ型のメモリである。図中「１／２Ｈ」は、原ライン一
つ分を格納するのに必要な容量Ｈの半分を格納し得るこ
とを示す。

【００５４】スイッチＳＷ１は共通端子と、サイド１，
２の端子を有しており、共通端子はラインメモリ１２の
入力端１２ａに、サイド２の端子はラインメモリ１１の
出力端１１ｂに、それぞれ接続されている。スイッチＳ
Ｗ１のサイド１の端子は２入力の加算を行う加算器１５
の出力端１５ｂに接続されている。

【００５５】入力端７１ａと出力端７１ｃとの間にはス
イッチＳＷ２が配置されている。スイッチＳＷ２は共通
端子と、サイド１，２の端子を有しており、共通端子は
出力端子７１ｃと、サイド２の端子は入力端７１ａと、
それぞれ接続されている。また、そのサイド１の端子は
スイッチＳＷ１の共通端子と共に、ラインメモリ１２の
入力端１２ａに接続されている。

【００５６】演算器１３，１４はそれぞれに入力された
データに対し、それぞれに設定された値を乗じる演算器
である。演算器１３，１４は、垂直間引き処理前段７１
の入力端７１ａに与えられたデータ、及びラインメモリ
１１の出力端１１ｂに与えられたデータを、それぞれ処
理する。これらの結果はいずれも加算器１５に与えられ
る。

【００５７】スイッチコントローラ１６は、スイッチコ
ントロール信号ＣＮＴをスイッチＳＷ１，ＳＷ２に与え
る。原画像を縮小しない場合、若しくは縮小比が１／２
以上の場合には、ＳＷ１，ＳＷ２のいずれの共通端子も
スイッチコントロール信号ＣＮＴによってサイド２に接
続される。このため、ラインメモリ１１の出力端１１ｂ
とラインメモリ１２の入力端１２ａとはスイッチＳＷ１
を介して接続される。つまりラインメモリ１１，１２は
直列に接続されて原ライン１つ分のラインメモリとして
動作する。これは図８に示されたラインメモリ５２に相
当する。ラインメモリ１１，１２はＦＩＦＯ型のメモリ
であり、ラインメモリ５２と同様、容量不足とならない
限り、縮小ラインを構成する縮小ドットの数によらずに
正常に動作する。

【００５８】また、スイッチＳＷ２を介して、垂直間引
き処理前段７１の入力端７１ａと出力端７１ｃとは接続
され、図８に示された配線５６が実現される。従って、
この場合には、垂直間引き処理前段７１は図８に示され
た垂直間引き処理前段７０と同一の機能で動作する。

【００５９】一方、縮小比が１／２以下の場合には、Ｓ
Ｗ１，ＳＷ２のいずれの共通端子もスイッチコントロー
ル信号ＣＮＴによってサイド１に接続される。このた
め、垂直間引き処理前段７１の入力端７１ａに存在する
データと、ラインメモリ１１の出力端１１ｂに存在する
データとは、演算器１３，１４及び加算器１５によって
後述する処理を受けて、ラインメモリ１２ａ及び垂直間
引き処理前段７１の出力端７１ｃのいずれにも与えられ
る。

【００６０】垂直間引き処理前段７１の入力端７１ａに
は、水平セレクタ５１によって選択された縮小ドットの
データが与えられている。これらはラインメモリ１１に
順次格納される。ラインメモリ１１の容量は原ラインの
半分であるが、縮小画像は原画像の１／２以下のため、
縮小ラインのデータがあふれることはない。

【００６１】ｘ番目の縮小ラインを構成する縮小ドット
の最後のデータがラインメモリ１１に格納された後、
（ｘ＋１）番目の縮小ラインを構成する縮小ドットの最
初のデータがラインメモリ１１の入力端１１ａに与えら
れる。これと同時にｘ番目の縮小ラインを構成する縮小
ドットの最初のデータがラインメモリ１１の出力端１１
ｂに現れる。この後、（ｘ＋１）番目の縮小ラインを構
成する縮小ドットのデータが順次ラインメモリ１１の入
力端１１ａに与えられ、その度にｘ番目の縮小ラインを
構成する縮小ドットのデータがラインメモリ１１の出力
端１１ｂに順次与えられる。

【００６２】従って、＜Ａ．間引きの基本的処理＞で説
明された垂直間引き処理前段７０の出力端７０ｂ，７０
ｃに現れるデータの関係と類似して、ｘ番目の縮小ライ
ンを構成する縮小ドットのデータと、（ｘ＋１）番目の
縮小ラインを構成する縮小ドットのデータとのうち、垂
直方向に隣合う２つのデータは、出力端１１ｂと入力端
１１ａにそれぞれ同時に存在する。

【００６３】一方、ラインメモリ１１の入力端１１ａに
与えられたデータは演算器１３で、出力端１１ｂに与え
られたデータは演算器１４で、それぞれ設定された定数
を乗じられ加算器１５に入力され加算される。つまり、
ｘ番目の縮小ラインを構成する縮小ドットのデータと、
（ｘ＋１）番目の縮小ラインを構成する縮小ドットのデ
ータとのうち、垂直方向に隣合う２つのデータは、演算
器１３，１４と加算器１５を備えた２端子フィルターに
おいて処理され、１つのデータが得られることになる。
このような処理が順次行われることにより、縮小ライン
のデータにはフィルタがかけられることになる。

【００６４】このフィルタがかけられた縮小ライン（以
下「フィルタド縮小ライン」という）はＳＷ１，ＳＷ２
を介してラインメモリ１２及び垂直間引き処理前段７１
の出力端７１ｃに与えられる。ラインメモリ１２は、そ
の容量が原ラインの半分に対応し、縮小比が１／２以下
の縮小ラインを格納するのに十分なものであるので、＜
Ａ．間引きの基本的処理＞で説明されたラインメモリ５
２と類似の動作が行われる。

【００６５】即ちｘ番目の縮小ライン及び（ｘ＋１）番
目の縮小ラインとから得られた、ｘ番目の縮小ラインを
構成するドット（以下「フィルタド縮小ドット」とす
る）が出力端７１ｂに現れ、これと垂直方向に隣接する
関係にある、（ｘ＋１）番目のフィルタド縮小ラインを
構成するフィルタド縮小ドットが出力端７１ｃに現れ
る。

【００６６】この後、ｘ番目のフィルタド縮小ラインと
（ｘ＋１）番目のフィルタド縮小ラインとから補間列が
計算され、垂直方向に間引きされた縮小ラインが選択さ
れる。

【００６７】図２は、垂直方向の間引きにおいてフィル
タをかけた場合を示す概念図である。左から右へと順
に、縮小ラインの列、フィルタド縮小ラインの列、補間
列、垂直方向に間引きされた縮小ラインの列を示してい
る。図中Ａ〜Ｅで示された補間列の、フィルタド縮小ラ
インに対する関係は、図７に示された補間列の、縮小ラ
インに対する関係と同じである。

【００６８】以上に示したように、第１実施例で垂直間
引き処理前段７１の備えるメモリライン１１，１２の容
量の和は、垂直間引き処理前段７０の備えるメモリライ
ン５２と同じでありながら、縮小比が１／２以下の場合
には縮小ラインにフィルタをかけることができる。縮小
比が１／２より大きい場合にはフィルタをかけずに通常
の間引き処理を行うことができる。

【００６９】上述のように、スイッチコントローラ１６
は、縮小比によってスイッチＳＷ１，ＳＷ２における接
続を切り換える。縮小比をＫとした場合のスイッチＳＷ
１，ＳＷ２における接続を表１にまとめる。

【００７０】

【表１】

【００７１】＜Ｃ．第２実施例＞第２実施例でも縮小比
が１／２よりも大きな場合には、フィルタ機能を動作さ
せず、縮小比が１／２以下の場合にはフィルター機能を
動作させる。

【００７２】図３は、この発明の第２実施例が備える垂
直間引き処理前段７２の構成を示すブロック図である。
垂直間引き処理前段７２は入力端７２ａ、出力端７２
ｂ，７２ｃを有し、それぞれが＜Ａ．間引きの基本的処
理＞で説明された垂直間引き処理前段７０の入力端７０
ａ、出力端７０ｂ，７０ｃに対応している。即ち、この
発明の第２実施例は、図８で示された画像データ変換回
路において、垂直間引き処理前段７０を垂直間引き処理
前段７２で置換した構成を有する。

【００７３】ラインメモリ２１は、そのワード数が原ラ
インの一つを構成する縮小ドットの数の半分であり、そ
のデータ幅が原ドットのデータのビット数の２倍である
メモリから構成されている。これは上位側メモリ２１Ｕ
及び下位側メモリ２１Ｄに区分されている。たとえば、
原画像が水平方向に６４０ドットの画像であり、原ドッ
ト一つ当たりのデータのビット数が８ビットの場合に
は、上位側メモリ２１Ｕ、下位側メモリ２１Ｄの構成は
各々ワード数３２０、データ幅（ビット数）８ビットと
なる。

【００７４】垂直間引き処理前段７２の構成は、第１実
施例の垂直間引き処理前段７１において、ラインメモリ
１１，１２をそれぞれ上位側メモリ２１Ｕ及び下位側メ
モリ２１Ｄに置換したものとなっている。上位側メモリ
２１Ｕ及び下位側メモリ２１Ｄは、その各々がＦＩＦＯ
型のメモリである。

【００７５】このため、垂直間引き処理前段７２の動作
も、第１実施例で示したのと同様の動作となる。原画像
を縮小しない場合、若しくは縮小比１／２以上の場合に
は、ＳＷ１，ＳＷ２のいずれの共通端子もスイッチコン
トロール信号ＣＮＴによってサイド２に接続され、上位
側メモリ２１Ｕ及び下位側メモリ２１ＤがスイッチＳＷ
１を介して直列に接続される。従って、ラインメモリ２
１は、データ幅（ビット数）、ワード数共に原ラインを
構成するデータと等しいラインメモリとして動作する。
これは図８に示されたラインメモリ５２に相当する。

【００７６】また、スイッチＳＷ２を介して、垂直間引
き処理前段７２の入力端７２ａと出力端７２ｃとは接続
され、図８に示された配線５６が実現される。従って、
この場合には、垂直間引き処理前段７２は図８に示され
た垂直間引き処理前段７０と同一の機能で動作する。

【００７７】一方、縮小比が１／２以下の場合には、Ｓ
Ｗ１，ＳＷ２のいずれの共通端子もスイッチコントロー
ル信号ＣＮＴによってサイド１に接続される。このた
め、上位側メモリ２１Ｕの入力端２１Ｕａに存在するデ
ータと、出力端２１Ｕｂに存在するデータとは、演算器
１３，１４及び加算器１５によって構成される２端子フ
ィルタを通過して、下位側メモリ２１Ｄの入力端２１Ｄ
ａ及び垂直間引き処理前段７２の出力端７２ｃのいずれ
にも与えられる。

【００７８】従って第１実施例と同様にして、ｘ番目の
フィルタド縮小ラインメモリのデータが出力端７２ｂに
与えられ、（ｘ＋１）番目のフィルタド縮小ラインメモ
リのデータが出力端７２ｃに与えられるので、これらか
ら補間列が計算される。

【００７９】＜Ｄ．第３実施例＞第３実施例でも縮小比
が１／２よりも大きな場合にはフィルタ機能を動作させ
ず、縮小比が１／２以下の場合にはフィルター機能を動
作させる。但し、縮小比が１／４以下の場合に動作させ
るフィルターは、縮小比が１／４よりも大きく１／２以
下の場合に動作させるフィルタと構成が異なる。

【００８０】図４は、この発明の第３実施例に備えられ
る垂直間引き処理前段７３の構成を示すブロック図であ
る。垂直間引き処理前段７３は入力端７３ａ、出力端７
３ｂ，７３ｃを有し、それぞれが＜Ａ．間引きの基本的
処理＞で説明された垂直間引き処理前段７０の入力端７
０ａ、出力端７０ｂ，７０ｃに対応している。

【００８１】垂直間引き処理前段７３において、入力端
７３ａと出力端７３ｂとの間には、原ラインの１／４の
データ容量を持ち、ドットクロックＣＬＫに同期して動
作するラインメモリ３１乃至３４がスイッチＳＷ１，Ｓ
Ｗ２を介して直列に配置されている。図中「１／４Ｈ」
とは、原ライン一つ分を格納するのに必要な容量Ｈの１
／４を格納し得ることを示している。ラインメモリ３１
乃至３４はＦＩＦＯ型のメモリである。

【００８２】スイッチＳＷ１は共通端子と、サイド１，
２の端子を有しており、共通端子はラインメモリ３３の
入力端に接続されている。スイッチＳＷ１のサイド１の
端子はラインメモリ３２の出力端に接続されている。ス
イッチＳＷ２は共通端子と、サイド１，２の端子を有し
ており、共通端子はラインメモリ３４の入力端に接続さ
れている。スイッチＳＷ２のサイド１の端子はラインメ
モリ３３の出力端に接続されている。

【００８３】スイッチＳＷ３は共通端子と、サイド１，
２，３の端子を有しており、共通端子は出力端７３ｃに
接続されている。また、そのサイド３の端子はスイッチ
ＳＷ２の共通端子と共にラインメモリ３４の入力端に接
続されている。またそのサイド２の端子はスイッチＳＷ
１の共通端子と共にラインメモリ３３の入力端に接続さ
れている。

【００８４】ラインメモリ３１の入力端には、垂直間引
き処理前段７３の入力端７３ａと共に演算器３６，３７
の入力端が接続されている。ラインメモリ３２の入力端
には、ラインメモリ３１の出力端と共に演算器３８の入
力端が接続されている。ラインメモリ３２の出力端に
は、スイッチＳＷ１のサイド１の端子と共に演算器３
９，４０の入力端が接続されている。また、ラインメモ
リ３３の出力端にはスイッチＳＷ２のサイド１の端子と
共に演算器４１の入力端が接続されている。

【００８５】演算器３６乃至４１はいずれもそれに入力
したデータに所定の係数を乗じて出力する機能を有して
いる。そして演算器３６，４０の出力は２入力加算器４
３によって加算され、スイッチＳＷ１のサイド２の端子
に与えられる。また、演算器３７，３８，３９，４１の
出力は、４入力の演算器４２によって加算され、スイッ
チＳＷ１のサイド２の端子に与えられる。

【００８６】なお、垂直間引き処理前段７３の入力端子
７３ａは、スイッチＳＷ３のサイド１の端子に接続され
る。また、スイッチＳＷ１，ＳＷ２．ＳＷ３はいずれも
スイッチコントロール信号ＣＮＴによってその接続関係
が制御される。図４においては図の煩雑を避けるため、
スイッチコントローラを省略して描いている。表２に、
縮小比Ｋの大きさと、スイッチＳＷ１，ＳＷ２，ＳＷ３
における接続関係を示す。

【００８７】

【表２】

【００８８】まず縮小比が１／２よりも大きい場合に
は、スイッチＳＷ１，ＳＷ２，ＳＷ３のいずれの共通端
子も、それぞれのサイド１の端子に接続される。これに
より、ラインメモリ３１乃至３４は原ライン一つ分のデ
ータを格納する容量のメモリとして機能し、図８に示さ
れたラインメモリ５２と同じ機能を発揮する。

【００８９】一方、垂直間引き処理前段７３の入力端子
７３ａはその出力端子７３ｃと接続されるので、これら
は図８に示された配線５６と同じ機能を発揮する。

【００９０】従って、縮小比が１／２よりも大きい場合
には、第１実施例と同様にして、通常の間引き処理が行
われる。

【００９１】次に縮小比が１／４よりも大きく、１／２
以下の場合にはスイッチＳＷ１，ＳＷ２，ＳＷ３の共通
端子は、それぞれのサイド２、サイド１、サイド２の端
子に接続される。このため、直列に接続されたメモリラ
イン３１，３２及び直列に接続されたメモリライン３
３，３４は、それぞれ第１実施例のラインメモリ１１，
１２に対応する機能を有する。また、演算器３６，４０
はそれぞれ第１実施例の演算器１３，１４に対応する機
能を発揮する。一方、メモリライン３３の入力端子はス
イッチＳＷ３によって垂直間引き処理前段７３の出力端
７３ｃに接続されるので、結局第１実施例において、縮
小比が１／２以下の場合と同じ機能が発揮されることに
なる。

【００９２】次に縮小比が１／４以下の場合にはスイッ
チＳＷ１，ＳＷ２，ＳＷ３の共通端子は、それぞれのサ
イド１、サイド２、サイド３の端子に接続される。

【００９３】いま縮小比は１／４以下であるので、縮小
ラインを構成する縮小ドットのデータの総量は、原画像
１／４以下である。よって、ラインメモリ３１乃至３４
のいずれもが、図示されない水平セレクタ５１から出力
される縮小ライン一つ分のデータを保持することが可能
である。

【００９４】縮小ラインのデータは、ラインメモリ３１
に入力される。ラインメモリ３１にｘ番目の縮小ライン
のデータ入力が完了すると、（ｘ＋１）番目の縮小ライ
ンのの最初の縮小ドットのデータが入力され、ｘ番目の
縮小ラインの最初の縮小ドットのデータはラインメモリ
３１から出力される。ラインメモリ３２，３３も同様の
動作を行なう。

【００９５】従って、ラインメモリ３３はスイッチＳＷ
１によってラインメモリ３２に接続されているので、ラ
インメモリ３３からｘ番目の縮小ラインの最初の縮小ド
ットのデータが出力されている時点では、（ｘ＋１），
（ｘ＋２），（ｘ＋３）番目の縮小ラインの最初の縮小
ドットのデータが、それぞれラインメモリ３２，３１、
水平セレクタ５１（垂直間引き処理前段７３の入力端７
３ａ）によって出力されている。

【００９６】よって、ｘ，（ｘ＋１），（ｘ＋２），
（ｘ＋３）番目の縮小ラインの最初の縮小ドットのデー
タは、それぞれ演算器４１，３９，３８，３７によって
所定の係数が乗じられ、加算器４２によって加算され
る。

【００９７】同様にして、垂直方向に隣接する縮小ドッ
トのデータは演算器４１，３９，３８，３７及び加算器
４２によって構成される４端子のフィルターを通り、ｘ
番目のフィルタド縮小ラインが求められる。

【００９８】加算器４２の出力はＳＷ２を介してライン
メモリ３４に、また更にスイッチＳＷ３を介して出力端
７３ｃに与えられる。この場合、ラインメモリ３４及び
スイッチＳＷ３は、それぞれ図８に示されたラインメモ
リ５２、配線５６に相当する。従って、（ｘ−１）番
目，ｘ番目の縮小ラインを構成して垂直方向に隣接する
２つの縮小ドットはそれぞれ出力端７３ｂ，７３ｃに与
えられ、＜Ａ．間引きの基本的処理＞で説明されたのと
同様に、垂直間引き回路９２で垂直方向の間引きがなさ
れる。

【００９９】フィルタの次数は縮小画像をどのように表
示するかに依存し、演算器及び加算器の接続関係によっ
て決定することができる。上述のように第３実施例で
は、縮小比に応じてフィルタの次数を変更することがで
きる。

【０１００】＜Ｅ．その他の変形＞第１乃至第３実施例
では、垂直間引き処理前段に備えられるメモリラインが
原ライン一つ分に必要な容量を等分したラインメモリで
ある場合について説明したが、必ずしもそのような容量
を有するようなラインメモリで構成する必要はない。複
数のラインメモリ間で容量の大小があってもよい。但し
その場合には、ある縮小比においてフィルタ処理をする
ことが可能か否かは、最も容量の小さいラインメモリが
決定することになる。

【０１０１】

【発明の効果】この発明によれば、画像の垂直方向のデ
ータに対するフィルターをラインメモリの増加なしに構
成することができるので、安価でかつ画質のよい画像デ
ータ変換回路が得られる。

【０１０２】また、選択手段によってフィルターの入力
数を変更でき、その特性を変えることができるため、縮
小比に応じて画質の良い縮小画像出力が得られる。

【図面の簡単な説明】

【図１】この発明の第１実施例を説明する回路図であ
る。

【図２】この発明の第１実施例を説明する概念図であ
る。

【図３】この発明の第２実施例を説明する回路図であ
る。

【図４】この発明の第３実施例を説明する回路図であ
る。

【図５】間引きの基本的処理を説明する概念図である。

【図６】間引きの基本的処理を説明する概念図である。

【図７】間引きの基本的処理を説明する概念図である。

【図８】間引きの基本的処理を行う画像データ変換回路
を示すブロック図である。

【符号の説明】

１１，１２，２１，３１〜３４ラインメモリ２１Ｕ上位側メモリ２１Ｄ下位側メモリ１３，１４，３６〜４１演算器１５，４２，４３加算器７１〜７３垂直間引き処理前段ＳＷ１，ＳＷ２，ＳＷ３スイッチ

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【手続補正書】

【提出日】平成５年５月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】一方、たとえば画像サイズを４／５にする
場合は縮小ドット数を原ドット数の４／５にし、垂直方
向の縮小ライン数を原ライン数の４／５にする必要があ
る。つまり水平方向には原ドット５つに対して縮小ドッ
ト４つを選択し、垂直方向には原ライン５つに対して縮
小ライン４つを選択することになる。

Claims

【特許請求の範囲】

【請求項１】第１の方向に第１の数だけ配列されるこ
とにより、被縮小対象たる原画像を構成し、自身は前記
第１の方向に直交する第２の方向に第２の数だけ配列さ
れた原ドットから構成される原ラインを入力して、前記
第２の数以下の第３の数だけ前記第２の方向に配列され
た縮小ドットから構成される縮小ラインを出力する第１
間引き回路と、前記縮小ラインの複数を入力して、前記第１の方向に前
記第１の数以下の第４の数だけ配列されて縮小画像を構
成する確定縮小ラインを出力する第２間引き回路と、を
備え、前記第２間引き回路は、各々が前記縮小ラインの一つ分
を格納しうる容量を有する複数のメモリ素子から構成さ
れ、前記メモリ素子の容量の合計が前記原ラインの一つ
分を格納しうる容量であるラインメモリを有し、前記ラインメモリは、少なくとも一つの前記メモリ素子
を含む第１部分と、前記第１部分に前置され、少なくと
も一つの前記メモリ素子を含む第２部分とに区分され、前記縮小画像の大きさの前記原画像の大きさに対する縮
小比が、所定の値より大きい場合には、前記第２部分は
前記第１部分と一体となって前記縮小ラインを順次格納
し、前記縮小比が、前記所定の値以下の場合には、前記第２
部分において前記縮小ラインの複数に対してフィルタ処
理を行ってフィルタド縮小ラインを得て、前記第１部分
は前記フィルタド縮小ラインを順次格納する、画像デー
タ変換回路。
【請求項２】前記第２間引き回路は、前記第２部分に所属する前記メモリ素子の入力及び出力
のいずれかの少なくとも２つに所定の演算処理を行って
前記フィルタド縮小ラインを求める演算部と、前記第１部分において順次格納された一の前記フィルタ
ド縮小ラインが前記第１部分から順次読みだされ、これ
と同期して、前記一の前記フィルタド縮小ラインに続い
て求められる他の前記フィルタド縮小ラインが得られる
バイパスと、を備え、前記確定縮小ラインは前記一及び他のフィルタド縮小ラ
インから求められる、請求項１記載の画像データ変換回
路。
【請求項３】前記演算部は、前記メモリ素子の入力及び出力のいずれかの少なくとも
２つにそれぞれ所定の係数を乗じる乗算器と、前記乗算器の結果を加算する加算器と、を備え、前記加算器の出力が前記フィルタド縮小ラインに相当す
る、請求項２記載の画像データ変換回路。
【請求項４】前記演算部は、前記メモリ素子の入力及
び出力のどの２つ以上に対して前記所定の処理を行うか
を選択する少なくとも一つの選択手段を更に備える、請
求項３記載の画像データ変換回路。
【請求項５】前記第１部分と前記第２部分とは、前記
縮小ラインの長さに応じてその容量が可変である、請求
項４記載の画像データ変換回路。