JPH06174756A - ピークホールド回路 - Google Patents
ピークホールド回路Info
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- JPH06174756A JPH06174756A JP4322094A JP32209492A JPH06174756A JP H06174756 A JPH06174756 A JP H06174756A JP 4322094 A JP4322094 A JP 4322094A JP 32209492 A JP32209492 A JP 32209492A JP H06174756 A JPH06174756 A JP H06174756A
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Abstract
(57)【要約】
【目的】本発明は入力信号のピーク値を出力信号として
高精度に維持し得るピークホールド回路を提供すること
を目的とする。 【構成】アナログ入力信号Ｖinが比較器２の一方の入力
端子に入力され、比較器２の出力信号が状態判定回路６
に入力され、状態判定回路６からは比較器２の出力信号
が一定時間以上ＨレベルとなったときＨレベルとなる出
力信号が出力され、状態判定回路６の出力信号がカウン
タ回路３に入力されて該出力信号のパルス数がカウント
され、カウンタ回路３の出力信号がＤ／Ａ変換器４に入
力されてパルス数がアナログ電圧に変換され、Ｄ／Ａ変
換器４から出力されるアナログ電圧が出力信号ＶH とし
て出力されるとともに該出力信号ＶH が比較器２の他方
の入力端子に入力される。
高精度に維持し得るピークホールド回路を提供すること
を目的とする。 【構成】アナログ入力信号Ｖinが比較器２の一方の入力
端子に入力され、比較器２の出力信号が状態判定回路６
に入力され、状態判定回路６からは比較器２の出力信号
が一定時間以上ＨレベルとなったときＨレベルとなる出
力信号が出力され、状態判定回路６の出力信号がカウン
タ回路３に入力されて該出力信号のパルス数がカウント
され、カウンタ回路３の出力信号がＤ／Ａ変換器４に入
力されてパルス数がアナログ電圧に変換され、Ｄ／Ａ変
換器４から出力されるアナログ電圧が出力信号ＶH とし
て出力されるとともに該出力信号ＶH が比較器２の他方
の入力端子に入力される。
Description
【０００１】
【産業上の利用分野】この発明はバッテリー充電回路等
に使用するピークホールド回路に関するものである。
に使用するピークホールド回路に関するものである。
【０００２】近年、バッテリー充電回路を内蔵したポー
タブル機器が急速に普及している。そのバッテリー充電
回路は、充電用電源とバッテリー電圧を監視するための
ピークホールド回路とから構成され、そのピークホール
ド回路の精度を向上させて、充電回路の満充電状態を正
確に検出することが要請されている。
タブル機器が急速に普及している。そのバッテリー充電
回路は、充電用電源とバッテリー電圧を監視するための
ピークホールド回路とから構成され、そのピークホール
ド回路の精度を向上させて、充電回路の満充電状態を正
確に検出することが要請されている。
【０００３】
【従来の技術】従来のピークホールド回路の一例を図６
に従って説明すると、入力信号Ｖinが入力される入力端
子Ｔi はダイオードＤ１のカソードに接続され、同ダイ
オードＤ１のアノードはオペアンプ回路１のプラス側入
力端子に接続されている。そして、入力信号Ｖinとして
充電可能としたＮi-Ｃd 電池等のバッテリー電圧が入力
されている。
に従って説明すると、入力信号Ｖinが入力される入力端
子Ｔi はダイオードＤ１のカソードに接続され、同ダイ
オードＤ１のアノードはオペアンプ回路１のプラス側入
力端子に接続されている。そして、入力信号Ｖinとして
充電可能としたＮi-Ｃd 電池等のバッテリー電圧が入力
されている。
【０００４】前記オペアンプ回路１のマイナス側入力端
子は同オペアンプ回路１の出力端子に接続され、同出力
端子はダイオードＤ２のアノードに接続されている。前
記ダイオードＤ２のカソードは出力端子Ｔo に接続さ
れ、同出力端子Ｔo には外付け素子で構成されるコンデ
ンサＣが接続されている。そして、オペアンプ回路１は
入力信号Ｖinと同電位の出力信号を出力し、前記コンデ
ンサＣはオペアンプ回路１の出力信号に基づいてダイオ
ードＤ２を介して充電され、出力端子Ｔo はコンデンサ
Ｃの充電電位ＶH に維持される。
子は同オペアンプ回路１の出力端子に接続され、同出力
端子はダイオードＤ２のアノードに接続されている。前
記ダイオードＤ２のカソードは出力端子Ｔo に接続さ
れ、同出力端子Ｔo には外付け素子で構成されるコンデ
ンサＣが接続されている。そして、オペアンプ回路１は
入力信号Ｖinと同電位の出力信号を出力し、前記コンデ
ンサＣはオペアンプ回路１の出力信号に基づいてダイオ
ードＤ２を介して充電され、出力端子Ｔo はコンデンサ
Ｃの充電電位ＶH に維持される。
【０００５】このように構成されたピークホールド回路
では、入力信号Ｖinとして充電中のバッテリー電圧が入
力される。そして、図７に示すように入力信号Ｖinの電
圧レベルが上昇するにつれてオペアンプ回路１の出力電
圧が上昇し、コンデンサＣの充電電位ＶH が入力信号Ｖ
inの上昇にともなって上昇する。
では、入力信号Ｖinとして充電中のバッテリー電圧が入
力される。そして、図７に示すように入力信号Ｖinの電
圧レベルが上昇するにつれてオペアンプ回路１の出力電
圧が上昇し、コンデンサＣの充電電位ＶH が入力信号Ｖ
inの上昇にともなって上昇する。
【０００６】このような充電動作において、バッテリー
電圧が徐々に上昇し、やがて同バッテリーが満充電状態
となるとそのバッテリー電圧は徐々に下降し、これにと
もなって入力信号Ｖinが低下してオペアンプ回路１の出
力電位も低下するが、コンデンサＣからの放電はダイオ
ードＤ２により阻止されるので、同コンデンサＣの充電
電位ＶH はオペアンプ回路１の出力電位のピーク値、す
なわちバッテリーの充電電位のピーク値に維持される。
電圧が徐々に上昇し、やがて同バッテリーが満充電状態
となるとそのバッテリー電圧は徐々に下降し、これにと
もなって入力信号Ｖinが低下してオペアンプ回路１の出
力電位も低下するが、コンデンサＣからの放電はダイオ
ードＤ２により阻止されるので、同コンデンサＣの充電
電位ＶH はオペアンプ回路１の出力電位のピーク値、す
なわちバッテリーの充電電位のピーク値に維持される。
【０００７】そして、入力信号ＶinとコンデンサＣの充
電電位ＶH がバッテリー充電回路（図示しない）に出力
され、同バッテリー充電回路は入力信号Ｖinすなわちバ
ッテリーの充電電位がコンデンサＣの充電電位ＶH より
低下したことにより満充電状態となったことを検知し
て、バッテリーへの充電動作を停止するようになってい
る。
電電位ＶH がバッテリー充電回路（図示しない）に出力
され、同バッテリー充電回路は入力信号Ｖinすなわちバ
ッテリーの充電電位がコンデンサＣの充電電位ＶH より
低下したことにより満充電状態となったことを検知し
て、バッテリーへの充電動作を停止するようになってい
る。
【０００８】
【発明が解決しようとする課題】上記のようなピークホ
ールド回路ではコンデンサＣの充電電位ＶH に基づいて
バッテリーの充電電圧のピーク値としているが、コンデ
ンサＣは微小ながら徐々に放電してその充電電位ＶH が
徐々に低下する。
ールド回路ではコンデンサＣの充電電位ＶH に基づいて
バッテリーの充電電圧のピーク値としているが、コンデ
ンサＣは微小ながら徐々に放電してその充電電位ＶH が
徐々に低下する。
【０００９】また、前記Ｎi-Ｃd 電池では満充電となっ
てからそのバッテリー電位が２０mV程度低下するまでに
数１０分を要するため、その間にコンデンサＣの充電電
位ＶH がリーク電流により低下してしまう。
てからそのバッテリー電位が２０mV程度低下するまでに
数１０分を要するため、その間にコンデンサＣの充電電
位ＶH がリーク電流により低下してしまう。
【００１０】従って、入力信号Ｖinすなわちバッテリー
の充電電位がコンデンサＣの充電電位ＶH より前記充電
回路で検知可能なレベル以下に低下する時点まで充電動
作を行うと、バッテリーは過充電となってしまうという
問題点がある。
の充電電位がコンデンサＣの充電電位ＶH より前記充電
回路で検知可能なレベル以下に低下する時点まで充電動
作を行うと、バッテリーは過充電となってしまうという
問題点がある。
【００１１】この発明の目的は、入力信号のピーク値を
出力信号として高精度に維持し得るピークホールド回路
を提供することにある。
出力信号として高精度に維持し得るピークホールド回路
を提供することにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、アナログ入力信号Ｖinが比較器２
の一方の入力端子に入力され、前記比較器２の出力信号
が状態判定回路６に入力され、前記状態判定回路６から
は前記比較器２の出力信号が一定時間以上Ｈレベルとな
ったときＨレベルとなる出力信号が出力され、前記状態
判定回路６の出力信号がカウンタ回路３に入力されて該
出力信号のパルス数がカウントされ、前記カウンタ回路
３の出力信号がＤ／Ａ変換器４に入力されて前記パルス
数がアナログ電圧に変換され、前記Ｄ／Ａ変換器４から
出力されるアナログ電圧が出力信号ＶH として出力され
るとともに該出力信号ＶH が前記比較器２の他方の入力
端子に入力される。
図である。すなわち、アナログ入力信号Ｖinが比較器２
の一方の入力端子に入力され、前記比較器２の出力信号
が状態判定回路６に入力され、前記状態判定回路６から
は前記比較器２の出力信号が一定時間以上Ｈレベルとな
ったときＨレベルとなる出力信号が出力され、前記状態
判定回路６の出力信号がカウンタ回路３に入力されて該
出力信号のパルス数がカウントされ、前記カウンタ回路
３の出力信号がＤ／Ａ変換器４に入力されて前記パルス
数がアナログ電圧に変換され、前記Ｄ／Ａ変換器４から
出力されるアナログ電圧が出力信号ＶH として出力され
るとともに該出力信号ＶH が前記比較器２の他方の入力
端子に入力される。
【００１３】また、図３に示すように前記状態判定回路
６はＨレベルの出力信号を出力した後にも前記比較器２
の出力信号が反転しない場合には繰り返し一定周期のパ
ルス信号を出力する。
６はＨレベルの出力信号を出力した後にも前記比較器２
の出力信号が反転しない場合には繰り返し一定周期のパ
ルス信号を出力する。
【００１４】
【作用】入力信号ＶinがＤ／Ａ変換器４の出力信号ＶH
を越えると比較器２からパルス信号が出力され、そのパ
ルス信号が状態判定回路６に入力される。前記比較器２
から出力されるパルス信号のパルス幅が一定時間以上で
ある場合には状態判定回路６からパルス信号がカウンタ
回路３に出力される。そのパルス信号はカウンタ回路３
でカウントされ、そのカウント毎に同カウンタ回路から
出力されるデジタル信号に１が加算され、カウンタ回路
３から出力されるデジタル信号がＤ／Ａ変換器４でアナ
ログ電圧に変換され、同Ｄ／Ａ変換器４の出力信号ＶH
の電位が引き上げられる。
を越えると比較器２からパルス信号が出力され、そのパ
ルス信号が状態判定回路６に入力される。前記比較器２
から出力されるパルス信号のパルス幅が一定時間以上で
ある場合には状態判定回路６からパルス信号がカウンタ
回路３に出力される。そのパルス信号はカウンタ回路３
でカウントされ、そのカウント毎に同カウンタ回路から
出力されるデジタル信号に１が加算され、カウンタ回路
３から出力されるデジタル信号がＤ／Ａ変換器４でアナ
ログ電圧に変換され、同Ｄ／Ａ変換器４の出力信号ＶH
の電位が引き上げられる。
【００１５】そして、入力信号Ｖinの電位が低下しても
カウンタ回路３によるパルス信号のカウント数は変化し
ないので、カウンタ回路３から出力されるデジタル信号
は変化しない。
カウンタ回路３によるパルス信号のカウント数は変化し
ないので、カウンタ回路３から出力されるデジタル信号
は変化しない。
【００１６】従って、Ｄ／Ａ変換器４の出力信号ＶH は
入力信号Ｖinのピーク値に維持される。また、比較器２
から出力されるパルス信号のパルス幅が一定時間以下で
ある場合には、前記状態判定回路６からパルス信号が出
力されることはないので、入力信号Ｖinに含まれるノイ
ズによって出力信号ＶH が変動することはない。
入力信号Ｖinのピーク値に維持される。また、比較器２
から出力されるパルス信号のパルス幅が一定時間以下で
ある場合には、前記状態判定回路６からパルス信号が出
力されることはないので、入力信号Ｖinに含まれるノイ
ズによって出力信号ＶH が変動することはない。
【００１７】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【００１８】図２に示すピークホールド回路は比較器２
と、カウンタ回路３と、Ｄ／Ａ変換器４と、前記比較器
２とカウンタ回路３との間に介在される状態判定回路６
とから構成される。
と、カウンタ回路３と、Ｄ／Ａ変換器４と、前記比較器
２とカウンタ回路３との間に介在される状態判定回路６
とから構成される。
【００１９】前記比較器２のプラス側入力端子にはバッ
テリーの充電電位であるアナログ入力信号Ｖinが入力さ
れ、マイナス側入力端子には前記Ｄ／Ａ変換器４の出力
電位ＶH が入力されている。
テリーの充電電位であるアナログ入力信号Ｖinが入力さ
れ、マイナス側入力端子には前記Ｄ／Ａ変換器４の出力
電位ＶH が入力されている。
【００２０】そして、比較器２は入力信号Ｖinの電位が
前記Ｄ／Ａ変換器４の出力電位ＶHより高くなると、Ｈ
レベルの出力信号を前記状態判定回路６に出力し、入力
信号Ｖinの電位が前記Ｄ／Ａ変換器４の出力電位ＶH よ
り低くなると、Ｌレベルの出力信号を前記状態判定回路
６に出力する。
前記Ｄ／Ａ変換器４の出力電位ＶHより高くなると、Ｈ
レベルの出力信号を前記状態判定回路６に出力し、入力
信号Ｖinの電位が前記Ｄ／Ａ変換器４の出力電位ＶH よ
り低くなると、Ｌレベルの出力信号を前記状態判定回路
６に出力する。
【００２１】前記カウンタ回路３はｎ段のフリップフロ
ップ回路ＤＦＦ１〜ＤＦＦｎを直列に接続したシフトレ
ジスタ回路で構成され、前記状態判定回路６がパルス信
号を出力する毎に初段のフリップフロップ回路ＤＦＦ１
から終段のフリップフロップ回路ＤＦＦｎに向かって順
次データＤをシフトするようになっている。
ップ回路ＤＦＦ１〜ＤＦＦｎを直列に接続したシフトレ
ジスタ回路で構成され、前記状態判定回路６がパルス信
号を出力する毎に初段のフリップフロップ回路ＤＦＦ１
から終段のフリップフロップ回路ＤＦＦｎに向かって順
次データＤをシフトするようになっている。
【００２２】前記Ｄ／Ａ変換器４は抵抗値Ｒと同２Ｒの
多数の抵抗からなるＲ−２Ｒ型ラダー抵抗とオペアンプ
回路５とから構成され、前記ラダー抵抗の直列に接続さ
れた多数の抵抗Ｒの一端には高電位側基準電源ＶR2が接
続され、前記多数の抵抗Ｒの他端は抵抗２Ｒを介して前
記オペアンプ回路５のプラス側端子に接続されている。
多数の抵抗からなるＲ−２Ｒ型ラダー抵抗とオペアンプ
回路５とから構成され、前記ラダー抵抗の直列に接続さ
れた多数の抵抗Ｒの一端には高電位側基準電源ＶR2が接
続され、前記多数の抵抗Ｒの他端は抵抗２Ｒを介して前
記オペアンプ回路５のプラス側端子に接続されている。
【００２３】前記ラダー抵抗において並列に接続される
多数の抵抗２Ｒはスイッチ回路ＳＷ１〜ＳＷｎにそれぞ
れ接続され、前記スイッチ回路ＳＷ１〜ＳＷｎの端子Ｈ
は前記オペアンプ回路５のマイナス側入力端子に接続さ
れ、端子Ｌは前記オペアンプ回路５のプラス側入力端子
に接続されている。
多数の抵抗２Ｒはスイッチ回路ＳＷ１〜ＳＷｎにそれぞ
れ接続され、前記スイッチ回路ＳＷ１〜ＳＷｎの端子Ｈ
は前記オペアンプ回路５のマイナス側入力端子に接続さ
れ、端子Ｌは前記オペアンプ回路５のプラス側入力端子
に接続されている。
【００２４】そして、前記スイッチ回路ＳＷ１〜ＳＷｎ
は前記フリップフロップ回路ＤＦＦ１〜ＤＦＦｎの出力
信号バーＱに基づいて駆動され、同出力信号バーＱがＨ
レベルとなるとスイッチ回路ＳＷ１〜ＳＷｎは端子Ｈに
接続され、同出力信号バーＱがＬレベルとなるとスイッ
チ回路ＳＷ１〜ＳＷｎは端子Ｌに接続される。
は前記フリップフロップ回路ＤＦＦ１〜ＤＦＦｎの出力
信号バーＱに基づいて駆動され、同出力信号バーＱがＨ
レベルとなるとスイッチ回路ＳＷ１〜ＳＷｎは端子Ｈに
接続され、同出力信号バーＱがＬレベルとなるとスイッ
チ回路ＳＷ１〜ＳＷｎは端子Ｌに接続される。
【００２５】また、前記オペアンプ回路５のプラス側入
力端子には低電位側基準電源ＶR1が接続され、同オペア
ンプ回路５の出力端子とマイナス側入力端子との間には
抵抗値Ｒの抵抗が接続されて同出力端子から出力信号Ｖ
H が出力されるとともに、その出力信号ＶH は前記比較
器２のマイナス側入力端子に入力されている。
力端子には低電位側基準電源ＶR1が接続され、同オペア
ンプ回路５の出力端子とマイナス側入力端子との間には
抵抗値Ｒの抵抗が接続されて同出力端子から出力信号Ｖ
H が出力されるとともに、その出力信号ＶH は前記比較
器２のマイナス側入力端子に入力されている。
【００２６】前記状態判定回路６の構成を図３に従って
説明すると、前記比較器２の出力信号ＳＧ１は第一のフ
リップフロップ回路ＦＦ１に入力される。第一のフリッ
プフロップ回路ＦＦ１はクロック信号ＣＬＫ２の立ち上
がりに基づいて前記比較器２の出力信号ＳＧ１をラッチ
して、出力信号ＳＧ２として第二のフリップフロップ回
路ＦＦ２に出力する。
説明すると、前記比較器２の出力信号ＳＧ１は第一のフ
リップフロップ回路ＦＦ１に入力される。第一のフリッ
プフロップ回路ＦＦ１はクロック信号ＣＬＫ２の立ち上
がりに基づいて前記比較器２の出力信号ＳＧ１をラッチ
して、出力信号ＳＧ２として第二のフリップフロップ回
路ＦＦ２に出力する。
【００２７】前記第二のフリップフロップ回路ＦＦ２は
前記クロック信号ＣＬＫ２の立ち下がりに基づいて前記
出力信号ＳＧ２をラッチして、出力信号ＳＧ３としてＡ
ＮＤ回路７の一方の入力端子に出力する。
前記クロック信号ＣＬＫ２の立ち下がりに基づいて前記
出力信号ＳＧ２をラッチして、出力信号ＳＧ３としてＡ
ＮＤ回路７の一方の入力端子に出力する。
【００２８】また、前記第一及び第二のフリップフロッ
プ回路ＦＦ１，ＦＦ２には前記比較器２の出力信号ＳＧ
１がインバータ回路８を介してクリア信号ＣＬとして入
力され、同クリア信号ＣＬがＨレベルとなると、各出力
信号ＳＧ２，ＳＧ３がＬレベルにリセットされる。
プ回路ＦＦ１，ＦＦ２には前記比較器２の出力信号ＳＧ
１がインバータ回路８を介してクリア信号ＣＬとして入
力され、同クリア信号ＣＬがＨレベルとなると、各出力
信号ＳＧ２，ＳＧ３がＬレベルにリセットされる。
【００２９】前記ＡＮＤ回路７の他方の入力端子にはク
ロック信号ＣＬＫ１が入力され、同ＡＮＤ回路７の出力
信号ＳＧ４が前記カウンタ回路３に出力される。次に、
上記のように構成されたピークホールド回路の作用を説
明する。
ロック信号ＣＬＫ１が入力され、同ＡＮＤ回路７の出力
信号ＳＧ４が前記カウンタ回路３に出力される。次に、
上記のように構成されたピークホールド回路の作用を説
明する。
【００３０】さて、図２に示す前記Ｄ／Ａ変換器４は前
記カウンタ回路３を構成するフリップフロップ回路ＤＦ
Ｆ１〜ＤＦＦｎにおいてデータがシフトされる毎に出力
信号ＶH の電位が上昇する。そして、このＤ／Ａ変換器
４の最低出力電圧ＶHSは、
記カウンタ回路３を構成するフリップフロップ回路ＤＦ
Ｆ１〜ＤＦＦｎにおいてデータがシフトされる毎に出力
信号ＶH の電位が上昇する。そして、このＤ／Ａ変換器
４の最低出力電圧ＶHSは、
【００３１】
【数１】
【００３２】となり、例えば高電位側基準電圧ＶR2とし
て１．８Ｖを供給するとともに、低電位側基準電圧ＶR1
として１．５Ｖを供給し、フリップフロップ回路はＤＦ
Ｆ１〜ＤＦＦ６として６段とし、抵抗Ｒを１０ＫΩ、抵
抗２Ｒを２０ＫΩとすると、最低出力電圧ＶHSは１．２
０５Ｖとなる。
て１．８Ｖを供給するとともに、低電位側基準電圧ＶR1
として１．５Ｖを供給し、フリップフロップ回路はＤＦ
Ｆ１〜ＤＦＦ６として６段とし、抵抗Ｒを１０ＫΩ、抵
抗２Ｒを２０ＫΩとすると、最低出力電圧ＶHSは１．２
０５Ｖとなる。
【００３３】また、フリップフロップ回路ＤＦＦ１〜Ｄ
ＦＦｎにおいてデータが１段シフトされたときのＤ／Ａ
変換器４の出力信号ＶH の変位量ΔＶH は、
ＦＦｎにおいてデータが１段シフトされたときのＤ／Ａ
変換器４の出力信号ＶH の変位量ΔＶH は、
【００３４】
【数２】
【００３５】となり、例えば高電位側基準電圧ＶR2、低
電位側基準電圧ＶR1、フリップフロップ回路の段数、抵
抗Ｒ及び同２Ｒを上記値とすると、ΔＶH は４．５ｍＶ
となる。
電位側基準電圧ＶR1、フリップフロップ回路の段数、抵
抗Ｒ及び同２Ｒを上記値とすると、ΔＶH は４．５ｍＶ
となる。
【００３６】一方、前記Ｄ／Ａ変換器４の最高出力電圧
ＶHEは、
ＶHEは、
【００３７】
【数３】
【００３８】となり、例えば高電位側基準電圧ＶR2、低
電位側基準電圧ＶR1、フリップフロップ回路の段数、抵
抗Ｒ及び同２Ｒを上記値とすると、最高出力電圧ＶHEは
１．５００Ｖとなる。
電位側基準電圧ＶR1、フリップフロップ回路の段数、抵
抗Ｒ及び同２Ｒを上記値とすると、最高出力電圧ＶHEは
１．５００Ｖとなる。
【００３９】このように設定されたピークホールド回路
において、入力信号Ｖinが前記Ｄ／Ａ変換器４の最低出
力電圧ＶHSより低い場合には、Ｄ／Ａ変換器４の出力信
号ＶH は最低出力電圧ＶHSに維持される。
において、入力信号Ｖinが前記Ｄ／Ａ変換器４の最低出
力電圧ＶHSより低い場合には、Ｄ／Ａ変換器４の出力信
号ＶH は最低出力電圧ＶHSに維持される。
【００４０】この状態から入力信号Ｖinが徐々に上昇し
て最低出力電圧ＶHSを越えると、比較器２の出力信号Ｓ
Ｇ１がＨレベルとなる。図５に示すように、比較器２の
出力信号ＳＧ１がＨレベルにある状態でクロック信号Ｃ
ＬＫ２がＨレベルに立ち上がると、前記出力信号ＳＧ１
が第一のフリップフロップ回路ＦＦ１にラッチされその
出力信号ＳＧ２がＨレベルとなる。
て最低出力電圧ＶHSを越えると、比較器２の出力信号Ｓ
Ｇ１がＨレベルとなる。図５に示すように、比較器２の
出力信号ＳＧ１がＨレベルにある状態でクロック信号Ｃ
ＬＫ２がＨレベルに立ち上がると、前記出力信号ＳＧ１
が第一のフリップフロップ回路ＦＦ１にラッチされその
出力信号ＳＧ２がＨレベルとなる。
【００４１】前記出力信号ＳＧ２がＨレベルにある状態
で、クロック信号ＣＬＫ２がＨレベルからＬレベルに立
ち下がると、前記出力信号ＳＧ２が第二のフリップフロ
ップ回路ＦＦ２にラッチされその出力信号ＳＧ３がＨレ
ベルとなる。
で、クロック信号ＣＬＫ２がＨレベルからＬレベルに立
ち下がると、前記出力信号ＳＧ２が第二のフリップフロ
ップ回路ＦＦ２にラッチされその出力信号ＳＧ３がＨレ
ベルとなる。
【００４２】前記出力信号ＳＧ３がＨレベルとなると、
前記ＡＮＤ回路７からクロック信号ＣＬＫ１の立ち上が
りに同期して立ち上がる出力信号ＳＧ４が前記カウンタ
回路３に出力される。
前記ＡＮＤ回路７からクロック信号ＣＬＫ１の立ち上が
りに同期して立ち上がる出力信号ＳＧ４が前記カウンタ
回路３に出力される。
【００４３】前記出力信号ＳＧ４がＨレベルとなると、
前記フリップフロップ回路ＤＦＦ１の出力信号バーＱが
Ｌレベルとなる。すると、スイッチ回路ＳＷ１が端子Ｌ
に接続され、この結果オペアンプ回路５の出力信号ＶH
は図４に示すようにΔＶH だけ上昇し、この結果出力信
号ＶH が入力信号Ｖinの電位を越えると比較器２の出力
信号はＬレベルに復帰し、前記状態判定回路６の出力信
号ＳＧ４がＬレベルに復帰する。
前記フリップフロップ回路ＤＦＦ１の出力信号バーＱが
Ｌレベルとなる。すると、スイッチ回路ＳＷ１が端子Ｌ
に接続され、この結果オペアンプ回路５の出力信号ＶH
は図４に示すようにΔＶH だけ上昇し、この結果出力信
号ＶH が入力信号Ｖinの電位を越えると比較器２の出力
信号はＬレベルに復帰し、前記状態判定回路６の出力信
号ＳＧ４がＬレベルに復帰する。
【００４４】従って、出力信号ＶH がΔＶH だけ上昇し
たとき入力信号Ｖinのレベルを越える場合の前記出力信
号ＳＧ４のパルス幅ｔ１はカウンタ回路３及びＤ／Ａ変
換器４の動作遅延時間に相当する。
たとき入力信号Ｖinのレベルを越える場合の前記出力信
号ＳＧ４のパルス幅ｔ１はカウンタ回路３及びＤ／Ａ変
換器４の動作遅延時間に相当する。
【００４５】次いで、入力信号Ｖinが徐々に上昇してオ
ペアンプ回路５の出力信号ＶH のレベルを越えると、再
び比較器２の出力信号がＨレベルとなり、状態判定回路
６が上記と同様に動作してその出力信号ＳＧ４がＨレベ
ルとなり、フリップフロップ回路ＤＦＦ１のデータがフ
リップフロップ回路ＤＦＦ２にシフトされる。
ペアンプ回路５の出力信号ＶH のレベルを越えると、再
び比較器２の出力信号がＨレベルとなり、状態判定回路
６が上記と同様に動作してその出力信号ＳＧ４がＨレベ
ルとなり、フリップフロップ回路ＤＦＦ１のデータがフ
リップフロップ回路ＤＦＦ２にシフトされる。
【００４６】すると、スイッチ回路ＳＷ１は端子Ｈに接
続されるとともにスイッチ回路ＳＷ２が端子Ｌに接続さ
れ、この結果オペアンプ回路５の出力信号ＶH はさらに
ΔＶH だけ上昇し、この結果出力信号ＶH が入力信号Ｖ
inの電位を越えると比較器２の出力信号はＬレベルに復
帰する。
続されるとともにスイッチ回路ＳＷ２が端子Ｌに接続さ
れ、この結果オペアンプ回路５の出力信号ＶH はさらに
ΔＶH だけ上昇し、この結果出力信号ＶH が入力信号Ｖ
inの電位を越えると比較器２の出力信号はＬレベルに復
帰する。
【００４７】このような動作により、図４に示すように
入力信号Ｖinがオペアンプ回路５の出力信号ＶH の電位
を越える毎に、同出力信号ＶH の電位がΔＶH ずつ上昇
する。
入力信号Ｖinがオペアンプ回路５の出力信号ＶH の電位
を越える毎に、同出力信号ＶH の電位がΔＶH ずつ上昇
する。
【００４８】一方、図５に示すように入力信号Ｖinにノ
イズＮH が生じて、同入力信号Ｖinがオペアンプ回路５
の出力信号ＶH のレベルを瞬間的に越えるような場合に
は、比較器２の出力信号ＳＧ１がノイズＮH と同期して
瞬間的にＨレベルとなる。
イズＮH が生じて、同入力信号Ｖinがオペアンプ回路５
の出力信号ＶH のレベルを瞬間的に越えるような場合に
は、比較器２の出力信号ＳＧ１がノイズＮH と同期して
瞬間的にＨレベルとなる。
【００４９】そして、出力信号ＳＧ１がＨレベルにある
ときにクロック信号ＣＬＫ２がＨレベルに立ち上がる
と、第一のフリップフロップ回路ＦＦ１の出力信号ＳＧ
２がＨレベルとなる。
ときにクロック信号ＣＬＫ２がＨレベルに立ち上がる
と、第一のフリップフロップ回路ＦＦ１の出力信号ＳＧ
２がＨレベルとなる。
【００５０】しかし、クロック信号ＣＬＫ２がＨレベル
からＬレベルに立ち下がるときには、比較器２の出力信
号ＳＧ１はＬレベルとなっているため、第二のフリップ
フロップ回路ＦＦ２の出力信号ＳＧ３がＨレベルとなる
ことはない。
からＬレベルに立ち下がるときには、比較器２の出力信
号ＳＧ１はＬレベルとなっているため、第二のフリップ
フロップ回路ＦＦ２の出力信号ＳＧ３がＨレベルとなる
ことはない。
【００５１】従って、ノイズＮH により状態判定回路６
の出力信号ＳＧ４がＨレベルとなることはない。また、
入力信号ＶinにノイズＮL が生じて、同入力信号Ｖinが
瞬間的にオペアンプ回路５の出力信号ＶH のレベル以下
に下がるような場合には、比較器２の出力信号ＳＧ１が
ノイズＮL と同期して瞬間的にＬレベルとなる。
の出力信号ＳＧ４がＨレベルとなることはない。また、
入力信号ＶinにノイズＮL が生じて、同入力信号Ｖinが
瞬間的にオペアンプ回路５の出力信号ＶH のレベル以下
に下がるような場合には、比較器２の出力信号ＳＧ１が
ノイズＮL と同期して瞬間的にＬレベルとなる。
【００５２】そして、出力信号ＳＧ１がＬレベルとなる
と、第一及び第二のフリップフロップ回路ＦＦ１，ＦＦ
２のＨレベルのクリア信号ＣＬが入力され、その出力信
号ＳＧ１，ＳＧ２がＬレベルにリセットされる。
と、第一及び第二のフリップフロップ回路ＦＦ１，ＦＦ
２のＨレベルのクリア信号ＣＬが入力され、その出力信
号ＳＧ１，ＳＧ２がＬレベルにリセットされる。
【００５３】従って、この状態判定回路６は入力信号Ｖ
inが前記オペアンプ回路５の出力信号ＶH のレベルを一
定時間以上、すなわち少なくともクロック信号ＣＬＫ２
のＨレベルのパルス幅ｔ２以上の時間で越えた場合に、
Ｈレベルの出力信号ＳＧ４を出力する。
inが前記オペアンプ回路５の出力信号ＶH のレベルを一
定時間以上、すなわち少なくともクロック信号ＣＬＫ２
のＨレベルのパルス幅ｔ２以上の時間で越えた場合に、
Ｈレベルの出力信号ＳＧ４を出力する。
【００５４】また、出力信号ＳＧ４がＨレベルとなって
前記オペアンプ回路５の出力信号ＶH のレベルがΔＶH
上昇したのちにも、出力信号ＶH のレベルが入力信号Ｖ
inのレベルを越えない場合には、比較器２の出力信号Ｓ
Ｇ１はＨレベルの状態に維持される。
前記オペアンプ回路５の出力信号ＶH のレベルがΔＶH
上昇したのちにも、出力信号ＶH のレベルが入力信号Ｖ
inのレベルを越えない場合には、比較器２の出力信号Ｓ
Ｇ１はＨレベルの状態に維持される。
【００５５】すると、第二のフリップフロップ回路ＦＦ
２の出力信号ＳＧ３は、比較器２の出力信号ＳＧ１がＬ
レベルに立ち下がるまでＨレベルに維持されるため、状
態判定回路６の出力信号ＳＧ４はクロック信号ＣＬＫ１
に同期するパルス信号となる。
２の出力信号ＳＧ３は、比較器２の出力信号ＳＧ１がＬ
レベルに立ち下がるまでＨレベルに維持されるため、状
態判定回路６の出力信号ＳＧ４はクロック信号ＣＬＫ１
に同期するパルス信号となる。
【００５６】この結果、前記オペアンプ回路５の出力信
号ＶH はΔＶH ずつ階段状に上昇して、入力信号Ｖinの
上昇に追随することができる。このような動作を繰り返
して前記オペアンプ回路５の出力信号ＶH が入力信号Ｖ
inに追随して上昇する。そして、入力信号Ｖinの電位が
ピーク値に達した後、その電位が徐々に低下して比較器
２及び状態判定回路６の出力信号ＳＧ１，ＳＧ４がＬレ
ベルに維持されても、カウンタ回路３を構成する各フリ
ップフロップ回路ＤＦＦ１〜ＤＦＦｎの出力信号バーＱ
の状態は変わらないので、図４に示すようにオペアンプ
回路５の出力信号ＶH は入力信号Ｖinのピーク値に相当
する電位で一定に維持される。
号ＶH はΔＶH ずつ階段状に上昇して、入力信号Ｖinの
上昇に追随することができる。このような動作を繰り返
して前記オペアンプ回路５の出力信号ＶH が入力信号Ｖ
inに追随して上昇する。そして、入力信号Ｖinの電位が
ピーク値に達した後、その電位が徐々に低下して比較器
２及び状態判定回路６の出力信号ＳＧ１，ＳＧ４がＬレ
ベルに維持されても、カウンタ回路３を構成する各フリ
ップフロップ回路ＤＦＦ１〜ＤＦＦｎの出力信号バーＱ
の状態は変わらないので、図４に示すようにオペアンプ
回路５の出力信号ＶH は入力信号Ｖinのピーク値に相当
する電位で一定に維持される。
【００５７】このピークホールド回路をバッテリー充電
回路に使用すれば、バッテリーが満充電状態となってそ
の充電電位である入力信号Ｖinが徐々に低下しても、出
力信号ＶH は入力信号Ｖinのピーク値で一定に維持され
る。
回路に使用すれば、バッテリーが満充電状態となってそ
の充電電位である入力信号Ｖinが徐々に低下しても、出
力信号ＶH は入力信号Ｖinのピーク値で一定に維持され
る。
【００５８】従って、入力信号Ｖinがピークホールド回
路の出力信号ＶH より低下した時点でバッテリーの充電
動作を停止すれば、バッテリーの過充電を未然に防止す
ることができる。
路の出力信号ＶH より低下した時点でバッテリーの充電
動作を停止すれば、バッテリーの過充電を未然に防止す
ることができる。
【００５９】また、入力信号Ｖinに含まれるノイズＮH
により比較器２の出力信号ＳＧ１が瞬間的にＨレベルと
なっても、状態判定回路６の動作によりカウンタ回路３
に入力される状態判定回路６の出力信号ＳＧ４はＨレベ
ルとはならない。
により比較器２の出力信号ＳＧ１が瞬間的にＨレベルと
なっても、状態判定回路６の動作によりカウンタ回路３
に入力される状態判定回路６の出力信号ＳＧ４はＨレベ
ルとはならない。
【００６０】従って、入力信号Ｖinに含まれるノイズＮ
H によるカウンタ回路３のカウントアップが防止される
ので、入力信号Ｖinのピーク値を正確にホールドするこ
とができる。
H によるカウンタ回路３のカウントアップが防止される
ので、入力信号Ｖinのピーク値を正確にホールドするこ
とができる。
【００６１】また、ピークホールド回路として外付けの
コンデンサを使用しないので、部品点数を削減すること
ができる。
コンデンサを使用しないので、部品点数を削減すること
ができる。
【００６２】
【発明の効果】以上詳述したように、この発明は入力信
号に含まれるノイズに影響されることなく、入力信号の
ピーク値を出力信号として高精度に維持し得るピークホ
ールド回路を提供することができる優れた効果を発揮す
る。
号に含まれるノイズに影響されることなく、入力信号の
ピーク値を出力信号として高精度に維持し得るピークホ
ールド回路を提供することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】一実施例のピークホールド回路を示す回路図で
ある。
ある。
【図３】一実施例の状態判定回路を示す回路図である。
【図４】一実施例のピークホールド回路の動作を示す入
出力波形図である。
出力波形図である。
【図５】一実施例の状態判定回路の動作を示す波形図で
ある。
ある。
【図６】従来例を示す回路図である。
【図７】従来例の動作を示す入出力波形図である。
【符号の説明】 ２ 比較器 ３ カウンタ回路 ４ Ｄ／Ａ変換器 ６ 状態判定回路 Ｖin アナログ入力信号 ＶH 出力信号
Claims (2)
- 【請求項１】 アナログ入力信号（Ｖin）を比較器
（２）の一方の入力端子に入力し、前記比較器（２）の
出力信号を状態判定回路（６）に入力し、前記状態判定
回路（６）は前記比較器（２）の出力信号が一定時間以
上ＨレベルとなったときＨレベルの出力信号を出力する
構成とし、前記状態判定回路（６）の出力信号をカウン
タ回路（３）に入力して該出力信号のパルス数をカウン
トし、前記カウンタ回路（３）の出力信号をＤ／Ａ変換
器（４）に入力して前記パルス数をアナログ電圧に変換
し、前記Ｄ／Ａ変換器（４）から出力されるアナログ電
圧を出力信号（ＶH ）として出力するとともに該出力信
号（ＶH ）を前記比較器（２）の他方の入力端子に入力
したことを特徴とするピークホールド回路。 - 【請求項２】 前記状態判定回路（６）はＨレベルの出
力信号を出力した後にも前記比較器（２）の出力信号が
反転しない場合には繰り返し一定周期のパルス信号を出
力することを特徴とする請求項１記載のピークホールド
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322094A JPH06174756A (ja) | 1992-12-01 | 1992-12-01 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322094A JPH06174756A (ja) | 1992-12-01 | 1992-12-01 | ピークホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06174756A true JPH06174756A (ja) | 1994-06-24 |
Family
ID=18139853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4322094A Withdrawn JPH06174756A (ja) | 1992-12-01 | 1992-12-01 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06174756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8008948B2 (en) | 2006-07-06 | 2011-08-30 | Denso Corporation | Peak voltage detector circuit and binarizing circuit including the same circuit |
| CN106645881A (zh) * | 2016-11-25 | 2017-05-10 | 佛山科学技术学院 | 一种可跟踪峰值的检测电路 |
-
1992
- 1992-12-01 JP JP4322094A patent/JPH06174756A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8008948B2 (en) | 2006-07-06 | 2011-08-30 | Denso Corporation | Peak voltage detector circuit and binarizing circuit including the same circuit |
| CN106645881A (zh) * | 2016-11-25 | 2017-05-10 | 佛山科学技术学院 | 一种可跟踪峰值的检测电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |