JPH06175646A - グラフィックス・システム用フレーム・バッファおよびラスタ・プロセッサならびにピクセル変数のバッファリング方法 - Google Patents

Abstract

(57)【要約】 【目的】 高性能コンピュータ・グラフィックス・シス
テム用の改良フレーム・バッファおよびピクセル変数読
取り−変更−書込み方法を提供する。 【構成】 ピクセル変数は初期状態では判断変数、輝度
変数または判断／輝度変数として分類されている。読取
り−変更−書込みオペレーションを必要とする判断／輝
度変数だけがデュアル・インタリーブＤＲＡＭにストア
され、バンド幅の利用効率を向上している。判断変数と
輝度変数はそれぞれ、フレーム・バッファ内のビデオＲ
ＡＭモジュールごとに単一のアドレス／データ・バスを
利用するのに対し、判断／輝度変数はインタリーブ・メ
モリ・バンクをアクセスするためにデュアル・アドレス
／データ・バスを必要としている。ラスタ・エンジンが
必要とする入出力を最小にすることによって、バンド幅
の利用効率を向上している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には、グラフィ
ックス・ディスプレイ・システムに関し、より具体的に
は、ディスプレイ・スクリーン（表示画面）上に描画
（ｒｅｎｄｅｒｉｎｇ）される３次元グラフィックス・
オブジェクトを定義した変数値のうち選択したものだけ
をインタリービングによってバッファリングすることに
よって、フレーム・バッファ更新を高速化する高性能コ
ンピュータ・グラフィックス・システムおよび方法に関
するものである。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／９４３，９５１号（１
９９２年９月１１日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。

【０００３】

【従来の技術】例えば、ＣＡＤ／ＣＡＭグラフィックス
・ワークステーションのように、コンピュータ・グラフ
ィックス・ディスプレイ・システムは、科学計算、エン
ジニアリング、製造、その他のアプリケーションで３次
元オブジェクトの２次元イメージを生成し、表示するた
めに広く使用されている。従来、この種の高性能コンピ
ュータ・グラフィックス・システムでは、コンピュータ
生成のイメージのディジタル表現は、システム・フレー
ム・バッファを実現する集約体であるビデオＲＡＭアレ
イに常時置かれている。フレーム・バッファを更新する
ときの速度は、グラフィックス・システム全体のパフォ
ーマンスの重要なパラメータとなっている。エンジニア
リング／科学計算グラフィックス・ワークステーション
の使用が普及化するに伴って、より複雑化した描画アル
ゴリズムの必要が起こっている。

【０００４】３次元オブジェクトを２次元ディスプレイ
・デバイスに表示するためにグラフィックス・システム
に要求されることの１つは、隠れた面を認識し、除去し
て必要とする３次元効果を得ることである。描画すべき
イメージの隠れた面を除去するための一般的な方法の１
つでは、奥行きバッファ（ｄｅｐｔｈ ｂｕｆｆｅｒ）
またはＺバッファを使用して行っている。Ｚバッファは
大容量メモリ・アレイからなり、グラフィックス・シス
テムのディスプレイ・デバイス上に表示される各画素
（ピクセル）ごとに１つのエントリをもっている。

【０００５】グラフィックス・システムのＺ軸は、特定
の観察者の視点（ｖｉｅｗｐｏｉｎｔ）からの距離を表
している。従って、例えば、Ｚ値を大きく定義すれば、
視点からの距離を大きく表現することができる。生成さ
れたオブジェクト上の点のＺ値を比較することにより、
どのオブジェクトが視点に最も近いか、従って、どのオ
ブジェクトを２次元ディスプレイ上に表示すべきかが判
断される。Ｚバッファ・システムでは、各ピクセルが生
成されると、そのＺ座標（ＺＮＥＷ）が、それより以前
にＺバッファにストアされていたＺ座標（ＺＯＬＤ）と
比較される。ＺＯＬＤが存在していなければ、ＺＮＥＷ
はバックグランド（背景）のＺ座標と比較される。ＺＮ
ＥＷがＺＯＬＤより小さければ（この例では、そのピク
セルは前のピクセルよりも視点に近いことを意味す
る）、ピクセルはディスプレイ・デバイスに書き出さ
れ、Ｚバッファ・メモリはＺＮＥＷを含むように更新さ
れる。ＺＮＥＷがＺＯＬＤより大きいか、等しければ、
ピクセルは書き出されず、Ｚバッファは未変更のままに
なっている。Ｚバッファ手法の説明は、Ｊ．Ｄ．Ｆｏｌ
ｅｙおよびＡ．Ｖａｎ Ｄａｍ著「対話式コンピュータ
・グラフィックスの基礎」（Ｆｕｎｄａｍｅｎｔａｌｓ
ｏｆ Ｉｎｔｅｒａｃｔｉｖｅ Ｃｏｍｐｕｔｅｒ
Ｇｒａｐｈｉｃｓ）、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ
Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．、ｐｐ．５６０−５６１
（１９８２）に記載されている。

【０００６】

【発明が解決しようとする課題】Ｚバッファを使用する
と、隠れた面の問題の解決が単純化されるが、Ｚバッフ
ァ・メモリの読取り、比較、および更新速度がグラフィ
ックス・システムのピクセル書出し速度を制限してい
る。必要とするメモリ容量は、例えば、１メガバイトま
たはそれ以上といったように、大容量であるため、ま
た、これらのデバイスのコストの関係で、高価なスタチ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）ではな
くダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）が使用されるのが普通である。市販されているＤＲ
ＡＭでは、例えば、読取り−変更−書込み（ＲＭＷ）サ
イクル・タイムは２００ナノ秒（ｎｓ）のオーダであ
る。しかし、代表的なコンピュータ・グラフィックス・
プロセッサはピクセル・データをもっと高速に（例え
ば、ピクセルごとに１００ナノ秒で）生成する能力があ
り、ディスプレイ・デバイスは同等の高速でピクセル・
データを受信する能力がある。従って、Ｚバッファリン
グのためのＤＲＡＭのＲＭＷサイクルが遅いことは、デ
ィスプレイ生成プロセスを高速化する能力を制約する要
因となっている。そのために、従来のフレーム・バッフ
ァ設計構造では、読取り−変更−書込みオペレーション
を行うと、フレーム・バッファのバンド幅の利用効率と
システム全体のパフォーマンスが低下することになる。

【０００７】フレーム・バッファのバンド幅の利用効率
を向上するためのアプローチは、さまざまな方法が提案
されている。例えば、米国特許第４，６７９，０４１号
（発明の名称「ダイナミック・ランダム・アクセス・メ
モリを備えた高速Ｚバッファ」（Ｈｉｇｈ−Ｓｐｅｅｄ
Ｚ−ｂｕｆｆｅｒ ｗｉｔｈ Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、発明者Ｆｅ
ｔｔｅｒ他）では、ＺＮＥＷ計算をＺＯＬＤ読取り−変
更−書込みサイクルと並行に実行するシステムが記載さ
れている。別の米国特許第５，０４３，９２１号（発明
の名称「高速Ｚバッファ制御」（Ｈｉｇｈ−Ｓｐｅｅｄ
Ｚ−Ｂｕｆｆｅｒ Ｃｏｎｔｒｏｌ）、発明者Ｇｏｎ
ｚａｌｅｚ−Ｌｏｐｅｚ他、本発明と同一出願人に譲
渡）では、各サイクルごとにＺ値をブロック化して比較
して値の比較を高速化することが記載されている。パフ
ォーマンスを向上する最も簡単なアプローチは、フレー
ム・バッファ全体を２つの別々のデバイスに分割し、隣
接ピクセルの特性が２デバイスのそれぞれに交互にスト
アできるようにすることである。このようにすると、異
なるが、しかし隣り合うピクセルに対する読取り−変更
−書込みオペレーションを並行に実行できるので、処理
パフォーマンスが向上する。しかし、このアプローチに
は問題がある。それは、デュアル・デバイスをアクセス
するには、ラスタ・エンジンに２倍のピン数が必要にな
ることである。この要求条件を満たすためには、大幅に
複雑化することが実証されている。

【０００８】実装（パッケージ化）技術は、この１０年
間にほぼ比例的に向上しているが、これに対して、メモ
リ／ロジック技術は指数的に膨張している。従って、ピ
ン実装密度は、グラフィックス・ディスプレイ・システ
ムのような高性能コンピュータ・システムを実現する上
でさらに重要な考慮事項になっている。

【０００９】以上に説明したように、グラフィックス・
ディスプレイ業界では、フレーム・バッファのスループ
ットを向上すると同時に（特に、従来のＺバッファリン
グ手法で使用されている読取り−変更−書込みサイクル
のパフォーマンスの向上）、処理効率を向上するために
ラスタ・エンジンが使用する入出力ピン数を可能な限り
の範囲で最小化することが必要事項になっている。

【００１０】本発明の目的は、上述した種々の点に鑑み
て、フレーム・バッファ更新を高速化して、高性能コン
ピュータ・グラフィックス・システムを提供するための
フレーム・バッファ，ラスタ・プロセッサおよびカテゴ
リ化したピクセル変数のバッファリング方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために、請求項１記載の発明は、グラフィックス・シ
ステムのディスプレイ・スクリーン上に描画されるオブ
ジェクトを定義したピクセル変数値を受け入れるための
グラフィックス・ディスプレイ・システム用フレーム・
バッファであって、該ディスプレイ・スクリーンは各々
が複数のピクセル変数によって定義されているピクセル
・アレイを含んでいるフレーム・バッファにおいて、前
記ディスプレイ・スクリーンのピクセル・アレイの各ピ
クセルに対応する記憶ロケーションをもつ少なくとも１
つの第１メモリ・モジュールであって、各第１メモリ・
モジュールは少なくとも１つの特定ピクセル変数の値を
バッファするサイズになっており、各第１メモリ・モジ
ュールにバッファされた該少なくとも１つの特定ピクセ
ル変数は判断変数か輝度変数のいずれからかなり、前記
第１メモリ・モジュールの記憶ロケーションは単一のア
ドレス／データ・バス組合せ構造を通してアクセスが可
能である第１メモリ・モジュールと、第１メモリ・バン
クと第２メモリ・バンクに分割された少なくとも１つの
第２メモリ・モジュールであって、該第１バンクと該第
２バンクはインタリーブしたアドレスをもち、前記ディ
スプレイ・スクリーンのピクセル・アレイの各ピクセル
に対応する記憶ロケーションを共通してもち、各第２メ
モリ・モジュールは少なくとも１つのピクセル判断／輝
度変数の値をバッファし、各第２メモリ・モジュールの
前記記憶ロケーションは前記第１バンクと前記第２バン
クと別々に結ばれたデータ／アドレス・バス組合せ構造
を通してアクセスが可能である第２メモリ・モジュール
とを備えたことを特徴とする。

【００１２】請求項１に記載のフレーム・バッファにお
いて、各第１メモリ・モジュールは複数のビデオＲＡＭ
を含み、各第２メモリ・モジュールは前記第１メモリ・
バンクと前記第２メモリ・バンクに分割された複数のＤ
ＲＡＭを含むようにすることができる。

【００１３】請求項１に記載のフレーム・バッファにお
いて、１つの第２メモリ・モジュールは、隠れた面の除
去を処理するためのデュアルＺバッファを備えることが
できる。

【００１４】請求項１に記載のフレーム・バッファにお
いて、各第１メモリ・モジュールと各第２メモリ・モジ
ュールは、ページ・モードで該モジュールをアドレシン
グするための手段を含み、該ページ・モード・アドレシ
ング手段は該メモリを事前に定義したメモリ・タイルに
細分割するための手段を含むことができる。

【００１５】ここで、各第２メモリ・モジュールの前記
第１バンクと前記第２バンクは、前記メモリ・タイルの
各々内に偶数／奇数にインタリーブしたメモリ・ロケー
ション・アドレスをもつことができる。

【００１６】請求項２記載の発明は、グラフィックス・
システムのディスプレイ・スクリーン上に描画するオブ
ジェクトを定義したプリミティブ情報を処理するための
ラスタ・プロセッサであって、該ディスプレイ・スクリ
ーンは各々が複数のピクセル変数によって定義されてい
るピクセル・アレイを含んでいるラスタ・プロセッサに
おいて、前記プリミティブ情報を受け取り、前記ディス
プレイ・スクリーン上にオブジェクトを描画するための
ピクセル変数値に変換するように処理するためのフレー
ム・バッファ・コントローラと、少なくとも１つの第１
メモリ・モジュールと少なくとも１つの第２メモリ・モ
ジュールに分割されたフレーム・バッファであって、各
第１メモリ・モジュールは前記ディスプレイ・スクリー
ン・ピクセル・アレイ内の各ピクセルに対応する記憶ロ
ケーションをもち、各第２メモリ・モジュールは第１メ
モリ・バンクと第２メモリ・バンクに分割され、該第１
バンクと該第２バンクはインタリーブしたアドレスをも
ち、該ディスプレイ・スクリーン・ピクセル・アレイの
各ピクセルに対応する記憶ロケーションを共通しても
ち、各第１メモリ・モジュールと各第２メモリ・モジュ
ールはディスプレイ・スクリーン・ピクセル・アレイの
対応するピクセル・ロケーションの特定のピクセル変数
をストアするサイズになっているフレーム・バッファ
と、少なくとも１つの第１アドレス／データ・バス組合
せ構造であって、各第１バスは前記フレーム・バッファ
の１つの第１メモリ・モジュールと関連づけられて前記
第１メモリ・モジュールと前記フレーム・バッファ・コ
ントローラ間を相互結合している少なくとも１つの第１
アドレス／データ・バス組合せ構造と、前記フレーム・
バッファの各第２メモリ・モジュールと関連づけられた
少なくとも２つの第２アドレス／データ・バス組合せ構
造であって、該第２バスの１つは該第２メモリ・モジュ
ールの該第１バンクと前記フレーム・バッファ・コント
ローラ間を相互結合し、該第２バスのもう１つは該第２
メモリ・モジュールの該第２バンクと該フレーム・バッ
ファ・コントローラ間を相互結合している少なくとも２
つの第２アドレス／データ・バス組合せ構造とを備え、
各第１メモリ・モジュールは、ディスプレイ・スクリー
ン・ピクセル・アレイの関連ピクセル・ロケーションに
関する少なくとも１つのピクセル判断変数の値または少
なくとも１つのピクセル輝度変数の値を受け入れ、各第
２メモリ・モジュールはディスプレイ・スクリーン・ピ
クセル・アレイの関連ピクセル・ロケーションに関する
少なくとも１つのピクセル判断／輝度変数の値を受け入
れることを特徴とする。

【００１７】請求項２に記載のラスタ・プロセッサにお
いて、各第２メモリ・モジュールの前記第１バンクと前
記第２バンクはページ・モード・タイル・アドレシング
を利用し、対応するページ・モード・タイル内に交互に
代わる偶数／奇数インタリーブ・メモリ・アドレスをも
つこととすることができる。

【００１８】請求項２に記載のラスタ・プロセッサにお
いて、前記第１メモリ・モジュールは少なくとも１つの
ビデオＲＡＭを含むことができる。

【００１９】請求項２に記載のラスタ・プロセッサにお
いて、各第２メモリ・モジュールは少なくとも２つのＤ
ＲＡＭを含み、１つの第２メモリ・モジュールはＺバッ
ファ・メモリから構成され、該Ｚバッファ・メモリ・モ
ジュールの前記第１バンクと第２バンクは偶数／奇数イ
ンタリーブ・メモリ・アドレスをもつことができる。

【００２０】請求項２に記載のラスタ・プロセッサにお
いて、前記フレーム・バッファ・コントローラは複数の
並列結合プロセッサから構成され、各第１バスと各第２
バスは該複数の並列プロセッサの各々に接続してもよ
い。

【００２１】請求項２に記載のラスタ・プロセッサにお
いて、１つの第１メモリ・モジュールはカラー輝度（Ｒ
ＧＢ）の変数値を収めていることができる。

【００２２】請求項２に記載のラスタ・プロセッサにお
いて、１つの第１メモリ・モジュールはウィンドウＩＤ
とマスク・ピクセル判断変数の事前選択値を収めている
ものとしてもよい。

【００２３】請求項３記載の発明は、グラフィックス・
システムのディスプレイ・スクリーン上に描画すべきオ
ブジェクトを定義したピクセル変数値をストアするため
の方法であって、該ディスプレイ・スクリーンはピクセ
ル・アレイを含み、各ピクセルは複数のピクセル変数に
よって定義されている方法において、（ａ）バッファリ
ングの対象となるピクセル変数値をカテゴリ化するステ
ップであって、該カテゴリは変数のタイプに基づき、判
断変数と、輝度変数と、判断変数と輝度変数の両方の特
性をもつ判断／輝度変数とからなるステップと、（ｂ）
各判断変数値と各輝度変数値を少なくとも１つの第１タ
イプのメモリ・モジュールにバッファリングするステッ
プであって、該第１タイプのメモリ・モジュールはディ
スプレイ・スクリーン・ピクセル・アレイの各ピクセル
に対応する記憶ロケーションをもつ、共通にアクセスさ
れるメモリ・グループから構成され、各第１タイプのメ
モリ・モジュールは単一のアドレス／データ・バス組合
せ構造を通してアクセスが可能であるステップと、
（ｃ）別々のメモリ・バンクをもつ少なくとも１つの第
２タイプのメモリ・モジュールに前記判断／輝度変数値
をバッファリングするステップであって、該別々のメモ
リ・バンクは第１メモリ・バンクと第２メモリ・バンク
を含み、該第１メモリ・バンクと該第２メモリ・バンク
はインタリーブしたアドレスをもち、ディスプレイ・ス
クリーン・ピクセル・アレイの各ピクセルに対応する記
憶ロケーションを共通してもち、各第２タイプのメモリ
・モジュールは該第１バンクと該第２バンクに変数値を
バッファリングするために別々のアドレス／データ・バ
ス組合せ構造を必要とするステップとを備えたことを特
徴とする。

【００２４】請求項３に記載の方法において、前記ステ
ップ（ｂ）でバッファリングされた前記変数値を受け入
れる前記第１タイプのメモリ・モジュールは少なくとも
１つのビデオＲＡＭを含み、前記ステップ（ｃ）でバッ
ファリングされた該変数値を受け入れる前記第２タイプ
のメモリ・モジュールは前記第１メモリ・バンクと前記
第２メモリ・バンクに分割された複数のＤＲＡＭを含む
ものとしてもよい。

【００２５】請求項３に記載の方法において、前記バッ
ファリング・ステップ（ｃ）は、前記判断／輝度変数値
を各第２タイプのメモリ・モジュール内の前記第１メモ
リ・バンクと前記第２メモリ・バンクにバッファリング
することをインタリーブすることができる。

【００２６】請求項３に記載の方法において、前記ステ
ップ（ａ）の前記判断変数カテゴリはピクセル・ウィン
ドウＩＤとピクセル・マスク情報の値を含むことができ
る。

【００２７】請求項３に記載の方法において、前記ステ
ップ（ａ）の前記輝度変数カテゴリはピクセル・カラー
輝度（ＲＧＢ）の値を含むことができる。

【００２８】請求項３に記載の方法において、前記ステ
ップ（ａ）の前記判断／輝度変数カテゴリは前記ディス
プレイ・スクリーン上に描画すべきオブジェクトのＺ値
を含むことができる。

【００２９】

【作用】本発明の特徴を要約して説明すると、本発明の
一の形態は、ディスプレイ・スクリーン（表示画面）上
に描画すべきオブジェクトを定義したピクセル変数値を
受け入れるためのグラフィックス・ディスプレイ・シス
テム・フレーム・バッファを提供することにある。ディ
スプレイ・スクリーンはピクセル・アレイ（配列）から
構成され、各ピクセルは複数のピクセル変数値によって
定義されている。本発明による新規なフレーム・バッフ
ァは少なくとも１つの第１メモリ・モジュールを含み、
このメモリ・モジュールはディスプレイ・スクリーンの
ピクセル・アレイに対応する記憶ロケーション（記憶位
置）をもっている。各第１メモリ・モジュールは少なく
とも１つの特定ピクセル変数の値をバッファする。特定
ピクセル変数は判断変数（ｄｅｃｉｓｉｏｎ ｖａｒｉ
ａｂｌｅ）または輝度変数（ｉｎｔｅｎｓｉｔｙ ｖａ
ｒｉａｂｌｅ）のどちらかからなっている。本発明の利
点は、第１メモリ・モジュールの記憶ロケーションが単
一のアドレス／データ・バス組合せ構造を通してアクセ
スできることにある。さらに、少なくとも１つの第２メ
モリ・モジュールも設けられている。第２メモリ・モジ
ュールは第１メモリ・バンクと第２メモリ・バンクに分
割されている。これらのバンクはインタリーブしたアド
レスをもち、ディスプレイ・スクリーンのピクセル・ア
レイの各ピクセルに対応する記憶ロケーションを共通し
てもっている。各第２メモリ・モジュールは、少なくと
も１つのピクセル判断変数または輝度変数をバッファす
る。第２メモリ・モジュールの記憶ロケーションは、別
々のデータ／アドレス・バス組合せ構造を通してアクセ
スが可能になっている。一方のバス組合せ構造は第１メ
モリ・バンクに接続され、他方のバス組合せ構造は第２
メモリ・バンクに接続されている。本発明による新規フ
レーム・バッファの詳細については、後述する。

【００３０】本発明の別の形態は、グラフィックス・シ
ステムのディスプレイ・スクリーン上に描画すべきオブ
ジェクトを定義したプリミティブ情報を処理するラスタ
・プロセッサを設けた点にある。この場合も、ディスプ
レイ・スクリーンはピクセル・アレイをもち、各ピクセ
ルは複数のピクセル変数によって定義されている。ラス
タ・プロセッサはフレーム・バッファ・コントローラを
備えており、このコントローラはプリミティブ情報を受
け取って処理し、その情報をピクセル変数値に変えて、
オブジェクトをディスプレイ・スクリーン上に描画する
ものである。フレーム・バッファは少なくとも１つの第
１メモリ・モジュールと少なくとも１つの第２メモリ・
モジュールに分割されており、コントローラと関連づけ
られている。各第１メモリ・モジュールはディスプレイ
・スクリーンのピクセル・アレイに対応する記憶ロケー
ションをもち、他方、各第２メモリ・モジュールは第１
メモリ・バンクと第２メモリ・バンクに分割され、これ
らのバンクはインタリーブしたアドレスをもち、ディス
プレイ・スクリーンのピクセル・アレイの各ピクセルに
対応する記憶ロケーションを共通してもっている。

【００３１】第１メモリ・モジュールと第２メモリ・モ
ジュールはそれぞれ特定のピクセル変数をバッファす
る。第１アドレス／データ・バス組合せ構造はフレーム
・バッファの各第１メモリ・モジュールと関連づけられ
て、第１メモリ・モジュールとフレーム・バッファ・コ
ントローラとを相互結合するものである。さらに、少な
くとも２つの第２アドレス／データ・バス組合せ構造は
フレーム・バッファの各第２メモリ・モジュールと関連
づけられ、第２バス組合せ構造の一方は第１バンクとフ
レーム・バッファ・コントローラとを相互に結合し、第
２バス組合せ構造の他方は第２メモリ・モジュールの第
２バンクとフレーム・バッファ・コントローラとを相互
に結合するようになっている。各第１メモリ・モジュー
ルはディスプレイ・スクリーンのピクセル・アレイの対
応するピクセル・ロケーションに関する判断／輝度変数
の値を受け入れる。フレーム・バッファ実施例の場合と
同様に、本発明のこの形態の詳細は後述する。

【００３２】本発明の別の形態は、グラフィックス・シ
ステムのディスプレイ・スクリーン上に描画すべきオブ
ジェクトを定義したピクセル変数値をストアする方法を
提供することにある。ディスプレイ・スクリーンはピク
セル・アレイを含み、各ピクセルは関連メモリ・モジュ
ールに置かれた複数のピクセル変数によって定義されて
いる。本発明による方法は、３カテゴリの１つにストア
すべきピクセル変数をタイプ別にカテゴリ化し（３カテ
ゴリとは、判断変数、輝度変数、および判断／輝度変数
である）、各判断変数値と各輝度変数値を第１タイプの
メモリ・モジュール（グループ化され、共通にアクセス
される統一されたメモリからなる）にバッファリング
し、判断／輝度変数値を２つの別々のメモリ・バンクに
分割された第２タイプのメモリ・モジュールにバッファ
リングするステップを備えたことを特徴としている。判
断／輝度変数値は、２バンク間をインタリービングして
第２タイプのメモリにバッファリングされる。つまり、
一方のバンクからの値の読取りは、２バンクの他方への
値の書込みと同時に行われる。これを行うには、判断／
輝度変数値を２メモリ・バンクにバッファリングするた
めの、別個のアドレス／データ・バス組合せ構造が必要
である。この方法の詳細は後述する。

【００３３】すでに述べたように、読取り−変更−書込
みサイクルには、単独の「読取り」または単独の「書込
み」機能に比べて、２倍の処理時間が必要である。本発
明によれば、ピクセル変数のタイプ別に変数をカテゴリ
化して、変数をバッファリングし、隣接ピクセルの判断
／輝度変数をインタリービングしてメモリ・モジュール
の対向メモリ・バンクにストアし、あるビデオＲＡＭバ
ンクの書込みを別のビデオＲＡＭバンクのプリフェッチ
とオーバラップさせることによって、従来のフレーム・
バッファ設計構造の読取り−変更−書込みパフォーマン
スを２倍にしている。従って、複数のバンクは、判断／
輝度タイプと定義されたピクセル変数のためにだけ使用
される。そのために、フレーム・バッファ内のピクセル
情報をアクセスするためにラスタ・エンジンが必要とす
るピン数は、従来技術によるピン実装に比べて最小化さ
れたままであり、その場合でも、多角形描画を高速化す
ることができる。

【００３４】

【実施例】以下では、本発明の上記およびその他の目
的、利点および特徴の理解を容易にするために、添付図
面を参照して本発明の特定の好適実施例について詳細に
説明する。なお、図面において、同一または類似部分
は、同一参照符号を付けて示されている。

【００３５】図１は、グラフィックス・システムを示す
概略図である。グラフィックス・プロセッサ１０は、受
信した幾何形状データから、描画すべきオブジェクトの
各ピクセルのＸ、ＹおよびＺ座標を生成する。これらの
３軸座標と共に、通常は赤、緑および青成分（ＲＧＢ）
で指定されたカラーが、描画すべきオブジェクトを表現
するために必要な各ピクセルごとに生成される。グラフ
ィックス・プロセッサ１１は任意のＸ、Ｙ、Ｚ座標位置
からスタートして、一連の隣接ピクセル列を生成し、こ
の生成は垂直（縦）方向または水平（横）方向に行って
いくのが代表例である。図示の実施例では、プロセッサ
は“ＰＩＸＶＬＤ”信号をも生成する。この信号は、有
効なピクセル・データが存在することを関連ラスタ・プ
ロセッサ１１に通知するものである。信号“ＦＢＲＤ
Ｙ”は、関連ラスタ処理エンジン１１のフレーム・バッ
ファ・コントローラ１２によって生成される。この“Ｆ
ＢＲＤＹ”信号は、フレーム・バッファがピクセル・デ
ータを受け取る準備状態にあることを示している。

【００３６】ディスプレイ・インタフェース（またはＲ
ＡＭＤＡＣ １４）はライン２０を経由してディジタル
・カラー（ＲＧＢ）形式でエンジン１１から送られてき
た、一定順序に並んだピクセル・データを受け取る。
（このデータは、下述するように、ビデオＲＡＭモジュ
ールのシリアル・ポートからフレーム・バッファ・メモ
リ１８によって送出され、スクリーン・ピクセル・ロケ
ーションに対応する順序に配列されている。）ディスプ
レイ・インタフェースは、イメージをディスプレイ・デ
バイス（またはＣＲＴ）１６上に表示するために必要な
アナログ信号ＲＧＢを生成して（適当な制御信号と一緒
に）、ライン２１上に送出する。図示の好適実施例で
は、ＣＲＴまたはモニタ・デバイズが示されているが、
本発明に採用されている手法では、プロッタ、プリン
タ、その他のモニタ・タイプのような２次元ディスプレ
イ・デバイスを使用しても、同じようにうまく動作す
る。

【００３７】フレーム・バッファ制御ロジック１２の機
能の１つは、各Ｚ座標の評価を制御して、他の面の背後
に隠れている面または線を除去することである。フレー
ム・バッファ１８はＺバッファ・メモリを備え、ここに
は、ディスプレイ・デバイス上の各ピクセルに対応する
エントリが収められている。メモリ１８は、複数のビデ
オＲＡＭモジュールとＤＲＡＭモジュール１９から構成
されている。以下で説明するように、本発明によれば、
フレーム・バッファは、スクリーン上の隣接ピクセルを
定義した変数のうち、選択した変数だけがメモリ・モジ
ュールの異なるバンクに置かれる独特の編成になってい
る。

【００３８】本明細書の冒頭で述べたように、フレーム
・バッファ・コントローラは隣接ピクセルに関してグラ
フィックス・プロセッサから受け取ったピクセル・デー
タを累積してから、その一部として、Ｚバッファとの比
較を実行する。ＺＮＥＷが例えばＺＯＬＤより小である
ピクセルはすべて更新され、対応するカラー・データが
ディスプレイ・インタフェース１４に送られる。そうで
なければ、ピクセル・データは破棄される。ピクセル・
データはシリアルに送られて、ディスプレイ・デバイス
１６から表示される。本発明によれば、新規なフレーム
・バッファ設計構造と変数処理手法が採用されているの
で、従来のフレーム・バッファ・レイアウトと処理手法
よりも安価なシリコンおよび入出力コストで多角形描画
パフォーマンスを向上することができる。本発明は、表
示すべきピクセルを定義したピクセル変数値をタイプ別
にカテゴリ化するという考え方に基づいている。ピクセ
ル変数は、初期状態では、２つのグループ、すなわち、
「判断変数」と「輝度変数」に分かれている。

【００３９】周知のように、ピクセルは、カラー（ＲＢ
Ｇ）、奥行き（Ｚ）、ウィンドウＩＤ、マスク、半透明
（α）などの多数の変数から構成されている。これらの
変数のうち、「判断変数」とは、本明細書では、１つの
代表例として、不等かどうか（＝、＜、＞、＜ ＞）を
テストする変数として定義されている。不等かどうかの
結果によって、メモリとディスプレイ・インタフェース
に置かれている特定ピクセルをフレーム・バッファ・ロ
ジックに更新させるかどうかが判断される。他方、「輝
度変数」とは、カラー（ＲＧＢ）と奥行き（Ｚ）のよう
な、ピクセルの物理的特性を具現化するものと定義され
ている。ピクセル変数のカテゴリ化を複雑にしたのは、
ある種のピクセル変数が判断変数と輝度変数の両方から
なるとの認識に基づくものである。

【００４０】判断変数の例として、ウィンドウ操作（ｗ
ｉｎｄｏｗｉｎｇ）について説明する。独立した多数の
ディスプレイ・ウィンドウを提供する必要性は、この数
年間に大幅に増加している。他のウィンドウの区域を保
護したまま、ある特定のウィンドウに描画するためのポ
ピュラーな手法として、「ウィンドウＩＤ比較」（ｗｉ
ｎｄｏｗ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｃｏｍｐａ
ｒｉｓｏｎ」がある。このウィンドウＩＤ比較では、各
ピクセルには、非ぼかしウィンドウまたは部分ぼかしウ
ィンドウに対応するウィンドウＩＤが事前に割り当てら
れている。あるピクセルを配置する前に（描画操作の過
程で）、そのピクセルのウィンドウＩＤがフレーム・バ
ッファから読み取られて、アクティブ状態のウィンドウ
ＩＤと比較される。ピクセルのウィンドウＩＤがアクテ
ィブ・ウィンドウＩＤと一致していれば、そのピクセル
は置換される。そのために、ピクセルのウィンドウＩＤ
はピクセルの更新前にフレーム・バッファから読み取ら
れていなければならない。

【００４１】判断変数の別の例として、奥行き変数値に
ついて説明する。グラフィックス・システムは、隠れた
面の除去といった奥行きキュー（ｄｅｐｔｈ ｃｕｅ）
を観察者に与えることによって、現実のイメージを描画
する。前述したように、実用化され、広く使用されてい
る隠れた面除去手法は、Ｚバッファリングである。Ｚバ
ッファリングでは、奥行き情報はピクセル単位でフレー
ム・バッファにストアされる。平滑面を描画するとき
は、ピクセルは何度も表示され、各表示は異なる奥行き
の面上の点を表している。最近接の点の判断は、各点の
Ｚ成分（ＺＮＥＷ）をフレーム・バッファ内のストアさ
れたＺ値（ＺＯＬＤ）と比較することにより、フレーム
・バッファ・ロジックによって「即座」（ｏｎ−ｔｈｅ
−ｆｌｙ）に実行される。Ｚ成分（ＺＮＥＷ）がストア
されたＺ値（ＺＯＬＤ）より小さければ（つまり、本例
では、より近ければ）、フレーム・バッファ内のＺ値
（およびカラー値）は置換される。Ｚは更新を行うべき
かどうかを判断するために使用されるので、これは判断
変数である。しかし、Ｚ（奥行き）はピクセルの物理的
特性でもあるので、これは輝度変数でもある。

【００４２】図２は、ピクセルのカラー（ＲＢＧ）、奥
行き（Ｚ）、ウィンドウＩＤおよびマスク変数のカテゴ
リ化（本発明による）を示す図である。理解しやすくす
るために、判断特性と輝度特性の両方を示す変数（Ｚな
ど）は、以下では「判断／輝度変数」と呼ぶことにす
る。従って、本発明のカテゴリ化によれば、ピクセル変
数は、３種類（タイプ）の変数の１つとして、つまり、
判断変数、輝度変数、または判断／輝度変数として定義
することができる。

【００４３】グラフィックス処理分野では周知のよう
に、多角形描画ハードウェアは、三角形を定義するため
に３つの点を使用している。図３の例では、各点（Ｑ
１、Ｑ２、Ｑ３）はカラー（Ｒ、Ｇ、Ｂ）情報と座標
（Ｘ、Ｙ、Ｚ）情報をもっている。これらの３つ点Ｑ
１、Ｑ２、Ｑ３から、ハードウェアは内側ピクセルのカ
ラーと奥行き（Ｚ）を内挿（ｉｎｔｅｒｐｏｌａｔｅ）
する（公知の手法を使用して）。ピクセルのカラーと奥
行きが計算で求められると、ハードウェアは、多角形を
水平または垂直スパン（ｓｐａｎ）に細分割することに
よって、そのピクセルをフレーム・バッファに書き込
む。図３において、三角形の内側は垂直スパンによって
定義されており、そのうちの１つは、図示のように、内
側ピクセル（Ｐ０）〜（Ｐ６）のスパンを構成してい
る。

【００４４】本発明によれば、次の３つの重要な観察を
利用することによって、多角形描画を大幅に向上してい
る。

【００４５】１．判断変数はフレーム・バッファから読
み取られるのが代表的である。

【００４６】２．輝度変数はフレーム・バッファに書き
込まれるのが代表的である。

【００４７】３．多角形は垂直または水平スパンでフレ
ーム・バッファに書き込まれるのが代表的である。

【００４８】説明の便宜上、スクリーンは矩形ブロッ
ク、つまり、タイル（ｔｉｌｅ）に分割されているもの
とする。各タイルは、同一ＶＲＡＭ行アドレス（ｒｏｗ
ａｄｄｒｅｓｓ）内のスクリーン区域を表している。
これは、ＶＲＡＭ更新時の行違反を最小化する手法とし
て、よく知られている。例えば、米国特許第４，５４
６，４５１号（発明の名称「アクセス速度を高速化する
ラスタ・グラフィックス・ディスプレイ・リフレッシュ
・メモリ・アーキテクチャ」（Ｒａｓｔｅｒ Ｇｒａｐ
ｈｉｃｓ Ｄｉｓｐｌａｙ Ｒｅｆｒｅｓｈ Ｍｅｍｏ
ｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ）を参照。

【００４９】図４は代表的なタイル表示フレーム・バッ
ファ・アーキテクチャを示す図であり、このアーキテク
チャでは、１０２４×１２８０個のピクセルからなるス
クリーンが１６ｘ１６０個のピクセルからなる複数のブ
ロックに分割されている。（タイル・サイズは単なる例
として示したものである。）ここでは、ラスタ処理が並
列に結合された５つのラスタ・エンジンによって行われ
ることを想定している。各ブロックは固有のＶＲＡＭ行
アドレスをもっている。各矩形ブロック内では、ピクセ
ルは列アドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）にマ
ップ（ｍａｐ）される。図５は、列アドレス・レイアウ
トの一例を示す図である。本発明によれば、判断変数と
輝度変数は、ＶＲＡＭモジュールの同一タイル内の隣接
ピクセルと一緒に、このようにＶＲＡＭにマップされる
ので、高速「ページ・モード」処理を利用することがで
きる（米国特許第４，５４６，４５１号参照）。

【００５０】本明細書の冒頭で述べたように、本発明の
主要目標は、読取り−変更−書込み（ＲＭＷ）処理サイ
クル・タイムを短縮することである。判断変数をプリフ
ェッチすることにより、ＲＭＷサイクルの読取り（およ
び変更）部分を、書込み部分とオーバラップ（並行処
理）させることができる。図６のタイミング図は、図３
の垂直スパンがピクセル（Ｐ０）から始まって更新され
ていく様子を示した代表である（つまり、この例では、
図５のピクセル・タイルの左縁が図３の垂直スパン（Ｐ
０）〜（Ｐ０）に重なった位置にあることを想定してい
る）。判断変数（ウィンドウＩＤ）は、輝度変数（Ｒ、
Ｇ、Ｂ）が書き込まれる１サイクル前にプリフェッチさ
れる。従って、１サイクル期間待ったあと、判断変数の
「読取り」と輝度変数の「書込み」が同時に行われるの
で、読取り−変更−書込みはメモリ・サイクルごとに
（例えば、６０ナノ秒ごとに）行われることになる。

【００５１】判断／輝度変数は、本発明によれば特別な
方法で処理される。これらの変数をプリフェッチするこ
とは、垂直スパン（または水平スパン）の隣接ピクセル
を、メモリ・モジュールの第１および第２メモリ部分
（またはバンク）の別々にマップすることによって可能
にしている。図７は、タイルの偶数ピクセルと奇数ピク
セルを一方のバンクにマッピングした例を示したもので
ある。図７において、”Ｅ”は偶数ピクセルを表し、”
Ｄ”は奇数ピクセルを示している。隣接ピクセルを異な
るＲＡＭモジュールにマッピングし、専用データ・バス
とアドレス・バスで偶数バンクおよび奇数バンクと結ん
で（図９参照）プリフェッチを可能にすると、読取り−
変更−書込みサイクルは実効的に１メモリ・サイクル
（例えば、６０ナノ秒）内で実行することができる。
（当業者が理解されるように、ここでは読取り−変更オ
ペレーションは１メモリ・サイクルで実行されることが
想定されている。）本発明の重要な特徴は、バンド幅を
改善するために必要とされる、複数のアドレス／データ
・バスが必要になるのは、判断／輝度変数の場合だけで
あることを認識した点にある。従って、判断変数と輝度
変数の場合は、従来の単一アドレス／データ・バスでフ
レーム・バッファ・ロジックとフレーム・バッファの対
応するＶＲＡＭとを結ぶことによって、ラスタ・エンジ
ン・ロジックが必要とする入出力処理を最小化してい
る。

【００５２】図８は、図３に示す垂直スパンのデュアル
Ｚバッファ（つまり、判断／輝度変数）を使用して描画
する様子を示すタイミング図である。特に、同図から理
解されるように、フレーム・バッファ内のＺバッファ・
メモリのインタリーブした偶数バンクと奇数バンクをア
クセスするには、２つの独立したアドレス／データ・バ
スが必要である。プリフェッチは、奇数バンクの書込み
部分を奇数バンクの読取り部分とオーバラップさせるこ
とにより（あるいはその逆に）達成される。図６に示す
プリフェッチ方式と同様に、若干の待ちのあと、６０ナ
ノ秒の読取り−変更−書込みサイクルが実効的に達成さ
れる。（ここで、読取り−変更−書込みサイクルを６０
ナノ秒として示したのは、本発明によって現在のメモリ
技術を説明するために示した単なる例であり、本明細書
に説明され、特許請求の範囲に明確化されている本発明
を限定するものではない。）図９は、ハイレベル・デー
タ・フロー図であり、ここには４つの独立したアドレス
／データ・バスが示されている。図９に示すように、ラ
スタ・プロセッサ１１’に常駐するフレーム・バッファ
・ロジック１２はパイプライン化したプリミティブ・デ
ータを受け取り、改良されたフレーム・バッファ１８’
と相互結合されている。第１ＶＲＡＭモジュール５０は
カラー（ＲＧＢ）を含む輝度変数値を収めており、単一
結合アドレス／データ・バス５１（”ＲＧＢ ＢＵ
Ｓ”）を通してロジック１２と相互結合され、輝度変数
値をシリアルに出力する。同様に、ロジック１２は単一
アドレス／データ・バス５３（”ＷＩＮＤＯＷ／ＭＡＳ
ＫＢＵＳ”）を通してバッファ１８’のＶＲＡＭモジュ
ール５２と接続している。モジュール５２は、「ウィン
ドウＩＤ」や「マスク」といった、読取専用の判断変数
タイプを収めている。このモジュールからは、ウィンド
ウＩＤが関連のＲＡＭＤＡＣ（図示せず）にシリアルに
出力される。バッファ１８’内のデュアルＤＲＡＭ構造
５４と５６は、Ｚ値の判断／輝度変数用にバッファのＺ
偶数バンクとＺ奇数バンクとして別々に設けられたもの
である（この場合も、読取り−変更−書込みオペレーシ
ョンはフレーム・バッファ・ロジック１２の制御の下で
行う必要がある）。ＤＲＡＭ ５４と５６は、それぞれ
別々にグループ化したバス５５と５７を通してロジック
１２と結ばれている。１つの実用例として、バス５１、
５５、５７用の入出力ピンを３２ビット幅にし、バス５
３だけを１６ビット幅にすることが可能である。

【００５３】以上を要約すると、読取り−変更−書込み
サイクルは、単一読取りまたは単一書込みオペレーショ
ンよりも２倍の処理時間を必要とするのが代表例であ
る。本発明によれば、次の方法によって、従来のフレー
ム・バッファの読取り−変更−書込みパフォーマンスを
２倍にしている。

【００５４】・ 判断変数と輝度変数の識別 ・ 判断／輝度変数の識別 ・ 判断変数のプリフェッチ ・ 隣接ピクセルの判断／輝度変数をインタリーブし
て、対向メモリ・バンク（例えば、偶数バンクと奇数バ
ンク）に入れる。

【００５５】・ 一方のＲＡＭバンクの書込みを別のＲ
ＡＭバンクのプリフェッチとオーバラップ（並行処理）
させる。

【００５６】当業者が理解されるように、複数のバンク
が必要になるのは、判断／輝度タイプとして定義された
変数の場合だけである。従って、フレーム・バッファ全
体に置かれているピクセル情報をアクセスするために必
要なピン数を従来技術のピン実装に比べて最小にしなが
ら、パフォーマンスを向上することができる。

【００５７】コンピュータ・グラフィックスにおいて描
画と写実性を高信頼化する要求は増大を続けている。高
信頼描画アルゴリズムの多くは、隠れた面の除去と共
に、複雑なイメージの基本的ビルディング・ブロックと
して多角形描画が高速に行われることに依存している。
従って、高性能フレーム・バッファ設計では、読取り−
変更−書込みサイクルを高速化することを例外ではな
く、目標としたのは、隠れた面を除去する必要があった
ためである。この目標と共に、本明細書で説明してきた
手法は、必要とする情報をフレーム・バッファからアク
セスするとき必要になるピン数（つまり、ビット数）を
制限することより、既存の実装（パッケージ化）技術に
実用上制約があることを認識したものである。

【００５８】以上、本発明の特定好適実施例を参照して
本発明について詳しく説明してきたが、これらの実施例
は、種々態様に改良および変更が可能であることは勿論
である。従って、特許請求の範囲に記載の特徴事項に
は、本発明の精神と範囲に属するかぎり、かかる改良お
よび変更が含まれることは勿論である。

【００５９】以上に述べたところからわかるように、本
発明によれば、ディスプレイ・スクリーン（表示画面）
上に描画（ｒｅｎｄｅｒｉｎｇ）される３次元グラフィ
ックス・オブジェクトを定義した変数値のうち選択した
ものだけをインタリービングによってバッファリングす
ることによって、フレーム・バッファ更新を高速化する
ことができ、以て、高性能コンピュータ・グラフィック
ス・システムを提供することができる。

【００６０】本発明の利点は、第１メモリ・モジュール
の記憶ロケーションが単一のアドレス／データ・バス組
合せ構造を通してアクセスできることにある。

【００６１】本発明による方法は、３カテゴリの１つに
ストアすべきピクセル変数をタイプ別にカテゴリ化し
（３カテゴリとは、判断変数、輝度変数、および判断／
輝度変数である）、各判断変数値と各輝度変数値を第１
タイプのメモリ・モジュール（グループ化され、共通に
アクセスされる統一されたメモリからなる）にバッファ
リングし、判断／輝度変数値を２つの別々のメモリ・バ
ンクに分割された第２タイプのメモリ・モジュールにバ
ッファリングするステップを備えているので、本発明に
よれば、ピクセル変数のタイプ別に変数をカテゴリ化し
て、変数をバッファリングし、隣接ピクセルの判断／輝
度変数をインタリービングしてメモリ・モジュールの対
向メモリ・バンクにストアし、あるビデオＲＡＭバンク
の書込みを別のビデオＲＡＭバンクのプリフェッチとオ
ーバラップさせることによって、従来のフレーム・バッ
ファ設計構造の読取り−変更−書込みパフォーマンスを
２倍にできる。従って、本発明によれば、複数のバンク
は、判断／輝度タイプと定義されたピクセル変数のため
にだけ使用される。そのために、フレーム・バッファ内
のピクセル情報をアクセスするためにラスタ・エンジン
が必要とするピン数は、従来技術によるピン実装に比べ
て最小化されたままであり、その場合でも、多角形描画
を高速化することができる。

【図面の簡単な説明】

【図１】グラフィックス・システムの構成を示すブロッ
ク図である。

【図２】本発明によるピクセル変数のカテゴリ化がオー
バラップしている様子を示す図である。

【図３】本発明に従いディスプレイ・スクリーン上に生
成される２次元三角形プリミティブを示すグラフであ
る。

【図４】１０２４×１２８０グラフィックス・ディスプ
レイ・スクリーンを矩形ブロック、つまり、タイルに分
割した様子を示す図である。

【図５】情報を図４のサンプル矩形ブロック内の列アド
レスにマッピングした様子を示す図である。

【図６】図３に示す垂直スパンのピクセル変数を更新す
るために、判断変数値をプリフェッチし、輝度変数値を
書き込むときのサンプル・タイミング図である。

【図７】垂直（または水平）スパンの隣接ピクセルの選
択した変数を、２つの別々であるが、インタリーブした
メモリ・バンクの一方に本発明に従ってマッピングした
様子を示す図である。

【図８】図３に示した垂直スパンのＺバッファ描画を行
うときのサンプル・タイミング図である。

【図９】本発明によりフレーム・バッファのメモリ・モ
ジュールとフレーム・バッファ・ロジック間に配置され
た４つの独立アドレス／データ・バスを示すハイレベル
・データ・フローの部分図である。

【符号の説明】

１０ グラフィックス・プロセッサ １１ ラスタ・プロセッサ（ラスタ処理エンジン） １２ フレーム・バッファ・コントローラ（制御ロジッ
ク） １４ ディスプレイ・インタフェース（ＲＡＭＤＡＣ） １６ ディスプレイ・デバイス（ＣＲＴ） １８ フレーム・バッファ・メモリ １９ ＤＲＡＭモジュール

Claims (3)

【特許請求の範囲】
1. 【請求項１】 グラフィックス・システムのディスプレ
   イ・スクリーン上に描画されるオブジェクトを定義した
   ピクセル変数値を受け入れるためのグラフィックス・デ
   ィスプレイ・システム用フレーム・バッファであって、
   該ディスプレイ・スクリーンは各々が複数のピクセル変
   数によって定義されているピクセル・アレイを含んでい
   るフレーム・バッファにおいて、 前記ディスプレイ・スクリーンのピクセル・アレイの各
   ピクセルに対応する記憶ロケーションをもつ少なくとも
   １つの第１メモリ・モジュールであって、各第１メモリ
   ・モジュールは少なくとも１つの特定ピクセル変数の値
   をバッファするサイズになっており、各第１メモリ・モ
   ジュールにバッファされた該少なくとも１つの特定ピク
   セル変数は判断変数か輝度変数のいずれからかなり、前
   記第１メモリ・モジュールの記憶ロケーションは単一の
   アドレス／データ・バス組合せ構造を通してアクセスが
   可能である第１メモリ・モジュールと、 第１メモリ・バンクと第２メモリ・バンクに分割された
   少なくとも１つの第２メモリ・モジュールであって、該
   第１バンクと該第２バンクはインタリーブしたアドレス
   をもち、前記ディスプレイ・スクリーンのピクセル・ア
   レイの各ピクセルに対応する記憶ロケーションを共通し
   てもち、各第２メモリ・モジュールは少なくとも１つの
   ピクセル判断／輝度変数の値をバッファし、各第２メモ
   リ・モジュールの前記記憶ロケーションは前記第１バン
   クと前記第２バンクと別々に結ばれたデータ／アドレス
   ・バス組合せ構造を通してアクセスが可能である第２メ
   モリ・モジュールとを備えたことを特徴とするフレーム
   ・バッファ。
2. 【請求項２】 グラフィックス・システムのディスプレ
   イ・スクリーン上に描画するオブジェクトを定義したプ
   リミティブ情報を処理するためのラスタ・プロセッサで
   あって、該ディスプレイ・スクリーンは各々が複数のピ
   クセル変数によって定義されているピクセル・アレイを
   含んでいるラスタ・プロセッサにおいて、 前記プリミティブ情報を受け取り、前記ディスプレイ・
   スクリーン上にオブジェクトを描画するためのピクセル
   変数値に変換するように処理するためのフレーム・バッ
   ファ・コントローラと、 少なくとも１つの第１メモリ・モジュールと少なくとも
   １つの第２メモリ・モジュールに分割されたフレーム・
   バッファであって、各第１メモリ・モジュールは前記デ
   ィスプレイ・スクリーン・ピクセル・アレイ内の各ピク
   セルに対応する記憶ロケーションをもち、各第２メモリ
   ・モジュールは第１メモリ・バンクと第２メモリ・バン
   クに分割され、該第１バンクと該第２バンクはインタリ
   ーブしたアドレスをもち、該ディスプレイ・スクリーン
   ・ピクセル・アレイの各ピクセルに対応する記憶ロケー
   ションを共通してもち、各第１メモリ・モジュールと各
   第２メモリ・モジュールはディスプレイ・スクリーン・
   ピクセル・アレイの対応するピクセル・ロケーションの
   特定のピクセル変数をストアするサイズになっているフ
   レーム・バッファと、 少なくとも１つの第１アドレス／データ・バス組合せ構
   造であって、各第１バスは前記フレーム・バッファの１
   つの第１メモリ・モジュールと関連づけられて前記第１
   メモリ・モジュールと前記フレーム・バッファ・コント
   ローラ間を相互結合している少なくとも１つの第１アド
   レス／データ・バス組合せ構造と、 前記フレーム・バッファの各第２メモリ・モジュールと
   関連づけられた少なくとも２つの第２アドレス／データ
   ・バス組合せ構造であって、該第２バスの１つは該第２
   メモリ・モジュールの該第１バンクと前記フレーム・バ
   ッファ・コントローラ間を相互結合し、該第２バスのも
   う１つは該第２メモリ・モジュールの該第２バンクと該
   フレーム・バッファ・コントローラ間を相互結合してい
   る少なくとも２つの第２アドレス／データ・バス組合せ
   構造とを備え、 各第１メモリ・モジュールは、ディスプレイ・スクリー
   ン・ピクセル・アレイの関連ピクセル・ロケーションに
   関する少なくとも１つのピクセル判断変数の値または少
   なくとも１つのピクセル輝度変数の値を受け入れ、各第
   ２メモリ・モジュールはディスプレイ・スクリーン・ピ
   クセル・アレイの関連ピクセル・ロケーションに関する
   少なくとも１つのピクセル判断／輝度変数の値を受け入
   れることを特徴とするラスタ・プロセッサ。
3. 【請求項３】 グラフィックス・システムのディスプレ
   イ・スクリーン上に描画すべきオブジェクトを定義した
   ピクセル変数値をストアするための方法であって、該デ
   ィスプレイ・スクリーンはピクセル・アレイを含み、各
   ピクセルは複数のピクセル変数によって定義されている
   方法において、 （ａ）バッファリングの対象となるピクセル変数値をカ
   テゴリ化するステップであって、該カテゴリは変数のタ
   イプに基づき、判断変数と、輝度変数と、判断変数と輝
   度変数の両方の特性をもつ判断／輝度変数とからなるス
   テップと、 （ｂ）各判断変数値と各輝度変数値を少なくとも１つの
   第１タイプのメモリ・モジュールにバッファリングする
   ステップであって、該第１タイプのメモリ・モジュール
   はディスプレイ・スクリーン・ピクセル・アレイの各ピ
   クセルに対応する記憶ロケーションをもつ、共通にアク
   セスされるメモリ・グループから構成され、各第１タイ
   プのメモリ・モジュールは単一のアドレス／データ・バ
   ス組合せ構造を通してアクセスが可能であるステップ
   と、 （ｃ）別々のメモリ・バンクをもつ少なくとも１つの第
   ２タイプのメモリ・モジュールに前記判断／輝度変数値
   をバッファリングするステップであって、該別々のメモ
   リ・バンクは第１メモリ・バンクと第２メモリ・バンク
   を含み、該第１メモリ・バンクと該第２メモリ・バンク
   はインタリーブしたアドレスをもち、ディスプレイ・ス
   クリーン・ピクセル・アレイの各ピクセルに対応する記
   憶ロケーションを共通してもち、各第２タイプのメモリ
   ・モジュールは該第１バンクと該第２バンクに変数値を
   バッファリングするために別々のアドレス／データ・バ
   ス組合せ構造を必要とするステップとを備えたことを特
   徴とする方法。