JPH06175924A - 計算機装置 - Google Patents

Abstract

(57)【要約】 【目的】 計算機装置に関し、プロセッサとメモリ間の
データの授受を高速化し、プロセッサの処理性能の向上
を目的とする。 【構成】 メモリ制御回路（２）が中央処理装置（３）
と、キャッシュメモリ（４）と、メインメモリ（５）
と、周辺制御装置（６）とに各々接続されている計算機
装置において、アドレスチェック回路（１）を設け、周
辺制御装置（６）からメインメモリ（５）にデータを転
送する場合、該アドレスチェック回路（１）によりキャ
ッシュメモリ（４）の無効化を行わず、またキャッシュ
メモリ（４）の内容も書換えないように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は階層化されたメモリ、即
ちキャッシュメモリを制御する計算機装置に関する。

【０００２】

【従来の技術】近年のコンピュータシステムの利用分野
の拡大に伴い、コンピュータ装置の高性能化が要求され
ている。この要求に答える一つの重要な技術として、中
央処理装置（以下プロセッサと称する。）の高性能化と
記憶装置の高性能化がある。記憶装置は、コストとの関
係で一般に次のような三つの階層構造を有している。

【０００３】１．小容量（数キロバイト〜数十キロバイ
ト）・超高速・高価格のメモリであり、キャッシュメモ
リに利用される。 ２．大容量（数メガバイト〜数百メガバイト）・高速・
中価格のメモリであり、メインメモリに利用される。

【０００４】３．超大容量（数百メガバイト〜数テラバ
イト）・中速・低価格のメモリであり、磁気記憶装置等
である。ここで、キャッシュメモリとメインメモリとの
関係について、図２に沿って説明する。

【０００５】図２は、キャッシュメモリとメインメモリ
との関係を示す図である。メインメモリ５の一部（例え
ば、０番地〜４９９番地）にはプログラムが記憶され、
他の一部（例えば、５００番地〜１４９９番地）にはデ
ータが記憶されている。一方、キャッシュメモリ４はメ
インメモリ５よりも高価であり、メインメモリ５の記憶
容量よりも小さい。

【０００６】従って、キャッシュメモリ４にはメインメ
モリの一部（例えば、１００番地〜９９９番地）の内容
しかキャッシュメモリ４のデータ部４１にコピー（複
写）されない。更に、キャッシュメモリ４はこの内容に
対応するメインメモリの番地の値（例えば、１００，１
０１，・・・・９９９）を記憶するキャッシュメモリの
アドレス部４２と、各々の番地に対応してキャッシュメ
モリ４の内容が有効であるかどうかを示すキャッシュメ
モリのデータ有効表示部４３とを有している。

【０００７】図７は、従来の装置構成図である。この図
７を用いて、プロセッサ３ｂ、キャッシュメモリ４、メ
インメモリ５との間のデータの授受がメモリ制御回路２
ｂを介して行われる状態を説明する。

【０００８】プロセッサ３ｂは、メモリ制御回路２ｂに
対してアドレス（番地）を指定してプログラム領域のプ
ロセッサ命令或いはデータ領域のデータを要求したとす
る。メモリ制御回路２ｂはキャッシュメモリ４のアドレ
ス部４２を調べ、指定されたアドレスがあり、そのアド
レスに対応するデータ有効表示部４３が有効であること
を示していれば（０であれば）、メモリ制御回路２ｂは
データ部４１の対応する内容（データ）をアクセスし、
プロセッサ３ｂに転送する。

【０００９】そのアドレスに対応するデータ有効表示部
４３が無効であることを示していれば（１であれば）、
メモリ制御回路２ｂはメインメモリ５をアクセスし、プ
ロセッサ３ｂに転送し、将来再びこのデータが利用され
ることを予想して、キャッシュメモリ４にも転送し、デ
ータ有効表示部４３をオフ（有効）にする。

【００１０】キャッシュメモリ４に目的とする情報（プ
ログラムもしくはデータ）がなければ（例えば、１００
０番地のデータ）、メモリ制御回路２ｂはメインメモリ
５をアクセスし、プロセッサ３ｂに転送し、将来再びこ
のデータが利用されることを予想して、キャッシュメモ
リ４にも転送する。

【００１１】上記のキャッシュメモリ４のデータ有効表
示部４３が無効であることを示している場合と（１であ
れば）、キャッシュメモリ４に目的とする情報（プログ
ラムもしくはデータ）が無い場合とにおいて、メインメ
モリ５よりキャッシュメモリ４に転送する時、メモリ制
御回路２ｂは一般にメインメモリ５の転送アドレスより
連続した幾つかのアドレスにわたって複数のデータ（最
大キャッシュメモリの記憶容量に等しい。）を転送し、
キャッシュメモリ４のデータ部４１，アドレス部４２を
更新し、データ有効表示部４３をオフ（有効）にする。

【００１２】プロセッサ３ｂがメモリ制御回路２ｂに対
してアドレスを指定（例えば、１０１番地）して内容を
書き換えた場合には、同時に対応するメインメモリの番
地（１０１番地）を書き換える方式（ストアスルー）
と、後刻キャッシュメモリの全内容（１００番地〜９９
９番地）をメインメモリ５に記憶させる方式（コピーバ
ック）とがある。

【００１３】ここで、周辺制御装置６からメモリ制御回
路２ｂを介してメモリアクセスがあった場合、メモリ制
御回路２ｂは、読出ならばメインメモリ５から読出し、
書込みならば、メインメモリ５に書き込むのと同時に該
キャッシュメモリ４内に同一アドレスのデータがある場
合には、データ有効表示部４３の対応する箇所をオン
（１）にし、個別無効化を行う（インバリデーショ
ン）。

【００１４】これにより、キャッシュメモリ４の内容と
メインメモリ５の内容とのデータの整合性をとることが
できる。この様にして、キャッシュメモリ４の内容とメ
インメモリ５の内容とは、常に整合性が採られている。

【００１５】

【発明が解決しようとする課題】図６は、プロセッサと
周辺制御装置の同一領域へのアクセスを示す図であり、
従来の技術においては、図６に示すようにプロセッサ３
ａがキャッシュメモリ４からデータを読み出し、周辺制
御装置６がメインメモリ５の同一のアドレス領域（例え
ば周辺装置のためのバッファ領域）にデータを書き込ん
だ時に、メインメモリ５からキャッシュメモリ４へのデ
ータのコピーや、キャッシュメモリ４の個別無効化処理
（インバリデーション）が頻発し、プロセッサ３の性能
が低下するという問題があった。

【００１６】本発明はこのような点にかんがみて、プロ
セッサと他の装置との間でメモリアクセスの競合が発生
した場合に、プロセッサの性能を向上させる手段を提供
することを目的とする。

【００１７】

【課題を解決するための手段】上記の課題は下記の如く
に構成されたアドレスチェック回路によって解決され
る。

【００１８】図１は、本発明の原理構成図である。 ．メモリ制御回路２が中央処理装置３と、キャッシュ
メモリ４と、メインメモリ５と、周辺制御装置６とに各
々接続されている計算機装置において、アドレスチェッ
ク回路１を設け、アドレスチェック回路１は、アクセス
の可否を示すアクセス許可レジスタ１０と、アドレス比
較回路１１と、第一のアドレスレジスタ１２と、第二の
アドレスレジスタ１３とから構成されている。

【００１９】周辺制御装置６がメインメモリ５にアクセ
スを開始する時には、中央処理装置３が該アクセス許可
レジスタ１０をオンにし、アクセス領域の開始アドレス
を第一のアドレスレジスタ１２に設定し、アクセス領域
の長さを第二のアドレスレジスタ１３に設定し、アクセ
ス終了時には該中央処理装置３は該アクセス許可レジス
タ１０をオフにし、アクセス許可レジスタ１０がオンの
時に周辺制御装置６が第一のアドレスレジスタ１２と第
二のアドレスレジスタ１３とで示されるメインメモリ５
のアクセス領域をアクセスしたことを、アドレス比較回
路１１により検出した場合、該アクセスに対応するアド
レスのキャッシュメモリ４を無効化しないように構成す
る。

【００２０】．上記において、第一のアドレスレジ
スタ１２にアクセス領域の開始アドレスを設定し、第二
のアドレスレジスタ１３にアクセス領域の最終アドレス
を設定するようにする。

【００２１】．上記において、第一のアドレスレジ
スタ（１２）にアクセス領域の開始アドレスを設定し、
第二のアドレスレジスタ（１３）にアクセス領域のドン
トケアアドレス（マスクデータ）を設定するようにす
る。

【００２２】

【作用】即ち、本発明は周辺制御装置６がメインメモリ
５の或るアドレス領域をアクセスしている間、メインメ
モリ５からキャッシュメモリ４へのデータ転送や、キャ
ッシュメモリ４の個別無効化処理（インバリデーショ
ン）を行わないようにすることによって、プロセッサ３
の性能を向上させるものである。

【００２３】また、メモリ制御回路はプロセッサ３から
のその或るアドレス領域からの読出要求に対して、メイ
ンメモリ５からデータを読出し、プロセッサ３に転送
し、キャッシュメモリ４へのデータ転送は行わないよう
にすることによって、プロセッサ３の性能を向上させる
ものである。

【００２４】

【実施例】図３は、本発明の一実施例構成図であり、図
４は、アドレスチェック回路の状態設定を示す図であ
る。

【００２５】図３に示すように、この実施例では、バス
構造になっており、且つバスが階層構造になっている。
第一レベルのバス２０（ＩーＢＵＳ）には、メインメモ
リ５ａ，アドレス比較回路１１ａ，第一のアドレスレジ
スタ１２ａ，第二のアドレスレジスタ１３ａ，第一のバ
ストランシーバ２２ａ，第二のバストランシーバ２２ｂ
が接続されている。

【００２６】第一のバストランシーバ２２ａには、第二
レベルのバス２１ａ（ＫーＢＵＳ）が接続されている。
このＫーＢＵＳには、プロセッサ３ａ，キャッシュメモ
リ４ａが各々接続されている。また、第二のバストラン
シーバ２２ｂには、他の第二レベルのバス２１ｂ（Ｃー
ＢＵＳ）が接続されている。このＣーＢＵＳには、ファ
イル制御装置６ａが接続されており、該ファイル制御装
置６ａはデバイス７の読出・書込み（Ｒ／Ｗ）を制御し
ている。

【００２７】また、メモリ制御回路２ａは、プロセッサ
３ａ，キャッシュメモリ４ａ，アクセス許可レジスタ１
０ａ，アドレス比較回路１１ａ，第一のバストランシー
バ２２ａ，第二のバストランシーバ２２ｂに各々接続さ
れている。このメモリ制御回路２ａは、バストランシー
バ２２ａとバストランシーバ２２ｂとを制御して、第二
レベルのバスＫーＢＵＳ或いはＣーＢＵＳのうち高々一
個のバスしか同時には第一レベルのバス２０（ＩーＢＵ
Ｓ）と導通状態にしない。

【００２８】このような構成を有する装置において、フ
ァイル制御装置６ａがデバイス７よりデータを読み出し
て、メインメモリ５ａのバッファ領域に当該データを書
き込む場合に、本発明のアドレスチェック回路を付加し
た場合には、以下に述べるような高速処理が可能とな
る。

【００２９】なお、これ以外の場合には、従来の技術で
処理される。例えば、ファイル制御装置６ａがメインメ
モリ５ａのバッファ領域よりデータを読み出して、デバ
イス７に当該データを書き込む場合には従来の技術で処
理される。

【００３０】プロセッサ３ａはデバイス７よりデータを
読出しメインメモリ５ａへの書込む動作に先立って、メ
モリ制御回路２ａを経由してバストランシーバ２２ａを
導通状態にし、バストランシーバ２２ｂを非導通状態に
し、アクセス許可レジスタ１０ａをオンにすると共に、
上記のメインメモリ５ａのデバイス７に関する読出バッ
ファ領域の開始アドレスＳ及びその領域の長さＬを各々
第一のアドレスレジスタ１２ａと第二のアドレスレジス
タ１３ａにＫーＢＵＳ及びＩーＢＵＳを経由して、予め
セットする。（図４参照） また, ファイル制御装置６ａによる読出動作が完了した
ならば, ファイル制御装置６ａによりプロセッサ３ａに
割り込みが発生し、プロセッサ３ａはメモリ制御回路２
ａを経由してアクセス許可レジスタ１０ａをオフする。

【００３１】ファイル制御装置６ａによりデバイス７よ
りデータを読出しメインメモリ５ａへの書込み動作が始
まる前に, キャッシュメモリ４ａはプロセッサ３ａの命
令により上記読出バッファ領域に対応する箇所、即ち、
ＳとＳ＋Ｌとの間の領域のデータがパージ（一括無効
化）される。

【００３２】その後第一のアドレスレジスタ１２ａと第
二のアドレスレジスタ１３ａで指定した上記の読出バッ
ファ領域へのファイル制御装置６ａによる書込み時に
は, メモリ制御回路２ａを経由してバストランシーバ２
２ｂを導通状態にし、バストランシーバ２２ａを非導通
状態にし、デバイス７よりメインメモリ５ａへのデータ
転送（書込み）がおこなわれる。このとき、メインメモ
リ５ａの書込みアドレス値が変数Ｖとしてアドレス比較
回路１１ａに取り込まれ、この変数が、第一のアドレス
レジスタ１２ａ（読出バッファ領域の開始アドレスＳ）
の値と，第二のアドレスレジスタ１３ａ（読出バッファ
領域の長さＬ）の値とで示される間に入っていれば、即
ち、Ｓ＋Ｌ≧Ｖ≧Ｓであれば、アドレス比較回路１１ａ
はアクセス許可レジスタ１０ａのオンデータとアンド
（論理積）をとり、その結果（論理値「１」）をメモリ
制御回路２ａに送付する。メモリ制御回路２ａはこの結
果を受けて、キャッシュメモリのインバリデーション
（個別無効化）動作を行わないようにする。

【００３３】またプロセッサ３ａがメモリ制御回路２ａ
を経由してメモリ読出しを行い、その必要とするデータ
がキャッシュメモリ４ａに無い（キャッシュミスヒッ
ト）か或いはキャッシュメモリ４ａのデータ有効表示部
４３がオン（無効表示）の場合で、且つ、そのアドレス
値が上記読出バッファ領域内であった場合には、メモリ
制御回路２ａはメインメモリ５ａからＩーＢＵＳ及びＫ
ーＢＵＳを経由して当該データをプロセッサ３ａに供給
し、そのデータのキャッシュメモリ４ａへのデータのコ
ピーを行わないようにする。

【００３４】この時、プロセッサ３ａのアクセスアドレ
ス値が該読出バッファ領域内であるかどうかのチェック
は前記と同様にアドレス比較回路１１ａにより行われ
る。そのチェック結果がメモリ制御回路２ｃに送付され
る。（以上請求項１） もし、変数Ｖがこの読出バッファ領域外であった場合に
は、即ち、Ｖ＜Ｓか又はＶ＞Ｓ＋Ｌの場合には、従来と
同様にメモリ制御回路２ａはアドレス比較回路１１ａの
結果（論理値「０」）を受けて、キャッシュメモリのイ
ンバリデーション（個別無効化）動作を行う。

【００３５】次に、別のケースとしてデバイス７よりデ
ータを読出しメインメモリ５ａへ書込む場合を説明す
る。プロセッサ３ａはその書込み動作に先立って、メモ
リ制御回路２ａを経由してバストランシーバ２２ａを導
通状態にし、バストランシーバ２２ｂを非導通状態に
し、アクセス許可レジスタ１０ａをオンにすると共に、
上記のメインメモリ５ａのデバイス７に関する読出バッ
ファ領域の開始アドレス及びその領域の最終アドレスを
各々第一のアドレスレジスタ１２ａと第二のアドレスレ
ジスタ１３ａにＫーＢＵＳ及びＩーＢＵＳを経由して、
予めセットする。

【００３６】以下第二のアドレスレジスタ１３ａに当該
バッファ領域の長さをセットした時と同様の処理を行
う。即ち、Ｅ≧Ｖ≧Ｓであれば、メモリ制御回路２ａは
キャッシュメモリのインバリデーション（個別無効化）
動作を行わないようにし、メインメモリ５ａからＩーＢ
ＵＳ及びＫーＢＵＳを経由して当該データをプロセッサ
３ａに供給し、そのデータのキャッシュメモリ４ａへの
データのコピーを行わないようにする。（請求項２） 次に、さらに別のケースとしてドントケアの場合を説明
する。

【００３７】図５は、ドントケアの場合の有効値を示す
ものである。図３において、図示省略した第三のアドレ
スレジスタを付加し、第一のアドレスレジスタ１２ａや
第二のアドレスレジスタ１３ａと同様に、ＩーＢＵＳを
経由してマスクデータがセットされる。

【００３８】そして、この第三のアドレスレジスタの出
力と変数Ｖとが論理積の演算（「ＡＮＤ」演算）が行わ
れ、その結果が新しい変数としてアドレス比較回路１１
ａに入力され、上記と同様な処理が行われる。

【００３９】プロセッサ３ａはデバイス７よりデータを
読出しメインメモリ５ａへの書込む動作に先立って、メ
モリ制御回路２ａを経由してバストランシーバ２２ａを
導通状態にし、バストランシーバ２２ｂを非導通状態に
し、アクセス許可レジスタ１０ａをオンにする。

【００４０】さらに、プロセッサ３ａは、ＫーＢＵＳ及
びＩーＢＵＳを経由して、上記のメインメモリ５ａのデ
バイス７に関する読出バッファ領域の開始アドレスを第
一のアドレスレジスタ１２ａに、その領域の最終アドレ
スを第二のアドレスレジスタ１３ａに、マスクデータを
図示省略した第三のアドレスレジスタに各々予めセット
する。さらに、有効箇所のみオンであるマスクデータを
ＫーＢＵＳ及びＩーＢＵＳを経由してマスクレジスタ１
４にセットする。

【００４１】デバイス７よりメインメモリ５ａへのデー
タ転送がおこなわれるとき、メインメモリ５ａの書込み
アドレス値が変数Ｖとして取り込まれ、この変数Ｖと上
記マスクレジスタのマスクデータとか図５に示すように
ビット対応でアンド（論理積）演算が行われ、その結果
がアドレス比較回路に入力される。図５のケースでは、
マスクレジスタの２８〜３１ビットが「１」であること
から、変数の０〜２７ビットの「１」は無視され、２８
〜３１ビットで示される値のみが採用される。

【００４２】第一のアドレスレジスタ１２ａ（読出バッ
ファ領域の開始アドレス）の値と，第二のアドレスレジ
スタ１３ａ（読出バッファ領域の最終アドレス）の値と
で示される間に上記のビット対応アンド演算の出力結果
が入っていれば、アドレス比較回路１１ａはアクセス許
可レジスタ１０ａのオンデータと再度アンド（論理積）
をとり、その結果（論理値「１」）をメモリ制御回路２
ａに送付する。メモリ制御回路２ａはこの結果を受け
て、キャッシュメモリのインバリデーション（無効化）
動作を行わないようにする。（請求項３） 一方、もしプロセッサ３ａのメモリからのデータ読出し
アドレス値が該読出バッファ領域外であった場合には、
従来と同様にメモリ制御回路２ａはメインメモリ５ａか
らＩーＢＵＳ及びＫーＢＵＳを経由して当該データをプ
ロセッサ３ａに供給し、そのデータのキャッシュメモリ
４ａへのデータのコピーを行うようにする。さらに、プ
ロセッサ３ａのメモリへの書込みアドレス値が該読出バ
ッファ領域外であった場合には、従来と同様にメモリ制
御回路２ａはそのデータをキャッシュメモリ４ａへ書き
込むようにし、同時にメインメモリ５ａに書き込む（ス
トアスルー）か或いは後ほど一括してメインメモリ５ａ
に書き込む（スワップ）ようにする。

【００４３】なお、一般には存在しないが、ファイル制
御装置６ａがメインメモリ５ａのバッファ領域に書き込
ん（アクセス許可レジスタ１０ａがオン）でいる時に、
当該バッファ領域にプロセッサ３ｃも書き込む場合で、
ストアスルーの場合には、ＩーＢＵＳが競合状態にな
り、即ちＩーＢＵＳと導通状態にあるのはＣーＢＵＳで
あり、メモリ制御回路２ｃによりＫーＢＵＳは非導通状
態にあることから、キャッシュメモリ４ａからメインメ
モリ５ａへのデータ転送は待たされることになる。

【００４４】以上の動作により、キャッシュメモリ４ａ
とメインメモリ５ａのデータの整合性をとったまま, イ
ンバリデーション動作を行わず、メインメモリ５ａから
キャッシュメモリ４ａへの無駄なデータ転送を行わず、
メインメモリ５ａからプロセッサ３ｃにデータの供給が
行われることにより、プロセッサ３ｃの動作がキャッシ
ュメモリ内のみで行う場合の性能の低下を軽減できる。

【００４５】

【発明の効果】以上の説明から明らかなように本発明に
よれば、プロセッサの性能低下を招くインバリデーショ
ン動作を軽減することで，コンピュータシステムの性能
の向上という工業的効果がある。

【図面の簡単な説明】

【図１】 本発明の原理構成図

【図２】 キャッシュメモリとメインメモリとの関係

【図３】 本発明の一実施例構成図

【図４】 アドレスチェック回路の状態設定

【図５】 ドントケアの場合の有効値

【図６】 プロセッサと周辺装置の同一領域へのアクセ
ス

【図７】 従来の装置構成図

【符号の説明】

１ アドレスチェック回路 ２，２ａ，２ｂ
メモリ制御回路 ３，３ａ，３ｂ プロセッサ ４，４ａ キャッシュメモリ ５，５ａ メインメモリ ６ 周辺制御装置 ６ａ フ
ァイル制御装置 ７ デバイス １０，１０ａ アクセス許可レジスタ １１，１１ａ アドレス比較回路 １２，１２ａ 第一のアドレスレジスタ １３，１３ａ 第二のアドレスレジスタ １４ 第三のアドレスレジスタ ４１ キャッシュメモリのデータ部 ４２ キャッシュメモリのアドレス部 ４３ キャッシュメモリのデータ有効表示部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ制御回路（２）が中央処理装置
   （３）と、キャッシュメモリ（４）と、メインメモリ
   （５）と、周辺制御装置（６）とに各々接続されている
   計算機装置において、 アドレスチェック回路（１）を設け、 アドレスチェック回路（１）は、アクセスの可否を示す
   アクセス許可レジスタ（１０）と、アドレス比較回路
   （１１）と、第一のアドレスレジスタ（１２）と、第二
   のアドレスレジスタ（１３）とから構成され、 周辺制御装置（６）がメインメモリ（５）にアクセスを
   開始する時には、中央処理装置（３）が該アクセス許可
   レジスタ（１０）をオンにし、アクセス領域の開始アド
   レスを第一のアドレスレジスタ（１２）に設定し、アク
   セス領域の長さを第二のアドレスレジスタ（１３）に設
   定し、アクセス終了時には該中央処理装置（３）は該ア
   クセス許可レジスタ（１０）をオフにし、 アクセス許可レジスタ（１０）がオンの時に周辺制御装
   置（６）が第一のアドレスレジスタ（１２）と第二のア
   ドレスレジスタ（１３）とで示されるメインメモリ
   （５）のアクセス領域をアクセスしたことを、アドレス
   比較回路（１１）により検出した場合、該アクセスに対
   応するアドレスのキャッシュメモリ（４）を個別無効化
   しないことを特徴とする計算機装置。
2. 【請求項２】 請求項１において、第一のアドレスレジ
   スタ（１２）にアクセス領域の開始アドレスを設定し、
   第二のアドレスレジスタ（１３）にアクセス領域の最終
   アドレスを設定することを特徴とする計算機装置。
3. 【請求項３】 請求項１において、第一のアドレスレジ
   スタ（１２）にアクセス領域の開始アドレスを設定し、
   第二のアドレスレジスタ（１３）にアクセス領域のドン
   トケアアドレスを設定することを特徴とする計算機装
   置。