JPH06175948A - 受信制御方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】プロトコル処理の遅延によるオーバーランを防
止し、受信バッファの使用効率を向上させる。 【構成】受信データをＤＭＡ転送機能を介して転送して
格納する主記憶装置とを含む受信制御方式において、受
信データを一時的に格納する受信データＦＩＦＯ１−１
８、前記受信データのフレームの一部を一時的に格納す
るＡＣデータＦＩＦＯ１−１９、及び前記受信データを
転送してＡＣデータＦＩＦＯ１−１９に書込む制御作用
を行う書込み制御回路１−２０を含む受信制御部１−１
６、並びに受信データＦＩＦＯ１−１８に格納された受
信データを外部記憶領域１−１５にＤＭＡ転送するＤＭ
Ａコントローラ１−１０を備えて構成され、受信データ
が、受信データＦＩＦＯ１−１８及びＡＣデータＦＩＦ
Ｏ１−１９から外部記憶領域１−１５に転送されて格納
された後においても、受信データのフレームの一部をＡ
ＣデータＦＩＦＯ１−１９から読出し可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は受信制御方式に関し、特
にＤＭＡコントローラを用いた受信制御方式に関する。

【０００２】

【従来の技術】従来、通信システムにおける受信方式に
おいては、受信データを外部記憶領域上のバッファ領域
に転送する場合に、ホスト・システムの負荷を低減する
ためＤＭＡコントローラによりデータを転送する方式が
提案されている。更に、連続して受信データを読出して
外部記憶領域上のバッファ領域に転送する場合には、ホ
スト・システムがリアルタイムにＤＭＡコントローラを
制御することによるシステム効率の低下を防止するため
に、以下に説明するディスクリプタ制御によるＤＭＡコ
ントローラによる制御方式が提案されている。

【０００３】図３は、従来のＤＭＡコントローラを用い
た受信制御方式を示すブロック図であり、コマンド領域
３−２、アドレス領域３−３、転送サイズ領域３−４お
よびステータス領域３−５を含むディスクリプタ３−１
を複数備えるとともに、これらの各ディスクリプタに対
応する受信バッファ領域３−７、３−８および３−９を
含む受信バッファ領域３−６により形成される外部記憶
領域３−１５と、ディスクリプタ・アドレス・レジスタ
３−１１、制御レジスタ３−１２、ＤＭＡアドレス・レ
ジスタ３−１３およびＤＭＡサイズ・レジスタ３−１４
により形成されるＤＭＡコントローラ３−１０と、デー
タ受信部３−１７および受信データＦＩＦＯ３−１８に
より形成される受信制御部３−１６とを備えて構成され
る。

【０００４】例えば、図３において、通信システムにお
いてハイレベル・データ・リンク・コントロール手順
（以下、ＨＤＬＣと云う）によるフレームの受信を行う
場合には、ディスクリプタ制御により受信フレームを外
部記憶領域３−１５上の複数の受信バッファ３−７、３
−８および３−９に対してＤＭＡ転送が行われる。ホス
ト・システムは、図３に示されるように、所定のディス
クリプタ・フォーマットに従って、予め外部記憶領域３
−１５上に複数のディスクリプタ３−１の情報が連続し
た領域に設定される。これらの各ディスクリプタ３−１
のフォーマットは、ＤＭＡコントローラ３−１０に対す
る制御情報を格納するコマンド領域３−２、転送データ
を格納する個々の受信バッファ３−７、３−８および３
−９の先頭アドレスを示すアドレス領域３−３、転送デ
ータ数を格納する転送サイズ領域３−４、およびＤＭＡ
転送の実行結果を格納するステータス領域３−５を含ん
でいる。

【０００５】ホスト・システムにおいては、最初に実行
するディスクリプタの先頭アドレスがディスクリプタ・
アドレス・レジスタ３−１１に設定されて、ＤＭＡコン
トローラ３−１０が起動される。ＤＭＡコントローラ３
−１０においては、ディスクリプタ・アドレス・レジス
タ３−１１の設定値が、ＤＭＡアドレス・レジスタ３−
１３にロードされ、また予め規定されているディスクリ
プタのサイズがＤＭＡサイズ・レジスタ３−１４にロー
ドされる。そして、ＤＭＡコントローラ３−１０におい
ては、ＤＭＡアドレス・レジスタ３−１３に設定された
アドレスから、ＤＭＡサイズ・レジスタ３−１４に設定
されたデータ数だけＤＭＡデータ転送が開始される。こ
の１回目のＤＭＡ転送により、外部記憶領域３−１５上
の指定されたディスクリプタ３−１におけるコマンド領
域３−２、アドレス領域３−３および転送サイズ領域３
−４に格納されている情報がＤＭＡコントローラ３−１
０に読込まれる。

【０００６】ＤＭＡコントローラ３−１０においては、
上述のように読込まれたコマンド領域３−２、アドレス
領域３−３および転送サイズ領域３−４の情報が、それ
ぞれ制御レジスタ３−１２、ＤＭＡアドレス・レジスタ
３−１３およびＤＭＡサイズ・レジスタ３−１４に設定
されて、再度ＤＭＡ転送が開始される。この２回目のＤ
ＭＡ転送により、受信制御部３−１６におけるデータ受
信部３−１７により受信されて、受信データＦＩＦＯ３
−１８に格納されている受信フレームの各データは、デ
ィスクリプタ３−１により指定された外部記憶領域３−
１５上の受信バッファ領域３−６に格納される。２回目
のＤＭＡ転送により受信データの転送が終了すると、３
回目のＤＭＡ転送として、ＤＭＡコントローラ３−１０
により、２回目のＤＭＡ転送により実際に転送されたデ
ータ数がサイズ領域３−４にＤＭＡ転送され、またＤＭ
Ａ転送の実行結果および受信フレームに関する情報がス
テータス領域３−５にＤＭＡ転送される。上述した３回
のＤＭＡ転送による一連の動作により、受信フレームの
バッファ領域に対するデータ転送が完了する。

【０００７】制御レジスタ３−１２に格納されている制
御情報により、更にディスクリプタ３−１によりチェイ
ニングが指定されていれば、ＤＭＡコントローラ３−１
０においては、ディスクリプタ３−１に続くディスクリ
プタのアドレスがＤＭＡアドレス・レジスタ３−１３に
設定され、ディスクリプタ３−１に続くアドレスに格納
されているディスクリプタ情報が読出される。そして、
更に、この情報に従って、指定される受信バッファ３−
８に対して、次の受信フレームを転送するためのＤＭＡ
転送が起動される。このようにして、ディスクリプタの
チェイニングにより、複数の受信フレームを複数のディ
スクリプタにより指定される複数の受信バッファに転送
することが可能となる。このディスクリプタのチェイニ
ングは、デイスクリプタのコマンド領域３−２において
指定された制御情報により、チェイニングの終了を指示
されるまで連続して実行される。

【０００８】

【発明が解決しようとする課題】上述した従来の受信制
御方式においては、例えば、ＨＤＬＣにおいて、受信さ
れた情報フレーム（以下、１フレームと云う）のＬＡＰ
Ｂプロトコル処理を行う場合、ホスト・システムにおい
ては受信された１フレームの先頭の２バイトのアドレス
・フィールドおよびコントロール・フィールド（以下、
ＡフィールドおよびＣフィールドと云う）が読出され
て、アドレスの認識および送信・受信順序番号の整合性
が確認される。その際、ＡフィールドおよびＣフイール
ドに問題がない場合には、このフレームにはエラーがな
いものと判断されるが、その後において、ＤＭＡコント
ローラにより残余の情報フィールド（以下、１フィール
ドと云う）を転送する場合には、ホスト・システムのプ
ロトコル処理の遅れにより、送信フレームのオーバーラ
ンが発生し易くなるという欠点がある。

【０００９】また、このオーバーランを回避するため
に、受信された１フレームを全てバッファ領域に一括し
てＤＭＡ転送する場合には、バッファ領域上のＡフィー
ルドおよびＣフィールドの処理を終了した後に、当該１
フィールドのみを再度別のバッファ領域に転送しなけれ
ばならい。この結果として、外部記憶領域の使用効率が
低下し、または送信側からの消失フレームの再送信処理
によるホスト・システムのオーバーへッドが大きくなる
とともに、回線側のスループットの低下等を含むシステ
ム全体の実行効率が低下するという欠点がある。

【００１０】

【課題を解決するための手段】第１の発明の受信制御方
式は、ＤＭＡ転送機能を有する受信装置と、当該受信装
置により受信された受信データを、前記ＤＭＡ転送機能
を介して転送して格納する主記憶装置とを含む受信制御
方式において、前記受信装置が、前記受信データを一時
的に格納する第１の記憶手段と、前記受信データのフレ
ームの一部を一時的に格納する第２の記憶手段と、前記
受信データを転送して前記第２の記憶手段に書込むため
の制御作用を行う受信データ書込み制御手段と、を含む
受信制御部と、前記第１の記憶手段に格納された受信デ
ータを前記主記憶装置にＤＭＡ転送するＤＭＡ転送制御
部と、を備えて構成され、前記受信データが、前記第１
および第２の記憶手段から前記主記憶装置に転送されて
格納された後においても、前記受信データのフレームの
一部を前記第２の記憶手段から読出し可能とすることを
特徴としている。

【００１１】また、第２の発明の受信制御方式は、ＤＭ
Ａ転送機能を有する受信装置と、当該受信装置により受
信された受信データを、前記ＤＭＡ転送機能を介して転
送して格納する主記憶装置とを含む受信制御方式におい
て、前記受信装置が、前記受信データを一時的に格納す
る第１の記憶手段と、前記受信データのフレームの一部
を一時的に格納する第２の記憶手段と、前記受信データ
を前記第１の記憶手段の何れに書込むかの選択作用を行
う受信データ書込み選択手段と、を含む受信制御部と、
前記第１および第２の記憶手段に格納された受信データ
を前記主記憶装置にＤＭＡ転送するＤＭＡ転送制御部
と、を備えて構成され、前記受信データが、前記第１お
よび第２の記憶手段から前記主記憶装置に転送されて格
納された後においても、前記受信データのフレームの一
部を前記第２の記憶手段から読出し可能とすることを特
徴としている。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、コマ
ンド領域１−２、アドレス領域１−３、転送サイズ領域
１−４およびステータス領域１−５を含むディスクリプ
タ１−１を複数備えるとともに、これらの各ディスクリ
プタに対応する受信バッファ領域１−７、１−８および
１−９を含む受信バッファ領域１−６により形成される
外部記憶領域１−１５と、ディスクリプタ・アドレス・
レジスタ１−１１、制御レジスタ１−１２、ＤＭＡアド
レス・レジスタ１−１３およびＤＭＡサイズ・レジスタ
１−１４により形成されるＤＭＡコントローラ１−１０
と、データ受信部１−１７および受信データＦＩＦＯ１
−１８、ＡＣデータＦＩＦＯ１−１９およよび書込み制
御回路１−２０により形成される受信制御部１−１６と
を備えて構成される。

【００１４】図１において、ディスクリプタ１−１によ
り制御されるＤＭＡコントローラ１−１０によって１フ
レームを受信し、指定されるバッファ領域に格納する場
合、ホスト・システムにおいては、先ずフレーム受信の
ためのディスクリプタの設定が行われる。即ち、コマン
ド領域１−２、アドレス領域１−３および転送サイズ・
レジスタ１−４に対して、それぞれディスクリプタの制
御情報、受信バッファの開始アドレスおよび受信フレー
ムの最大フレーム長が設定される。この設定後において
ＤＭＡコントローラ１−１０が起動され、連続した外部
記憶領域１−１５上の複数のディスクリプタ１−１によ
り、受信されたフレームが各ディスクリプタにより指定
される外部記憶領域１−１５上の各受信バッファ１−
７、１−８および１−９に転送される。以下、各ディス
クリプタのチェイニングにより連続してＤＭＡ転送を実
行し、受信バッファ領域１−６に転送する場合の動作に
ついて説明する。

【００１５】ホスト・システムにおいては、最初に実行
されるディスクリプタの先頭アドレスがディスクリプタ
・アドレス・レジスタ１−１１に設定されて、ＤＭＡコ
ントローラ１−１０が起動される。ＤＭＡコントローラ
１−１０においては、ディスクリプタ・アドレス・レジ
スタ１−１１の設定値が、ＤＭＡアドレス・レジスタ１
−１３にロードされ、また予め規定されているデイスク
リプタのサイズがＤＭＡサイズ・レジスタ１−１４にロ
ードされる。ＤＭＡコントローラ１−１０においては、
ＤＭＡアドレス・レジスタ１−１３に設定されたアドレ
スからＤＭＡサイズ・レジスタ１−１４に設定されたデ
ータ数だけＤＭＡ転送が開始される。このＤＭＡ転送に
より、外部記憶領域１−１５上において指定されたディ
スクリプタ１−１のコマンド領域１−２、アデレス領域
１−３および転送サイズ領域１−４の情報がＤＭＡコン
トローラ１−１０に読込まれて、それぞれ制御レジスタ
１−１２、ＤＭＡアドレス・レジスタ１−１３およびＤ
ＭＡサイズ・レジスタ１−１４に転送される。

【００１６】ディスクリプタ１−１の情報が制御レジス
タ１−１４、ＤＭＡアドレス・レジスタ１−１３および
ＤＭＡサイズ・レジスタ１−１４に転送されると、ＤＭ
Ａコントローラ１−１０が起動されて、ＨＤＬＣフレー
ムが受信されるのを待機する状態となる。受信されるＨ
ＤＬＣフレームは、受信制御部１−１６において処理さ
れる。シリアル・データとして受信されるＨＤＬＣフレ
ームは、データ受信部１−１７によりパラレル・データ
に変換される。この変換された受信データは、順次受信
データＦＩＦＯ１−１８に書込まれる。この時に受信さ
れたフレームの先頭の２バイトの受信データ、即ちＡフ
ィールドとＣフィールドに限って書込み制御回路１−２
０によりＡＣデータＦＩＦＯ１−１９にも書込まれる。
受信フレームが受信データＦＩＦＯ１−１８に転送され
ると、２回目のＤＭＡ転送として、受信データＦＩＦＯ
１−１８に格納されている受信フレームの各データが、
指定された外部記憶領域上の受信バッファ領域１−６に
ＤＭＡ転送される。即ち、ＤＭＡコントローラ１−１０
においては、制御レジスタ１−１２、ＤＭＡアドレス・
レジスタ１−１３およびＤＭＡサイズ・レジスタ１−１
４により指定される受信バッファ１−７に対するＤＭＡ
転送が開始される。

【００１７】このようにして、ＤＭＡサイズ・レジスタ
１−１４に設定された数だけのＤＭＡ転送が終了する
か、または受信フレームの最終データの転送が終了する
と、３回目のＤＭＡ転送として、２回目のＤＭＡ転送の
先頭アドレス、転送サイズ数、および実行結果のステー
タスが、ディスクリプタのアドレス領域１−３、転送サ
イズ領域１−４およびステータス領域１−５に対し、Ｄ
ＭＡ転送を介して書き戻される。上述した３回のＤＭＡ
転送により、一つのフレームの受信バッファ領域１−６
に対する転送が完了する。この後において、ＤＭＡコン
トローラ１−１０対して、チェイニングされている次の
ディスクリプタを再度読込むことにより、次に受信され
るフレームを受信バッファ１−８に転送することが可能
となる。

【００１８】上述したように、受信フレームが受信バッ
ファ領域１−６に転送されても、ＡフィールドおよびＣ
フィールドはＡＣデータＦＩＦＯ１−１９に格納されて
いるので、ホスト・システムにおいては、ＤＭＡコント
ローラ１−１０とは非同期の状態でこれを読出すことが
可能である。従って、ホスト・システムは、ＨＤＬＣフ
レームの受信直後において、ＡフィールドおよびＣフィ
ールドのプロトコル処理を行う必要がなく、また受信フ
レームのデータ転送が全て終了する前においても、Ａフ
ィールドおよびＣフィールドの処理は、ＡＣデータＦＩ
ＦＯ１−１９を読出すことにより実行可能である。従っ
て、これにより、ＡフィールドおよびＣフィールドのプ
ロトコル処理の遅れによる受信制御部１−１６における
受信オーバーランを回避することができる。また、フレ
ーム受信中であっても、そのフレームのプロトコル処理
を実行することが可能である。従って、相手局における
フレームの再送回数を減少させ、ホスト・システムにお
けるオーバーへッドが低減されるとともに、回線効率が
向上されてシステム効率を向上させることが可能とな
る。

【００１９】次に、本発明の第２の実施例について説明
する。図２は、当該第２の実施例を示すブロック図であ
る。図２に示されるように、本実施例は、コマンド領域
２−２、アドレス領域２−３、転送サイズ領域２−４お
よびステータス領域２−５を含むディスクリプタ２−１
を複数備えるとともに、これらの各ディスクリプタに対
応する受信バッファ領域２−７、２−８および２−９を
含む受信バッファ領域２−６により形成される外部記憶
領域２−１５と、ディスクリプタ・アドレス・レジスタ
２−１１、制御レジスタ２−１２、ＤＭＡアドレス・レ
ジスタ２−１３およびＤＭＡサイズ・レジスタ２−１４
により形成されるＤＭＡコントローラ２−１０と、デー
タ受信部２−１７および受信データＦＩＦＯ２−１８、
ＡＣデータＦＩＦＯ２−１９およよび書込み選択回路２
−２０により形成される受信制御部２−１６とを備えて
構成される。なお、前述の第１の実施例においては、受
信フレームのデータは、全て受信バッファ領域に転送さ
れていたが、本実施例においては、Ａフィールドおよび
Ｃフィールドを除くデータが転送されている点に違いが
ある。

【００２０】上記のディスクリプタ２−１により制御さ
れるＤＭＡコントローラ２−１０によって、受信フレー
ムを指定されるバッファ領域に格納する場合には、第１
の実施例の場合と同様に、ホスト・システムにおいては
先ずフレーム受信のためのディスクリプタの設定が行わ
れる。この後に、ＤＭＡコントローラ２−１０が起動さ
れ、連続した外部記憶領域２−１５上の複数のディスク
リプタにより、受信されたフレームが、各ディスクリプ
タにより指定される外部記憶領域２−１５上の各受信バ
ッファ２−７、２−８および２−９に転送される。

【００２１】以下に、各ディスクリプタのチェイニング
により、連続してＤＭＡ転送を実行して、受信バッファ
領域２−６に転送する場合の動作について説明する。

【００２２】ホスト・システムにおいては、最初に実行
するディスクリプタの先頭アドレスがディスクリプタ・
アドレス・レジスタ２−１１に設定されて、ＤＭＡコン
トローラ２−１０が起動される。ＤＭＡコントローラ２
−１０においては、ディスクリプタ・アドレス・レジス
タ２−１１の設定値がＤＭＡアドレス・レジスタ２−１
４にロードされ、また、予め規定されているディスクリ
プタのサイズがＤＭＡサイズ・レジスタ２−１３にロー
ドされる。ＤＭＡコントローラ２−１０においては、Ｄ
ＭＡアドレス・レジスタ２−１４に設定されたアドレス
から、ＤＭＡサイズ・レジスタ２−１３に設定されたデ
ータ数だけＤＭＡ転送が開始される。このＤＭＡ転送に
より、外部記憶領域２−１５上に設定されたディスクリ
プタ２−１のコマンド領域２−２および転送サイズ領域
２−３の情報がＤＭＡコントローラ２−１０に対して読
込まれて、それぞれ制御レジスタ２−１２、ＤＭＡアド
レス・レジスタ２−１３およびＤＭＡサイズ・レジスタ
２−１４に転送される。

【００２３】ディスクリプタの情報が制御レジスタ２−
１２、ＤＭＡアドレス・レジスタ２−１３およびＤＭＡ
サイズ・レジスタ２−１４に転送されると、ＤＭＡコン
トローラが起動されて、ＨＤＬＣフレームが受信される
のを待機する状態となる。受信されるＨＤＬＣフレーム
は、受信制御部２−１６において処理される。このＨＤ
ＬＣフレームはシリアル・データで受信され、データ受
信部２−１７においてバラレル・データに変換される。
このパラレル・データに変換された受信データは、順次
書込み選択回路２−２０に入力され、書込み選択回路２
−２０において、当該受信データを受信データＦＩＦＯ
２−１８に書込むか、またはＡＣデータＦＩＦＯ２−１
９に書込むかの選択が行われる。書込み選択回路２−２
０においては、受信されたフレームの先頭の２バイトの
受信データ、即ち、ＡフィールドおよびＣフィールドに
限定された受信データがＡＣデータＦＩＦＯ２−１９に
書込まれ、ＡフィールドおよびＣフィールド以降の受信
データは、全て受信データＦＩＦＯ２−１８に書込まれ
る。受信データが受信データＦＩＦＯ２−１８に転送さ
れると、２回目のＤＭＡ転送として、受信データＦＩＦ
Ｏ２−１８に格納されている受信フレームの各データ
は、指定された外部記憶領域２−１５上の受信バッファ
領域２−６にＤＭＡ転送される。即ち、ＤＭＡコントロ
ーラ２−１０においては、制御レジスタ２−１２、ＤＭ
Ａサイズ・レジスタ２−１３およびＤＭＡアドレス・レ
ジスタ２−１４により指定される受信バッファ２−７に
対するＤＭＡ転送が開始される。

【００２４】このようにして、ＤＭＡサイズ・レジスタ
２−１３に設定された数だけのＤＭＡ転送が終了する
か、または受信フレームの最終データの転送が終了する
と、３回目のＤＭＡ転送として、２回目のＤＭＡ転送の
先頭アドレス、ディスクリプタの転送サイズおよび実行
結果のステータスが、それぞれアドレス領域２−３、転
送サイズ領域２−４およびステータス領域２−５に対し
てＤＭＡ転送により書き戻される。上述したように、受
信フレームが受信バッファ領域２−６に転送されても、
ＡフィールドおよびＣフィールドはＡＣデータＦＩＦＯ
２−１９に格納されているので、ホスト・システムにお
いては、ＤＭＡコントローラ２−１０とは非同期の状態
において、これを読出すことができる。従って、ホスト
・システムにおいては、ＨＤＬＣフレームの受信直後に
おいて、ＡフィールドおよびＣフィールドをプロトコル
処理する必要がなく、また、受信フレームのデータ転送
が全て終了する前に、ＡフィールドおよびＣフィールド
の処理を、ＡＣデータＦＩＦＯ２−１９を読出すことに
より行うことが可能である。また、受信バッファ領域２
−６には、ＡフィールドおよびＣフィールド以降のデー
タが格納されているに過ぎないため、プロトコル処理の
後に複数のバッファ領域間においてレイヤ２以上のデー
タをマージするための再転送の必要がない。

【００２５】以上により、本実施例においては、Ａフィ
ールドおよびＣフィールドのプロトコル処理の遅れによ
る、受信制御部２−１６における受信オーバーランを回
避することができる。また、フレーム受信中において
も、当該フレームのプロトコル処理を実行することが可
能であり、更にＤＭＡコントローラによるバスの使用率
を下げることも可能となる。従って、相手局におけるフ
レームの再送回数を減少させ、ホスト・システムのオー
バーヘッドを低減させることが可能になるとともに、回
線効率を改善してシステム効率を向上させることができ
る。

【００２６】

【発明の効果】以上説明したように、本発明は、受信デ
ータの外部記憶領域に対する転送の状態に関わらず、プ
ロトコル処理を行うことが可能であるため、ホスト・シ
ステムにおける遅れによる受信オーバーランを防止する
ことが可能であり、従って、相手局におけるフレームの
再送等により、ホスト・システムにおいてディスクリプ
タを再設定するためのオーバーヘッドが削減され、通信
回線効率が向上されてシステム効率が改善されるという
効果がある。

【００２７】また複数のフレームにより受信された各バ
ッファ領域のデータを、プロトコル処理の後にレイヤ３
以上のデータとしてチェイニングする必要がないため
に、ＤＭＡ転送によるシステム・バスの使用率が低減さ
れるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来例を示すブロック図である。

【符号の説明】

１−１、２−１、３−１ ディスクリプタ １−２、２−２、３−２ コマンド領域 １−３、２−３、３−３ アドレス領域 １−４、２−４、３−４ 転送サイズ領域 １−５、２−５、３−５ ステータス領域 １−６、２−６、３−６ 受信バッファ領域 １−７〜１−９、２−７〜２−９、３−７〜３−９
受信バッファ １−１０、２−１０、３−１０ ＤＭＡコントローラ １−１１、２−１１、３−１１ ディスクリプタ・ア
ドレス・レジスタ １−１２、２−１２、３−１２ 制御レジスタ １−１３、２−１３、３−１３ ＤＭＡアドレス・レ
ジスタ １−１４、２−１４、３−１４ ＤＭＡサイズ・レジ
スタ １−１５、２−１５、３−１５ 外部記憶領域 １−１６、２−１６、３−１６ 受信制御部 １−１７、２−１７、３−１７ データ受信部 １−１８、２−１８、３−１８ 受信データＦＩＦＯ １−１９、２−１９ ＡＣデータＦＩＦＯ １−２０ 書込み制御回路 ２−２０ 書込み選択回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＤＭＡ転送機能を有する受信装置と、当
   該受信装置により受信された受信データを、前記ＤＭＡ
   転送機能を介して転送して格納する主記憶装置とを含む
   受信制御方式において、 前記受信装置が、前記受信データを一時的に格納する第
   １の記憶手段と、前記受信データのフレームの一部を一
   時的に格納する第２の記憶手段と、前記受信データを転
   送して前記第２の記憶手段に書込むための制御作用を行
   う受信データ書込み制御手段と、を含む受信制御部と、 前記第１の記憶手段に格納された受信データを前記主記
   憶装置にＤＭＡ転送するＤＭＡ転送制御部と、 を備えて構成され、前記受信データが、前記第１および
   第２の記憶手段から前記主記憶装置に転送されて格納さ
   れた後においても、前記受信データのフレームの一部を
   前記第２の記憶手段から読出し可能とすることを特徴と
   する受信制御方式。
2. 【請求項２】 ＤＭＡ転送機能を有する受信装置と、当
   該受信装置により受信された受信データを、前記ＤＭＡ
   転送機能を介して転送して格納する主記憶装置とを含む
   受信制御方式において、 前記受信装置が、前記受信データを一時的に格納する第
   １の記憶手段と、前記受信データのフレームの一部を一
   時的に格納する第２の記憶手段と、前記受信データを前
   記第１の記憶手段の何れに書込むかの選択作用を行う受
   信データ書込み選択手段と、を含む受信制御部と、 前記第１および第２の記憶手段に格納された受信データ
   を前記主記憶装置にＤＭＡ転送するＤＭＡ転送制御部
   と、 を備えて構成され、前記受信データが、前記第１および
   第２の記憶手段から前記主記憶装置に転送されて格納さ
   れた後においても、前記受信データのフレームの一部を
   前記第２の記憶手段から読出し可能とすることを特徴と
   する受信制御方式。