JPH06176496A

JPH06176496A - 記録装置

Info

Publication number: JPH06176496A
Application number: JP4321611A
Authority: JP
Inventors: Shinji Hamai; 信二濱井; Yasunori Kawakami; 靖程川上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-12-01
Filing date: 1992-12-01
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】回路規模の小さい、ノッチ部およびパイロッ
ト信号生成を行う記録装置を提供する。【構成】入力データ系列はビット０挿入回路１、ビッ
ト１挿入回路２に入力され、各々、入力データ系列のｍ
ビット毎にスペシャルビットを０、１として挿入する。
ビット０挿入回路１、ビット１挿入回路２の出力は各々
プリコーダ３、４に入力され、所定のプリコードを施し
ＤＳＶ計算回路５、６に出力する。ＤＳＶ計算回路５、
６では入力されたプリコードデータの（ｍ＋１）ビット
ごとのＤＳＶを計算し、減算器８、９に出力する。基準
ＤＳＶ生成回路７では、生成するパイロット信号の周波
数をもつ基準ＤＳＶを生成し、減算器８、９に出力す
る。減算器８、９では各々ＤＳＶ計算回路５、６で計算
されたスペシャルビットが０、スペシャルビット１の時
のプリコードデータのＤＳＶと基準ＤＳＶ生成回路７で
生成された基準ＤＳＶとの差をとり、ディジタルフィル
タ１０に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルＶＴＲ等の
ディジタル信号を処理する記録装置に関するものであ
る。

【０００２】

【従来の技術】ＶＴＲ等の磁気記録装置においては、再
生時にヘッドがトラックを外れることにより、ヘッド出
力が低下し、誤りが増加することで正常な画面が再生で
きなくなる。したがってヘッドが目的のトラックを正確
に追従すること、すなわち、ヘッドのトラッキングを保
持することが必要である。特に、家庭用ディジタルＶＴ
Ｒ等では、長時間記録を行うために狭トラック化がなさ
れており、より正確にヘッドのトラッキングを保持する
ことが求められている。

【０００３】ヘッドのトラッキングのずれを検出する手
段として、各トラックが有するパイロット信号を利用し
て、隣接するトラックからのパイロット信号のクロスト
ークを比較することにより、ヘッドのトラッキングが前
後どちらかにずれているかを検出する手段がある。

【０００４】このため、記録信号が図２に示す３種類の
Ｆ０、Ｆ１およびＦ２パターンの周波数特性をもつよう
に記録時に変調を行う。Ｆ０パターンではｆ１およびｆ
２の周波数で周波数成分の少ない部分、すなわちノッチ
部をもつ。Ｆ１パターンでは、ｆ１の周波数で、その周
波数成分が多い部分、すなわちパイロット信号をもち、
ｆ２の周波数でノッチ部をもつ。Ｆ２パターンではｆ１
の周波数でノッチ部をもち、ｆ２の周波数でパイロット
信号をもつ。

【０００５】記録信号が図３のようにトラック毎に、記
録信号の周波数特性のパターンがＦ０、Ｆ１、Ｆ０、Ｆ
２となるように変調し、記録する。Ｆ０パターンの再生
時には、隣接トラックのＦ１およびＦ２パターンからの
クロストークにより再生信号のｆ１およびｆ２の周波数
にピークをもつ。ヘッドがトラックの中心から外れＦ１
パターンのトラックの側へずれると、Ｆ１パターンのパ
イロット信号のクロストークがＦ２パターンのパイロッ
ト信号のクロストークより大きくなり、結果として再生
信号のｆ１の周波数成分がｆ２の周波数成分より大きく
なる。このようにしてＦ０パターンの再生信号のｆ１お
よびｆ２の周波数成分を比較することによって、ヘッド
のトラッキングのずれを検出することができ、正しいト
ラッキングを実現できる。

【０００６】従来、このようなＦ０、Ｆ１およびＦ２パ
ターンの変調は、記録する２値系列における０と１のつ
ながりを制御することにより行っている。以下、この方
法について説明する。入力データ系列に、ｍビット毎に
スペシャルビットと呼ばれるビットを１ビット挿入す
る。スペシャルビットは０あるいは１の任意のビットで
あり、スペシャルビットを０とした時とスペシャルビッ
トを１とした時の出力データ系列の周波数特性を比較
し、より所望する周波数特性に近い方の出力データ系列
を記録信号とすることで所望の周波数特性を持つ記録信
号を生成する。

【０００７】まず、入力データ系列のｍビット毎にスペ
シャルビットとして０を挿入して図４のプリコーダに入
力し、プリコードを施す。また一方で、入力データ系列
のｍビット毎にスペシャルビットを１として挿入して図
４のプリコーダに入力し、プリコードを施す。プリコー
ダの特性は（数１）で表され、復号時に公知のパーシャ
ルレスポンス検出を行うために用いられる。ここで、
｛ａ｝はプリコーダ入力系列であり、｛ｂ｝はプリコー
ダ出力系列である。プリコーダの出力系列はそれぞれ周
波数成分抽出回路に入力されｆ１およびｆ２の周波数成
分が抽出される。それぞれの周波数成分は比較回路に入
力され、所望する周波数成分に近い方のスペシャルビッ
トを決定する。出力選択回路では、決定されたスペシャ
ルビットの方のプリコーダ出力を記録信号として出力す
る。このようにして、プリコーダ出力系列の周波数成分
を比較し、選択することによって、出力データ系列の周
波数成分を制御し、ノッチ部およびパイロット信号を生
成することができる。

【０００８】

【数１】

【０００９】図８に従来の記録装置のブロック図を示
す。入力データ系列はビット０挿入回路１０１に入力さ
れ、ｍビット毎にスペシャルビットを０として挿入され
る。ビット０挿入回路１０１の出力はプリコーダ１０３
に入力されプリコードが施される。同様に入力データ系
列はビット１挿入回路１０２に入力され、ｍビット毎に
スペシャルビットを１としてが挿入される。ビット１挿
入回路１０２の出力はプリコーダ１０４に入力されプリ
コードが施される。プリコーダ１０３とプリコーダ１０
４の出力は周波数成分抽出回路１０５に入力される。周
波数成分抽出回路１０５では、ｆ１とｆ２の周波数成分
を抽出する。これらの周波数成分は比較回路１０６に入
力される。比較回路１０６では入力された周波数成分の
大小により、スペシャルビットを決定する。比較回路１
０６の出力は出力選択回路１０７に入力され、決定され
たスペシャルビットの方のプリコーダ出力を記録信号と
して出力する。

【００１０】比較回路１０６のスペシャルビットの決定
方法は例えば、次のとおりである。Ｆ０パターンの時に
は、ｆ１および、ｆ２の周波数成分のより小さいほうの
プリコーダ出力を記録信号として出力する。Ｆ１パター
ンでは、ｆ１の周波数成分が大きく、ｆ２の周波数成分
が小さいほうのプリコーダ出力を記録信号として出力す
る。さらに、Ｆ２パターンの時にはｆ１の周波数成分が
小さく、ｆ２の周波数成分が大きいほうのプリコーダ出
力を記録信号として出力する。

【００１１】周波数成分抽出回路１０５は図９に示すよ
うにフーリエ変換回路１２１、１２２、１２３および１
２４で構成される。フーリエ変換回路１２１はさらに図
１０の様に構成される。フーリエ変換回路１２１では、
スペシャルビットを０とした時のプリコーダ出力の周波
数ｆ１の周波数成分が計算される。フーリエ変換回路１
２１に入力されたプリコードデータは乗算器１３１に入
力されサイン波形発生器１３８の出力と乗算される。サ
イン波形発生器１３８では、周期が２πｆ１のサイン波
形を発生する。乗算器１３１の出力は累積加算器１３２
に入力され、区間の間の総和を求められる。累積加算器
１３２の出力は、２乗回路１３３に入力され、２乗され
る。同様に入力されたデータ系列は乗算器１３４に入力
され、コサイン波形発生器１３９の出力と乗算される。
コサイン波形発生器１３９では、周期が２πｆ１のサイ
ン波形を発生する。乗算器１３４の出力は累積加算器１
３５に入力され、区間の間の総和を求められる。累積加
算器１３５の出力は２乗回路１３６に入力され、２乗さ
れる。２乗回路１３３と２乗回路１３６の出力は加算器
１３７に入力され加算される。この加算器１３７の出力
が、スペシャルビットを０とした時のプリコーダ出力の
ｆ１の周波数における周波数成分である。

【００１２】このようにして、フーリエ変換回路１２１
では入力されたスペシャルビットが０の時のプリコード
データにフーリエ変換を施し、ｆ１の周波数成分を抽出
する。また、フーリエ変換回路１２２はフーリエ変換回
路１２１と同じものでありスペシャルビットを１とした
時のプリコーダ出力のｆ１の周波数における周波数成分
を抽出する。フーリエ変換回路１２３、１２４はフーリ
エ変換回路１２１のサイン波形発生器、コサイン波形発
生器の周期をそれぞれ２πｆ２とすることでスペシャル
ビットを０とした時と１とした時のｆ２の周波数成分を
それぞれ抽出する。

【００１３】あるいは別の構成として、周波数成分抽出
をＩＩＲ型ディジタルフィルタで構成する方法がある。
ＩＩＲ型フィルタは一般的に図１１のような構成を持
ち、出力系列を遅延回路１４１で遅延し、この出力を乗
算器１４２で係数を乗じ加算器１４０でこれらの乗算器
の出力と入力データ系列を加算し、出力することでフィ
ルタを構成できること、また遅延回路１４１の段数およ
び乗算器１４２の係数を適当に選ぶことで任意の周波数
特性をもつフィルタを構成できることが知られている。
そこで、ｆ１を中心周波数にもつバンドパス特性を持た
せたＩＩＲ型フィルタと、ｆ２を中心周波数にもつバン
ドパス特性を持たせたＩＩＲ型ディジタルフィルタで周
波数成分抽出回路を構成することができる。この時のブ
ロック図を図１２に示す。

【００１４】スペシャルビットを０としたときのプリコ
ードデータはＤＳＶ計算回路１６６に入力され、入力さ
れた（ｍ＋１）ビットのＤＳＶが計算され出力される。
ＤＳＶ（ＤｉｇｉｔａｌＳｕｍＶａｒｉａｔｉｏ
ｎ）は、ビット列の０を−１、１を＋１とした時の総和
を表わす。この場合は、入力されたｍ＋１ビットの１の
個数と０の個数の差を求め出力する。ＤＳＶ計算回路１
６６の出力はディジタルフィルタ１５０およびディジタ
ルフィルタ１５１に入力される。ディジタルフィルタ１
５０ではスペシャルビットが０の時のプリコードデータ
とスペシャルビットが１の時のプリコードデータのｆ１
の周波数成分の抽出が、ディジタルフィルタ１５１では
スペシャルビットが０の時のプリコードデータとスペシ
ャルビットが１の時のプリコードデータのｆ２の周波数
成分の抽出が行われる。ディジタルフィルタ１５０の加
算器１５２にはＤＳＶ計算回路１６６の出力が入力さ
れ、遅延回路１５６および乗算器１５７とともに図１１
のディジタルフィルタを構成し、スペシャルビットが０
の時のｆ１の周波数成分の抽出が行われる。加算器１５
３にはＤＳＶ計算回路１６７の出力が入力され、遅延回
路１５６および乗算器１５７とともに図１１のディジタ
ルフィルタを構成し、スペシャルビットが１の時のｆ１
の周波数成分の抽出が行われる。

【００１５】同様にディジタルフィルタ１５１の加算器
１５４にはＤＳＶ計算回路１６６の出力が入力され、遅
延回路１６１および乗算器１６２とともに図１１のディ
ジタルフィルタを構成し、スペシャルビットが０の時の
ｆ２の周波数成分の抽出が行われる。加算器１５５には
ＤＳＶ計算回路１６７の出力が入力され、遅延回路１６
１および乗算器１６２とともに図１１のディジタルフィ
ルタを構成し、スペシャルビットが１の時のｆ２の周波
数成分の抽出が行われる。出力された周波数成分はそれ
ぞれ遅延回路１５９、１６０、１６４および１６５に入
力され、決定されたスペシャルビットの方の出力データ
が、すなわちスペシャルビットが０と決定されれば遅延
回路１５９および遅延回路１６４の出力が、スペシャル
ビットが１と決定されれば遅延回路１６０及び遅延回路
１６５の出力が、スイッチ１５８によってそれぞれ遅延
回路１５６及び遅延回路１６１に入力される。

【００１６】以上のようにして、出力データの０と１の
つながりを制御し、所望の周波数特性を持つ記録信号を
生成する。

【００１７】

【発明が解決しようとする課題】しかしながら、前記の
フーリエ変換を用いて周波数成分を計算する方法は多数
の乗算を行わなければならないことが知られている。さ
らに、複数の周波数にノッチあるいはパイロット信号を
生成するためには周波数成分抽出を行う手段を複数用い
なければならない。また、このような回路を高速に作動
させるためには、回路規模が大きくなることは避けられ
ず、実用上の問題となっている。

【００１８】本発明は、上記従来の課題を解決すること
を目的とし、回路規模の小さい、ノッチ部およびパイロ
ット信号生成を行う記録装置を提供することを目的とす
る。

【００１９】

【課題を解決するための手段】本発明は上記目的を達成
するために、入力データ系列のｍビット毎の先頭に１ビ
ットの０を付加し出力するビット０挿入手段と、前記ビ
ット０挿入手段の出力にインターリーブドＮＲＺＩ変調
を施すプリコード手段と、前記入力データ系列のｍビッ
ト毎の先頭に１ビットの１を付加し出力するビット１挿
入手段と、前記ビット１挿入手段の出力にインターリー
ブドＮＲＺＩ変調を施すプリコード手段と、前記プリコ
ード手段の出力の（ｍ＋１）ビットごとのＤＳＶを計算
するＤＳＶ計算手段と、パイロット信号の周期のＤＳＶ
を生成する基準ＤＳＶ生成手段と、前記ＤＳＶ計算手段
の出力と前記基準ＤＳＶ生成手段の出力の差を求める減
算手段と、前記減算手段の出力系列の周波数成分を抽出
するディジタルフィルタと、前記周波数成分抽出手段の
抽出成分に基づいて前記周波数成分がより大きく増減す
る方の前記プリコード手段の出力系列の２系列の内の１
系列を選択して出力データ系列として出力する出力選択
手段とを備えた構成としている。

【００２０】

【作用】本発明は、上記構成によって、入力されたデー
タ系列のｍビット毎にスペシャルビットを挿入し、イン
ターリーブドＮＲＺＩ変調を施し、Ｎ個の周波数成分を
増減させたデータ系列を出力するように作用する。

【００２１】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例のブロック図である。入力
データ系列はビット０挿入回路１（ビット０挿入手段）
に入力され、入力データ系列のｍビット毎にスペシャル
ビットを０として挿入される。ビット０挿入回路１の出
力はプリコーダ３（プリコード手段）に入力される。プ
リコーダ３ではスペシャルビットが挿入された入力デー
タ系列に（数１）で表されるプリコードを施し、ＤＳＶ
計算回路５に出力する。ＤＳＶ計算回路５（ＤＳＶ計算
手段）では入力されたプリコードデータの（ｍ＋１）ビ
ットごとのＤＳＶを計算し、減算器８（減算手段）に出
力する。また、基準ＤＳＶ生成回路７（基準ＤＳＶ生成
手段）では、生成するパイロット信号の周波数をもつ基
準ＤＳＶを生成し、減算器８および減算器９に出力す
る。減算器８ではＤＳＶ計算回路５で計算されたスペシ
ャルビットが０の時のプリコードデータのＤＳＶと基準
ＤＳＶ生成回路７で生成された基準ＤＳＶとの差をと
り、ディジタルフィルタ１０に出力する。

【００２２】また同様に入力データ系列はビット１挿入
回路２（ビット１挿入手段）に入力され、入力データ系
列のｍビット毎にスペシャルビットを１として挿入され
る。ビット１挿入回路２の出力はプリコーダ４に入力さ
れる。プリコーダ４ではスペシャルビットが挿入された
入力データ系列に（数１）で表されるプリコードを施
し、ＤＳＶ計算回路６に出力する。ＤＳＶ計算回路６で
は、入力されたプリコードデータの（ｍ＋１）ビットご
とのＤＳＶを計算し、減算器９に出力する。減算器９で
はＤＳＶ計算回路６で計算されたスペシャルビットが１
の時のプリコードデータのＤＳＶと基準ＤＳＶ生成回路
７で生成された基準ＤＳＶとの差をとり、ディジタルフ
ィルタ１０に出力する。ディジタルフィルタ１０では入
力されたそれぞれのスペシャルビットを挿入し、プリコ
ードされたデータのＤＳＶと基準ＤＳＶとの差の系列の
周波数成分を抽出し、比較回路１１に出力する。比較回
路１１では、スペシャルビットとして０を挿入したとき
と１として挿入したときのディジタルフィルタの出力を
比較し、より０に近いほうのスペシャルビットを決定
し、出力選択回路１２に出力する。出力選択回路１２で
は比較回路１１で決定されたほうのスペシャルビットを
挿入し、プリコードを施した系列を記録信号として出力
する。

【００２３】ディジタルフィルタ１０のブロック図を図
５に示す。減算器８の出力は加算器２１に入力され、遅
延回路２３の出力と加算されスペシャルビットが０の時
の周波数成分として出力される。同様に減算器９の出力
は加算器２２に入力され遅延回路２３の出力と加算さ
れ、スペシャルビットが１の時の周波数成分として出力
される。加算器２１の出力は遅延回路２４に入力され、
また加算器２２の出力は遅延回路２５に入力され（ｍ＋
１）ビットの出力にかかる時間遅延される。スイッチ２
６では、出力された周波数成分に基づいて決定されたス
ペシャルビットの方の遅延回路２４あるいは遅延回路２
５の出力を選択して遅延回路２３に入力する。すなわ
ち、スペシャルビットが０と決定されれば遅延回路２４
の出力を、スペシャルビットが１と決定されれば遅延回
路２５の出力をスイッチ２６で選択し、遅延回路２３へ
出力する。遅延回路２３では入力されたデータを遅延し
て出力する。遅延回路２４と遅延回路２３で遅延される
時間、あるいは遅延回路２５と遅延回路２３で遅延され
る時間はｆ１およびｆ２の周期の時間の最小公倍数であ
る。以上のようにしてディジタルフィルタ１０は、すで
に出力された記録信号の次にスペシャルビットが０の時
のプリコードデータを出力した場合と、すでに出力され
た記録信号の次にスペシャルビットが１の時のプリコー
ドデータを出力した場合の周波数成分を出力する。また
その周波数特性は図６に示すような周波数ｆ１とｆ２の
最大公約数の周波数の整数倍にピークを持ち、バンドパ
スフィルタとして作用する。

【００２４】さて、図１にもどって、比較回路１１で
は、入力されたディジタルフィルタ１０の出力を比較
し、より０に近いほうのスペシャルビットを選択して出
力する。ここで、基準ＤＳＶ生成回路７の出力を０とし
たとき、ディジタルフィルタ１０の出力が０に近いとい
うことは、図６で示されるフィルタの通過帯域の周波数
成分が少ないことを意味する。よって、０に近いほうの
プリコードデータを記録信号として出力することで記録
信号にノッチを生成することができる。このようにして
基準ＤＳＶ生成回路７の出力を０とする事によって、記
録信号のｆ１とｆ２の周波数にノッチ部を有するＦ０パ
ターンの記録信号を生成することができる。

【００２５】パイロット信号を生成するためには基準Ｄ
ＳＶ生成回路７でパイロット信号と同じ周期のＤＳＶを
生成し、これをプリコードデータのＤＳＶから引き、Ｆ
０パターンと同じくディジタルフィルタで周波数成分の
抽出を行うことで、パイロット信号を生成することがで
きる。基準ＤＳＶの周波数をｆ１とすることで、周波数
ｆ１のパイロット信号を持ち、かつｆ２にノッチ部を持
つＦ１パターンの記録信号を生成することができる。ま
た、同様に基準ＤＳＶの周波数をｆ２とする事で、周波
数ｆ２にパイロットを持ちかつｆ１にノッチ部を持つＦ
２パターンの記録信号を生成することができる。

【００２６】以上のようにして、従来と比較し、簡単な
回路でパイロット信号及びノッチ部を持つ記録信号を得
ることができる。

【００２７】なお、以上の説明ではｆ１、ｆ２の二つの
周波数について説明したが、複数の周波数にノッチ部お
よびパイロット信号を持つトラッキング制御の方法にお
いても複数の周波数の最大公約数の周波数のディジタル
フィルタを用いることによって同時に複数のノッチ部を
生成することができる。

【００２８】以下、本発明の第２の実施例を説明する。
以上の説明では、プリコードしたデータのＤＳＶから基
準ＤＳＶを引いたデータの周波数成分を比較することに
よって記録信号にパイロット信号を生成したが、プリコ
ードデータのＤＳＶから基準パイロット信号を引かず、
抽出された周波数成分から基準ＤＳＶを引くことによっ
てもパイロット信号を生成することができる。この場合
のブロック図を図７に示す。入力データ系列はビット０
挿入回路１に入力され、入力データ系列のｍビット毎に
スペシャルビットを０として挿入される。ビット０挿入
回路１の出力はプリコーダ３に入力される。プリコーダ
３ではスペシャルビットが挿入された入力データ系列に
（数１）で表されるプリコードを施し、ＤＳＶ計算回路
５に出力する。ＤＳＶ計算回路５では入力されたプリコ
ードデータの（ｍ＋１）ビットごとのＤＳＶを計算し、
ディジタルフィルタ１０に出力する。

【００２９】同様に入力データ系列はビット１挿入回路
２に入力され、入力データ系列のｍビット毎にスペシャ
ルビットを１として挿入される。ビット１挿入回路２の
出力はプリコーダ４に入力される。プリコーダ４ではス
ペシャルビットを挿入された入力データ系列に（数１）
で表されるプリコードを施し、ＤＳＶ計算回路６に出力
する。ＤＳＶ計算回路６では、入力されたプリコードデ
ータの（ｍ＋１）ビットごとのＤＳＶを計算し、ディジ
タルフィルタ１０に出力する。ディジタルフィルタ１０
では入力されたそれぞれのスペシャルビットを挿入し、
プリコードされたデータのＤＳＶの周波数成分を抽出
し、それぞれ減算器４１および減算器４２に出力する。
また、基準ＤＳＶ生成回路７では、生成するパイロット
信号の周波数をもつ基準ＤＳＶを生成し、減算器４１お
よび減算器４２に出力する。減算器４１ではディジタル
フィルタ１０で抽出したスペシャルビットが０のときの
プリコーダデータの周波数成分と基準ＤＳＶとの差をと
り比較回路１１に出力する。同様に減算器４２ではディ
ジタルフィルタ１０で抽出したスペシャルビットが１の
ときのプリコーダデータの周波数成分と基準ＤＳＶとの
差をとり比較回路１１に出力する。比較回路１１では、
減算器４１および減算器４２から出力されたデータを比
較し、より０に近いほうのスペシャルビットを選択し、
出力選択回路１２に出力する。つまり、ディジタルフィ
ルタから出力された系列が基準ＤＳＶに近いほうを選択
する。出力選択回路１２では比較回路１１で決定された
ほうのスペシャルビットを挿入し、プリコードを施した
系列を記録信号として出力する。

【００３０】ディジタルフィルタ１０のブロック図を図
５に示す。ＤＳＶ計算回路５の出力は加算器２１に入力
され、遅延回路２３の出力と加算されスペシャルビット
が０の時の周波数成分として出力される。同様にＤＳＶ
計算回路６の出力は加算器２２に入力され遅延回路２３
の出力と加算され、スペシャルビットが１の時の周波数
成分として出力される。加算器２１の出力は遅延回路２
４に入力され、また加算器２２の出力は遅延回路２５に
入力され（ｍ＋１）ビットの出力にかかる時間遅延され
る。スイッチ２６では、出力された周波数成分に基づい
て決定されたスペシャルビットの方の遅延回路２４ある
いは遅延回路２５の出力を選択して遅延回路２３に入力
する。すなわち、スペシャルビットが０と決定されれば
遅延回路２４の出力を、スペシャルビットが１と決定さ
れれば遅延回路２５の出力をスイッチ２６で選択し、遅
延回路２３に出力する。遅延回路２３では入力されたデ
ータを遅延して出力する。遅延回路２４と遅延回路２３
で遅延される時間、あるいは遅延回路２５と遅延回路２
３で遅延される時間はｆ１およびｆ２の周期の時間の最
小公倍数である。以上のようにしてディジタルフィルタ
１０はすでに出力された記録信号の次にスペシャルビッ
トが０の時のプリコードデータを出力した場合と、すで
に出力された記録信号の次にスペシャルビットが１の時
のプリコードデータを出力した場合の周波数成分を出力
する。またその周波数特性は図６に示すような周波数ｆ
１とｆ２の最大公約数の周波数の整数倍にピークを持
ち、バンドパスフィルタとして作用する。

【００３１】比較回路１１では、入力されたディジタル
フィルタ１０の出力を比較し、より０に近いほうのスペ
シャルビットを選択して出力する。ここで、基準ＤＳＶ
生成回路７の出力を０としたとき、ディジタルフィルタ
１０の出力が０に近いということは、図６で示されるフ
ィルタの通過帯域の周波数成分が少ないことを意味す
る。よって、０に近いほうのプリコードデータを記録信
号として出力することで記録信号にノッチを生成するこ
とができる。このようにして基準ＤＳＶ生成回路７の出
力を０とする事によって、記録信号のｆ１とｆ２の周波
数にノッチ部を有するＦ０パターンの記録信号を生成す
ることができる。

【００３２】パイロット信号を生成するためには、基準
ＤＳＶ生成回路７でパイロット信号と同じ周期のＤＳＶ
を生成し、ディジタルフィルタの出力から減算し、これ
を比較回路１１でより小さい方を選択することでパイロ
ット信号を生成する。基準ＤＳＶの周波数をｆ１とする
ことで、周波数ｆ１のパイロット信号を持ち、かつｆ２
にノッチ部を持つＦ１パターンの記録信号を生成するこ
とができる。また、同様に基準ＤＳＶの周波数をｆ２と
する事で、周波数ｆ２にパイロットを持ちかつｆ１にノ
ッチ部を持つＦ２パターンの記録信号を生成することが
できる。

【００３３】以上のようにして、従来と比較し、簡単な
回路でパイロット信号及びノッチ部を持つ記録信号を得
ることができる。

【００３４】なお、以上の説明ではｆ１、ｆ２の二つの
周波数について説明したが、複数の周波数にノッチ部お
よびパイロット信号を持つトラッキング制御の方法にお
いても複数の周波数の最大公約数の周波数のディジタル
フィルタを用いることによって同時に複数のノッチ部を
生成することができる。

【００３５】

【発明の効果】以上のように本発明の記録装置は、入力
データ系列のｍビット毎の先頭に１ビットの０を付加し
出力するビット０挿入手段と、前記ビット０挿入手段の
出力にインターリーブドＮＲＺＩ変調を施すプリコード
手段と、前記入力データ系列のｍビット毎の先頭に１ビ
ットの１を付加し出力するビット１挿入手段と、前記ビ
ット１挿入手段の出力にインターリーブドＮＲＺＩ変調
を施すプリコード手段と、前記プリコード手段の出力の
ｍ＋１ビットごとのＤＳＶを計算するＤＳＶ計算手段
と、パイロット信号の周期のＤＳＶを生成する基準ＤＳ
Ｖ生成手段と、前記ＤＳＶ計算手段の出力と前記基準Ｄ
ＳＶ生成手段の出力の差を求める減算手段と、前記減算
手段の出力系列の周波数成分を抽出するディジタルフィ
ルタと、前記周波数成分抽出手段の抽出成分に基づいて
前記周波数成分がより大きく増減するほうの前記プリコ
ード手段の出力系列の２系列の内の１系列を選択して出
力データ系列として出力する出力選択手段とを備えるこ
とにより、小規模な回路でノッチおよびパイロット信号
の生成を行うことができ、長時間記録のために狭トラッ
ク化が必要な家庭用ディジタルＶＴＲに用いれば大なる
効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る記録装置のブロッ
ク図

【図２】同記録信号の周波数特性図

【図３】同トラックパターン図

【図４】同プリコードのブロック図

【図５】同ディジタルフィルタのブロック図

【図６】同ディジタルフィルタの周波数特性図

【図７】本発明の第２の実施例に係る記録装置のブロッ
ク図

【図８】従来の記録装置のブロック図

【図９】同周波数成分抽出回路のブロック図

【図１０】同フーリエ変換装置のブロック図

【図１１】同ＩＩＲ型ディジタルフィルタのブロック図

【図１２】同ディジタルフィルタのブロック図

【符号の説明】

１ビット０挿入回路２ビット１挿入回路３、４プリコーダ５、６ＤＳＶ計算回路７基準ＤＳＶ生成回路８、９減算器１０ディジタルフィルタ１１比較回路１２出力選択回路

Claims

【特許請求の範囲】

【請求項１】入力データ系列のｍビット毎の先頭に１
ビットの０を付加し出力するビット０挿入手段と、前記
ビット０挿入手段の出力にインターリーブドＮＲＺＩ変
調を施す第１のプリコード手段と、前記入力データ系列
のｍビット毎の先頭に１ビットの１を付加し出力するビ
ット１挿入手段と、前記ビット１挿入手段の出力にイン
ターリーブドＮＲＺＩ変調を施す第２のプリコード手段
と、前記第１のプリコード手段の出力の（ｍ＋１）ビッ
トごとのＤＳＶを計算する第１のＤＳＶ計算手段と、前
記第２のプリコード手段の出力の（ｍ＋１）ビットごと
のＤＳＶを計算する第２のＤＳＶ計算手段と、パイロッ
ト信号の周期のＤＳＶを生成する基準ＤＳＶ生成手段
と、前記第１のＤＳＶ計算手段の出力と前記基準ＤＳＶ
生成手段の出力の差を求める第１の減算手段と、前記第
２のＤＳＶ計算手段の出力と前記基準ＤＳＶ生成手段の
出力の差を求める第２の減算手段と、前記第１の減算手
段の出力系列の周波数成分と前記第２の減算手段の出力
系列の周波数成分を抽出するディジタルフィルタと、前
記ディジタルフィルタの抽出成分に基づいて前記周波数
成分がより大きく増減する方の前記第１のプリコード手
段の出力系列と前記第２のプリコーダ手段の出力系列の
２系列の内の１系列を選択して出力データ系列として出
力する出力選択手段とを備えてなる記録装置。