JPH06177201A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06177201A JPH06177201A JP4325782A JP32578292A JPH06177201A JP H06177201 A JPH06177201 A JP H06177201A JP 4325782 A JP4325782 A JP 4325782A JP 32578292 A JP32578292 A JP 32578292A JP H06177201 A JPH06177201 A JP H06177201A
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- semiconductor
- semiconductor chip
- surface side
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Abstract
(57)【要約】
【目的】 小型化でき、高密度実装が可能な半導体装置
を提供すること。 【構成】 シリコンウェハ２の裏面側から形成した凹部
３に埋設された第１の導体４と、シリコンウェハ２の表
側に形成された半導体回路５と、この表側から前記第１
の導体４に届くスルーホール６に埋設された第２の導体
７と、この第２の導体７と半導体回路５とを導通する配
線材８とからなる半導体チップ１の裏面側の前記第２の
導体７に形成した半田バンプを介して外部リードと接続
し、半導体チップ１周囲を樹脂で封止した構造にしてい
る。
を提供すること。 【構成】 シリコンウェハ２の裏面側から形成した凹部
３に埋設された第１の導体４と、シリコンウェハ２の表
側に形成された半導体回路５と、この表側から前記第１
の導体４に届くスルーホール６に埋設された第２の導体
７と、この第２の導体７と半導体回路５とを導通する配
線材８とからなる半導体チップ１の裏面側の前記第２の
導体７に形成した半田バンプを介して外部リードと接続
し、半導体チップ１周囲を樹脂で封止した構造にしてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、小型化できるエッチン
グ処理工程を採用した半導体装置に関する。
グ処理工程を採用した半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、回路が形成されたシリコ
ンからなるチップと、このチップから裏面への配線を行
うパッケージ、外部リードとから構成される。配線の方
法としては （１）ボンディングワイヤにより、チップとパッケージ
を導通させるもの、（２）チップの表裏をエッチングに
より貫通し、導通させるもの、があった。
ンからなるチップと、このチップから裏面への配線を行
うパッケージ、外部リードとから構成される。配線の方
法としては （１）ボンディングワイヤにより、チップとパッケージ
を導通させるもの、（２）チップの表裏をエッチングに
より貫通し、導通させるもの、があった。
【０００３】図４は（１）に相当する第１の従来例を示
す。半導体チップ６１を形成するシリコンウェハ６２の
表面上には半導体回路６３が形成され、この半導体回路
６３に導通するボンディングパッド６４は、ボンディン
グワイヤ６５により、パッケージ６６のボンディングパ
ッド６７と電気的に接続される。
す。半導体チップ６１を形成するシリコンウェハ６２の
表面上には半導体回路６３が形成され、この半導体回路
６３に導通するボンディングパッド６４は、ボンディン
グワイヤ６５により、パッケージ６６のボンディングパ
ッド６７と電気的に接続される。
【０００４】パッケージ６６はボンディングパッド６７
と裏面に設けられた電極６８を電気的に導通する配線回
路を有する。この場合、ボンディングを行うために、シ
リコンウェハ６２の外側にパッケージ６６のボンディン
グパッド６７が必要になり、半導体チップ６１が大型化
してしまう。従って、この半導体チップ６１を樹脂封止
等した半導体装置は大型化してしまい、高密度の実装が
できない。
と裏面に設けられた電極６８を電気的に導通する配線回
路を有する。この場合、ボンディングを行うために、シ
リコンウェハ６２の外側にパッケージ６６のボンディン
グパッド６７が必要になり、半導体チップ６１が大型化
してしまう。従って、この半導体チップ６１を樹脂封止
等した半導体装置は大型化してしまい、高密度の実装が
できない。
【０００５】このため、このようなパッケージ６６を用
いないで、図５に示す、つまり（２）に相当する第２の
従来例がある。シリコンウェハ７１の表面に半導体回路
７２を形成し、その近傍に裏面へのスルーホール７３を
エッチングで形成し、このスルーホール７３に導体７４
を埋設している。導体７４と半導体回路７２は配線材７
５により電気的に行うようにして半導体チップ７６を形
成している。
いないで、図５に示す、つまり（２）に相当する第２の
従来例がある。シリコンウェハ７１の表面に半導体回路
７２を形成し、その近傍に裏面へのスルーホール７３を
エッチングで形成し、このスルーホール７３に導体７４
を埋設している。導体７４と半導体回路７２は配線材７
５により電気的に行うようにして半導体チップ７６を形
成している。
【０００６】なお、特開昭６３ー１０７１５４号では半
導体チップに貫通孔を形成することを開示しているが、
裏側から等、一方の側からのみ形成することを述べてい
るに過ぎない。
導体チップに貫通孔を形成することを開示しているが、
裏側から等、一方の側からのみ形成することを述べてい
るに過ぎない。
【０００７】
【発明が解決しようとする課題】図５に示す第２の従来
例ではシリコンウェハ７１の表面側から裏面へのスルー
ホール７３をエッチングで形成するため、スルーホール
７３は表面側が大きく、裏面側が小さいテーパ状になっ
てしまう。この場合、半導体回路７２に影響しないよう
にスルーホール７３を形成しなければならないため、ス
ルーホール７３形成のために図５の左右方向のサイズを
大きくしなければならない。つまり、図５の場合にも、
半導体チップ７６が大きくなってしまうため、高密度の
実装ができないという問題点があった。
例ではシリコンウェハ７１の表面側から裏面へのスルー
ホール７３をエッチングで形成するため、スルーホール
７３は表面側が大きく、裏面側が小さいテーパ状になっ
てしまう。この場合、半導体回路７２に影響しないよう
にスルーホール７３を形成しなければならないため、ス
ルーホール７３形成のために図５の左右方向のサイズを
大きくしなければならない。つまり、図５の場合にも、
半導体チップ７６が大きくなってしまうため、高密度の
実装ができないという問題点があった。
【０００８】本発明は、上述した点にかんがみてなされ
たもので、小型化でき、高密度実装が可能な半導体装置
を提供することを目的とする。
たもので、小型化でき、高密度実装が可能な半導体装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段及び作用】本発明の半導体
装置では、半導体チップの表面に形成された半導体回路
と、前記半導体チップの裏面側からエッチングにより形
成した凹部に埋設された第１の導体と、前記半導体チッ
プの表面から前記第１の導体に導通し、前記半導体チッ
プの表面側に埋設された第２の導体と、を設けることに
より、小型化された半導体チップを形成し、この半導体
チップを樹脂封止等した半導体装置を小型化することを
可能にしている。
装置では、半導体チップの表面に形成された半導体回路
と、前記半導体チップの裏面側からエッチングにより形
成した凹部に埋設された第１の導体と、前記半導体チッ
プの表面から前記第１の導体に導通し、前記半導体チッ
プの表面側に埋設された第２の導体と、を設けることに
より、小型化された半導体チップを形成し、この半導体
チップを樹脂封止等した半導体装置を小型化することを
可能にしている。
【００１０】また、本発明の半導体装置の製造方法で
は、半導体チップの裏面側から表面近くの深さに至る第
１の凹部と、前記半導体チップの表面側から前記第１の
凹部に連通する第２の凹部とを少なくとも異なる時間に
それぞれエッチングで形成するエッチング処理工程と、
前記エッチング処理工程における最初に形成される第１
又は第２の凹部を埋めるように第１又は第２の導体を形
成し、その後で前記エッチング処理工程により形成され
る第２又は第１の凹部に第２又は第１の導体を形成する
導体形成工程と、前記半導体チップの表面側に半導体回
路を形成する半導体回路形成工程と、前記導体形成工程
と前記半導体回路形成工程との後に前記半導体回路と前
記第２の導体を配線材で電気的に導通する配線工程と、
を有する半導体装置の製造方法により、半導体回路が形
成される表面側における第２の導体部分の占めるサイズ
を小さくして、小さいサイズの半導体チップの製造を可
能にし、小さいサイズの半導体装置の製造を可能にす
る。
は、半導体チップの裏面側から表面近くの深さに至る第
１の凹部と、前記半導体チップの表面側から前記第１の
凹部に連通する第２の凹部とを少なくとも異なる時間に
それぞれエッチングで形成するエッチング処理工程と、
前記エッチング処理工程における最初に形成される第１
又は第２の凹部を埋めるように第１又は第２の導体を形
成し、その後で前記エッチング処理工程により形成され
る第２又は第１の凹部に第２又は第１の導体を形成する
導体形成工程と、前記半導体チップの表面側に半導体回
路を形成する半導体回路形成工程と、前記導体形成工程
と前記半導体回路形成工程との後に前記半導体回路と前
記第２の導体を配線材で電気的に導通する配線工程と、
を有する半導体装置の製造方法により、半導体回路が形
成される表面側における第２の導体部分の占めるサイズ
を小さくして、小さいサイズの半導体チップの製造を可
能にし、小さいサイズの半導体装置の製造を可能にす
る。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１及び図２は本発明の１実施例に係り、図１は
１実施例における半導体装置の製造方法における半導体
チップの製造工程での各生成物を示し、図２は図１の製
造工程で製造された半導体チップを用いて形成した１実
施例の半導体装置の構造を示す。
する。図１及び図２は本発明の１実施例に係り、図１は
１実施例における半導体装置の製造方法における半導体
チップの製造工程での各生成物を示し、図２は図１の製
造工程で製造された半導体チップを用いて形成した１実
施例の半導体装置の構造を示す。
【００１２】図２に示す本発明の１実施例の半導体装置
１１を構成する半導体チップ１は１実施例の製造方法に
従う各製造工程により、図１（ａ）〜（ｅ）の中間生成
物を経て図１（ｆ）のように製造される。以下、各工程
を順次説明する。
１１を構成する半導体チップ１は１実施例の製造方法に
従う各製造工程により、図１（ａ）〜（ｅ）の中間生成
物を経て図１（ｆ）のように製造される。以下、各工程
を順次説明する。
【００１３】（１）図１（ａ）に示すように半導体ウェ
ハとして例えばシリコンウェハ２の裏面側から厚さ方向
へのエッチングを行うことにより凹部３を複数（図１で
は紙面垂直方向に凹部３が複数形成される）形成する。
この時、各凹部３はシリコンウェハ２を貫通しないで、
できるだけ深く形成する。
ハとして例えばシリコンウェハ２の裏面側から厚さ方向
へのエッチングを行うことにより凹部３を複数（図１で
は紙面垂直方向に凹部３が複数形成される）形成する。
この時、各凹部３はシリコンウェハ２を貫通しないで、
できるだけ深く形成する。
【００１４】（２）次に、各凹部３に蒸着等の方法によ
り、図１（ｂ）に示すようにインジウム等の導電体層か
らなる第１の導体４を凹部３内に埋設する。 （３）次に、図１（ｃ）に示すようにシリコンウェハ２
の表面（エッチングにより凹部３を形成した裏面と反対
側の面）に半導体回路５を形成する。
り、図１（ｂ）に示すようにインジウム等の導電体層か
らなる第１の導体４を凹部３内に埋設する。 （３）次に、図１（ｃ）に示すようにシリコンウェハ２
の表面（エッチングにより凹部３を形成した裏面と反対
側の面）に半導体回路５を形成する。
【００１５】（４）次に、図１（ｄ）に示すようにシリ
コンウェハ２の表面側から半導体回路５の周辺近傍から
エッチングを行い、第１の導体４まで貫通するスルーホ
ール６をそれぞれ形成する。この場合、第１の導体４は
エッチング液で侵されない材質のものを用いる。
コンウェハ２の表面側から半導体回路５の周辺近傍から
エッチングを行い、第１の導体４まで貫通するスルーホ
ール６をそれぞれ形成する。この場合、第１の導体４は
エッチング液で侵されない材質のものを用いる。
【００１６】（５）次に、図１（ｅ）に示すように各ス
ルーホール６に第２の導体７を蒸着等により埋設して第
１の導体４と導通させる。その後に、蒸着等により形成
した配線材８によりこの第２の導体７と半導体回路５と
を電気的に接続する。つまり、第１の導体４は、第２の
導体７、配線材８を介して半導体回路５と電気的に接続
される。
ルーホール６に第２の導体７を蒸着等により埋設して第
１の導体４と導通させる。その後に、蒸着等により形成
した配線材８によりこの第２の導体７と半導体回路５と
を電気的に接続する。つまり、第１の導体４は、第２の
導体７、配線材８を介して半導体回路５と電気的に接続
される。
【００１７】（６）次に、第２の導体７、配線材８の外
側で、シリコンウェハ２を切断して図１（ｆ）に示すよ
うに半導体チップ１とする。図１（ｆ）では半導体回路
５の両側に第１の導体４が対称的に形成されたものを示
している。勿論、図１（ｅ）のものを切断して、半導体
チップ１を形成することもできる。
側で、シリコンウェハ２を切断して図１（ｆ）に示すよ
うに半導体チップ１とする。図１（ｆ）では半導体回路
５の両側に第１の導体４が対称的に形成されたものを示
している。勿論、図１（ｅ）のものを切断して、半導体
チップ１を形成することもできる。
【００１８】この半導体チップ１は裏面側からエッチン
グで形成した凹部３に埋設した第１の導体４を形成して
いるので、表面側からの少ないエッチング量で第１の導
体４に貫通するスルーホール６を形成でき、このスルー
ホール６には第２の導体７が埋設されて第１の導体４と
導通される。
グで形成した凹部３に埋設した第１の導体４を形成して
いるので、表面側からの少ないエッチング量で第１の導
体４に貫通するスルーホール６を形成でき、このスルー
ホール６には第２の導体７が埋設されて第１の導体４と
導通される。
【００１９】従って、この少ないエッチング量でのスル
ーホール６は表面部分での面積を小さくできることにな
る。このスルーホール６を形成する場合、半導体回路５
の近傍に形成できるので、図５に示す従来例に比べて半
導体チップ１のサイズを小さくできる。一方、図５に示
す従来例では、その表面側からのエッチングだけで、ス
ルーホールを形成するので、裏面側に届くスルーホール
を形成すると、表面側のエッチング面積は裏面側よりも
かなり大きくなるため、この表面側のエッチング面積が
半導体回路に影響を与えないように半導体回路から離し
て形成しなければならないことになり、そのサイズが大
きくなってしまう。
ーホール６は表面部分での面積を小さくできることにな
る。このスルーホール６を形成する場合、半導体回路５
の近傍に形成できるので、図５に示す従来例に比べて半
導体チップ１のサイズを小さくできる。一方、図５に示
す従来例では、その表面側からのエッチングだけで、ス
ルーホールを形成するので、裏面側に届くスルーホール
を形成すると、表面側のエッチング面積は裏面側よりも
かなり大きくなるため、この表面側のエッチング面積が
半導体回路に影響を与えないように半導体回路から離し
て形成しなければならないことになり、そのサイズが大
きくなってしまう。
【００２０】図１（ｆ）に示すこの半導体チップ１を用
いて図２に示す半導体装置１１が形成される。半導体チ
ップ１の裏面の各第１の導体４上に半田バンプ１２を形
成し、各半田バンプ１２を外部への配線に用いる外部リ
ード１３に押圧し、融着して電気的接続を行い、半導体
回路５を外部リード１３と導通する。
いて図２に示す半導体装置１１が形成される。半導体チ
ップ１の裏面の各第１の導体４上に半田バンプ１２を形
成し、各半田バンプ１２を外部への配線に用いる外部リ
ード１３に押圧し、融着して電気的接続を行い、半導体
回路５を外部リード１３と導通する。
【００２１】その後、半導体チップ１自身及び接続部を
保護及び絶縁するために絶縁性の樹脂１４で外部リード
１３の外側端部側のみが露出するように半導体チップ１
周囲を封止して半導体装置１１が形成される。
保護及び絶縁するために絶縁性の樹脂１４で外部リード
１３の外側端部側のみが露出するように半導体チップ１
周囲を封止して半導体装置１１が形成される。
【００２２】この半導体装置１１は（図５の従来例の半
導体チップとの比較から分かるように）図１（ｆ）に示
すような左右方向のサイズを小さくできる半導体チップ
１で構成される。このため、従来例よりも小さいサイズ
の半導体装置１１を可能にする。従って、この半導体装
置１１を用いた電気機器を小型化できるし、同一機能を
より高密度実装で実現できる。
導体チップとの比較から分かるように）図１（ｆ）に示
すような左右方向のサイズを小さくできる半導体チップ
１で構成される。このため、従来例よりも小さいサイズ
の半導体装置１１を可能にする。従って、この半導体装
置１１を用いた電気機器を小型化できるし、同一機能を
より高密度実装で実現できる。
【００２３】なお、図４の半導体チップ６１を用いた従
来の半導体装置では、パッケージ６６の裏面の電極６８
上に半田バンプを形成して、半導体チップ６１と外部リ
ードとの接続が行われ、半導体チップ６１自身及び接続
部を保護及び絶縁するように樹脂で封止される。
来の半導体装置では、パッケージ６６の裏面の電極６８
上に半田バンプを形成して、半導体チップ６１と外部リ
ードとの接続が行われ、半導体チップ６１自身及び接続
部を保護及び絶縁するように樹脂で封止される。
【００２４】また、図５の半導体チップ７６を用いた従
来の半導体装置では、半導体チップ７６裏面の導体７４
上に半田バンプを形成して、半導体チップ７６と外部リ
ードとの接続が行われ、半導体チップ７６自身及び接続
部を保護及び絶縁するように樹脂で封止される。
来の半導体装置では、半導体チップ７６裏面の導体７４
上に半田バンプを形成して、半導体チップ７６と外部リ
ードとの接続が行われ、半導体チップ７６自身及び接続
部を保護及び絶縁するように樹脂で封止される。
【００２５】上記１実施例ではシリコンウェハ２の先ず
裏面側からエッチングにより凹部３を形成し、この凹部
３に第１の導体４を埋設した後に、表側からのエッチン
グにより第１の導体４に届くスルーホール６を形成する
と説明したが、本発明はこれに限定されるものでない。
裏面側からエッチングにより凹部３を形成し、この凹部
３に第１の導体４を埋設した後に、表側からのエッチン
グにより第１の導体４に届くスルーホール６を形成する
と説明したが、本発明はこれに限定されるものでない。
【００２６】例えば、最初に表側からのエッチングによ
り浅い深さの凹部を形成し、この凹部に導体を埋設した
後に、裏面側からこの導体に届くスルーホールを形成
し、その後に前記導体に導通するようにこのスルーホー
ル内に導体を埋設するようにしても良い。
り浅い深さの凹部を形成し、この凹部に導体を埋設した
後に、裏面側からこの導体に届くスルーホールを形成
し、その後に前記導体に導通するようにこのスルーホー
ル内に導体を埋設するようにしても良い。
【００２７】また、半導体回路５は図１で説明した順序
の工程で製造するものに限定されるものでなく、配線材
８を形成する前であれば、その製造時はかなりの自由度
がある。なお、シリコンウェハ２の表側からエッチング
により形成する深さとしては、例えば半導体回路５形成
部分の深さ程度或いはこの深さより若干深く形成するよ
うにしても良い。
の工程で製造するものに限定されるものでなく、配線材
８を形成する前であれば、その製造時はかなりの自由度
がある。なお、シリコンウェハ２の表側からエッチング
により形成する深さとしては、例えば半導体回路５形成
部分の深さ程度或いはこの深さより若干深く形成するよ
うにしても良い。
【００２８】この１実施例では、少なくともシリコンウ
ェハ２等の半導体ウェハの表側及び裏側の両側から厚み
方向にエッチングを行うことにより、両面に貫通するス
ルーホールを形成するようにしているので、表側或いは
裏側からのみのエッチングでスルーホールを形成する場
合よりも、半導体回路５が形成された表側でのスルーホ
ール部分のサイズを小さくできる。つまり、スルーホー
ルの表側部分を半導体回路５の近くに形成でき、従って
半導体チップ及び半導体装置のサイズを小さくできる。
ェハ２等の半導体ウェハの表側及び裏側の両側から厚み
方向にエッチングを行うことにより、両面に貫通するス
ルーホールを形成するようにしているので、表側或いは
裏側からのみのエッチングでスルーホールを形成する場
合よりも、半導体回路５が形成された表側でのスルーホ
ール部分のサイズを小さくできる。つまり、スルーホー
ルの表側部分を半導体回路５の近くに形成でき、従って
半導体チップ及び半導体装置のサイズを小さくできる。
【００２９】図３（ａ）は１実施例の変形例の半導体装
置としてのＣＣＤ装置２１に電気素子２２を実装した様
子を示す。このＣＣＤ装置２１は半導体チップ１の表面
の半導体回路５部分を覆うようにカバーガラス２２を取
り付け、且つ半導体チップ１の裏面の第１の導体４上に
半田バンプ１２を形成し、半田バンプ１２を外部への配
線に用いるＬ字状の外部リード１３に押圧し、融着して
いる。そして絶縁性で且つ遮光性の樹脂２３で半導体チ
ップ１の周囲を封止している。
置としてのＣＣＤ装置２１に電気素子２２を実装した様
子を示す。このＣＣＤ装置２１は半導体チップ１の表面
の半導体回路５部分を覆うようにカバーガラス２２を取
り付け、且つ半導体チップ１の裏面の第１の導体４上に
半田バンプ１２を形成し、半田バンプ１２を外部への配
線に用いるＬ字状の外部リード１３に押圧し、融着して
いる。そして絶縁性で且つ遮光性の樹脂２３で半導体チ
ップ１の周囲を封止している。
【００３０】この半導体チップ１はＣＣＤチップを形成
するように半導体回路５が設けてある。半導体チップ１
の裏面に対向するように取り付けられた外部リード１
３、１３には屈曲性を有し、表裏両面に電気配線回路が
形成された両面フレキシブル基板２４がＬ字状に屈曲さ
れて半田で接続される。
するように半導体回路５が設けてある。半導体チップ１
の裏面に対向するように取り付けられた外部リード１
３、１３には屈曲性を有し、表裏両面に電気配線回路が
形成された両面フレキシブル基板２４がＬ字状に屈曲さ
れて半田で接続される。
【００３１】この時、この両面フレキシブル基板２４は
配線のみを行う配線面２５と、電気素子２２が実装され
て、信号処理の電気回路が形成される実装面２６とから
なり、この両面フレキシブル基板２４の後方に延出され
た端部側にはケーブル２７が接続され、図示しないビデ
オプロセッサに至る。
配線のみを行う配線面２５と、電気素子２２が実装され
て、信号処理の電気回路が形成される実装面２６とから
なり、この両面フレキシブル基板２４の後方に延出され
た端部側にはケーブル２７が接続され、図示しないビデ
オプロセッサに至る。
【００３２】尚、比較のため図３（ｂ）に従来のＣＣＤ
装置３１を示す。このＣＣＤ装置３１ではＣＣＤ３２の
裏面に設けた外部リード３３、３３には配線のみの基板
である配線基板３４と、電気回路及び電気素子３５によ
り信号処理する実装基板３６とがそれぞれ接続される。
配線基板３４と実装基板３６の後端にはケーブル３７が
それぞれ接続され、図示しないビデオプロセッサに至
る。
装置３１を示す。このＣＣＤ装置３１ではＣＣＤ３２の
裏面に設けた外部リード３３、３３には配線のみの基板
である配線基板３４と、電気回路及び電気素子３５によ
り信号処理する実装基板３６とがそれぞれ接続される。
配線基板３４と実装基板３６の後端にはケーブル３７が
それぞれ接続され、図示しないビデオプロセッサに至
る。
【００３３】図３（ａ）は図３（ｂ）に比較して、ＣＣ
Ｄ装置２１自体を小型化できる効果の他に、基板の数を
減らすことができるので、装置を小型化できるし、コス
トダウンすることもできる。また、屈曲性の基板が１枚
となるので、装置を捻るような外力が加わっても、基板
が撓むだけで済み、外力に対する耐性を向上できる。
Ｄ装置２１自体を小型化できる効果の他に、基板の数を
減らすことができるので、装置を小型化できるし、コス
トダウンすることもできる。また、屈曲性の基板が１枚
となるので、装置を捻るような外力が加わっても、基板
が撓むだけで済み、外力に対する耐性を向上できる。
【００３４】これに対し、図３（ｂ）の従来例では硬性
の基板が２枚となるので、外力が加わると、基板が破壊
する可能性があり、断線するおそれがあり、外力に対し
て故障しやすい。
の基板が２枚となるので、外力が加わると、基板が破壊
する可能性があり、断線するおそれがあり、外力に対し
て故障しやすい。
【００３５】
【発明の効果】以上説明したように本発明によれば、半
導体チップの表面に形成された半導体回路と、前記半導
体チップの裏面側からエッチングにより形成した凹部に
埋設された第１の導体と、前記半導体チップの表面から
前記第１の導体に届くようにエッチングにより形成され
たスルーホールに埋設された第２の導体とを設けている
ので、半導体回路が形成された表側のスルーホール部分
を半導体回路の近くに形成することを可能にすることに
より、小型化された半導体チップを形成し、この半導体
チップを封止した半導体装置を小型化することを可能に
している。
導体チップの表面に形成された半導体回路と、前記半導
体チップの裏面側からエッチングにより形成した凹部に
埋設された第１の導体と、前記半導体チップの表面から
前記第１の導体に届くようにエッチングにより形成され
たスルーホールに埋設された第２の導体とを設けている
ので、半導体回路が形成された表側のスルーホール部分
を半導体回路の近くに形成することを可能にすることに
より、小型化された半導体チップを形成し、この半導体
チップを封止した半導体装置を小型化することを可能に
している。
【図１】図１は本発明の１実施例の半導体装置の製造方
法における各製造工程に従って生成される生成物を示す
図。
法における各製造工程に従って生成される生成物を示す
図。
【図２】図２は１実施例の半導体装置の構造を示す断面
図。
図。
【図３】図３は１実施例の変形例で撮像手段を形成した
実装例を示す図。
実装例を示す図。
【図４】図４は第１の従来例を示す図。
【図５】図５は第２の従来例を示す図。
１…半導体チップ ２…シリコンウェハ ３…凹部 ４…第１の導体 ５…半導体回路 ６…スルーホール ７…第２の導体 ８…配線材 １１…半導体装置 １２…半田バンプ １３…外部リード １４…樹脂
Claims (2)
- 【請求項１】 半導体チップの表面に形成された半導体
回路と、 前記半導体チップの裏面側に埋設された第１の導体と、 前記半導体チップの表面側から前記第１の導体に導通
し、前記半導体チップの表面側に埋設された第２の導体
と、 を有することを特徴とする半導体装置。 - 【請求項２】 半導体チップの裏面側から表面近くの深
さに至る第１の凹部と、前記半導体チップの表面側から
前記第１の凹部に連通する第２の凹部とを少なくとも異
なる時間にそれぞれエッチングで形成するエッチング処
理工程と、 前記エッチング処理工程における最初に形成される第１
又は第２の凹部を埋めるように第１又は第２の導体を形
成し、その後で前記エッチング処理工程により形成され
る第２又は第１の凹部に第２又は第１の導体を形成する
導体形成工程と、 前記半導体チップの表面側に半導体回路を形成する半導
体回路形成工程と、 前記導体形成工程と前記半導体回路形成工程との後に前
記半導体回路と前記第２の導体を配線材で電気的に導通
する配線工程と、 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325782A JPH06177201A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325782A JPH06177201A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177201A true JPH06177201A (ja) | 1994-06-24 |
Family
ID=18180553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325782A Pending JPH06177201A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177201A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004030102A1 (ja) * | 2002-09-24 | 2004-04-08 | Hamamatsu Photonics K.K. | フォトダイオードアレイ及びその製造方法 |
| US6853046B2 (en) | 2002-09-24 | 2005-02-08 | Hamamatsu Photonics, K.K. | Photodiode array and method of making the same |
| JP2006094955A (ja) * | 2004-09-28 | 2006-04-13 | Olympus Corp | 撮像装置 |
-
1992
- 1992-12-04 JP JP4325782A patent/JPH06177201A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004030102A1 (ja) * | 2002-09-24 | 2004-04-08 | Hamamatsu Photonics K.K. | フォトダイオードアレイ及びその製造方法 |
| US6853046B2 (en) | 2002-09-24 | 2005-02-08 | Hamamatsu Photonics, K.K. | Photodiode array and method of making the same |
| JPWO2004030102A1 (ja) * | 2002-09-24 | 2006-01-26 | 浜松ホトニクス株式会社 | フォトダイオードアレイ及びその製造方法 |
| CN100399570C (zh) * | 2002-09-24 | 2008-07-02 | 浜松光子学株式会社 | 光电二极管阵列及其制造方法 |
| JP4554368B2 (ja) * | 2002-09-24 | 2010-09-29 | 浜松ホトニクス株式会社 | フォトダイオードアレイ及びその製造方法 |
| EP2506305A1 (en) | 2002-09-24 | 2012-10-03 | Hamamatsu Photonics K. K. | Photodiode array and method for manufacturing the same |
| EP2768025A1 (en) | 2002-09-24 | 2014-08-20 | Hamamatsu Photonics K. K. | Photodiode array and method for manufacturing the same |
| EP2996148A1 (en) | 2002-09-24 | 2016-03-16 | Hamamatsu Photonics K. K. | Photodiode array and method for manufacturing the same |
| JP2006094955A (ja) * | 2004-09-28 | 2006-04-13 | Olympus Corp | 撮像装置 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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