JPH06177323A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH06177323A
JPH06177323A JP4349823A JP34982392A JPH06177323A JP H06177323 A JPH06177323 A JP H06177323A JP 4349823 A JP4349823 A JP 4349823A JP 34982392 A JP34982392 A JP 34982392A JP H06177323 A JPH06177323 A JP H06177323A
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semiconductor
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Shinichi Yamashita
伸一 山下
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Abstract

(57)【要約】 【目的】 半導体回路装置で半導体回路素子のプリント
基板での占有面積を小さくする。 【構成】 半導体回路素子の下面に引出し用の電極が形
成された第１の半導体回路素子１をプリント基板３にフ
リップチップ方式により取り付け、その第１の半導体回
路素子１を封止樹脂６にて封止する。封止樹脂６の頂上
部分に平坦部を形成し、その平坦部に第２の半導体回路
素子２を実装するとともに、プリント基板３上の回路パ
ターン８とはワイヤボンディング法により電気的に接続
した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体回路装置、特に
半導体回路素子を２個用いた半導体回路装置の構造に関
する。
【０００２】
【従来の技術】半導体回路素子をプリント基板に直接実
装したチップオンボードが従来より知られている。そし
て、半導体回路素子の電極とプリント基板の回路パター
ンの接続する方法としてはワイヤボンディング方式やフ
リップチップ方式が提案されている。
【０００３】このうちワイヤボンディング方式による接
合は、図３に示すように、プリント基板３の所定位置に
半導体回路素子１１を実装し、プリント基板３上の半導
体回路素子１１の周囲に配設された回路パターン８と半
導体回路素子１１の上に形成されている電極を、金やア
ルミニウム等のワイヤ５で接続するものである。
【０００４】また、フリップチップ方式による接合は、
図４に示すように、半導体回路素子１１の電極の上に半
田よりなるバンプ電極４を形成し、バンプ電極４を形成
した半導体回路素子１１をバンプ電極４がプリント基板
３に当接するようにプリント基板３の所定位置に実装す
る。そして、半田リフローにてバンプ電極４の半田を溶
融し、半導体回路素子１１とプリント基板３とを接合す
るものである。
【０００５】
【発明が解決しようとする課題】近年は電子機器の小型
化の要求が高まり、半導体回路装置の分野でも半導体回
路素子実装面積の小型化が要求されている。ところで、
従来の半導体回路装置では半導体回路素子そのものの面
積の他に、ワイヤボンディングやチップコートのための
面積が必要となっている。そのため、複数の半導体回路
素子を用いた場合にはチップコート等を含めた半導体回
路装置のプリント基板上での占有する面積が大きなもの
となってしまい、それを用いた電子機器の小型を阻害す
る要因の一つとなっていた。
【０００６】そこで、この発明では半導体回路素子をよ
りコンパクトに実装できる半導体回路装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明は、半導体回路
素子の下面に引出し用の電極が形成された第１の半導体
回路素子をプリント基板に実装し、プリント基板の回路
パターンと第１の半導体回路素子の引出し用電極を電気
的に接続するとともに、該第１の半導体回路素子の上に
絶縁部材を介して第２の半導体回路素子を実装し、第２
の半導体回路素子とプリント基板の回路パターンをワイ
ヤボンディング法にて接続したことを特徴とする。
【０００８】
【作用】第１の半導体回路素子と第２の半導体回路素子
が重なりあってプリント基板に配置されることにより、
プリント基板上での半導体回路素子の占める面積が縮小
する。
【０００９】また、第１の半導体回路素子はワイヤレス
ボンディング方式によりプリント基板の回路パターンと
接続し、第２の半導体回路素子はワイヤボンディング方
式によりプリント基板の回路パターンと接続することに
より、第１の半導体回路素子の引出し電極と第２の半導
体回路素子のワイヤは短絡等を引き起こすことなく適正
に配線される。
【００１０】
【実施例】次にこの発明の第１の実施例ついて図面とと
もに詳細に説明する。図１はこの発明の半導体回路装置
を示す断面図、図２はこの発明の半導体回路装置の製造
工程を示す断面図、図５はこの発明の第２の実施例の半
導体回路装置の製造工程を示す断面図である。
【００１１】プリント基板には設計仕様に基づいて回路
パターンが形成されている。そして、その回路パターン
の中には半導体回路素子の電極と接続するための回路パ
ターンも同時に形成されている。
【００１２】図２（ａ）に示すように、プリント基板３
に第１の半導体回路素子１をフリップチップ方式により
接合した。フリップチップ方式では、第１の半導体回路
素子１の下面に形成された電極に半田よりなるバンプ電
極４を取り付けて、その第１の半導体回路素子１をバン
プ電極４がプリント基板３上に形成された回路パターン
８と当接するように実装する。その後に半田リフローに
よりバンプ電極４の半田を溶融して回路パターン８と接
合し、第１の半導体回路素子１とプリント基板３の機械
的な接合および半導体回路素子の電極と回路パターン８
の電気的な接続を得た。
【００１３】図２（ｂ）に示すように、第１の半導体回
路素子１は熱硬化性のエポキシ樹脂等の封止樹脂６にて
封止する。この封止工程は封止樹脂６を第１の半導体回
路素子１の周辺に注入し、第１の半導体回路素子１を被
覆保護する。ここで用いられる封止樹脂６は一般的に粘
性の高いものであるために、プリント基板３上で注入し
た封止樹脂６の形状は、第１の半導体回路素子１の直上
で最も高く、周辺部に行くほど低くなっていく山状の形
状となっている。第１の半導体回路素子１の周囲には封
止樹脂６が必要以上に流れ出すのを防止するためにガー
ドリング９を形成しておく。そして、封止樹脂６を注入
したプリント基板３は熱硬化炉に入れて、封止樹脂６を
硬化し、第１の半導体回路素子１の封止工程は終了す
る。
【００１４】以上のようにして形成した封止樹脂６の頂
上部分を図２（ｃ）に示すように切削や研磨等の方法に
より、頂上に平坦部を形成する。
【００１５】図２（ｄ）に示すように、平坦部の上に第
２の半導体回路素子２を実装する。この第２の半導体回
路素子２は上面に外部と接続するための電極が形成され
ているものである。そして第２の半導体回路素子２の電
極とプリント基板３の回路パターン８をワイヤボンディ
ング法により接続する。ワイヤボンディング法は第２の
半導体回路素子２の上面に形成された電極とプリント基
板３上の回路パターン８とを金属性の細いワイヤ５で接
続するものである。ワイヤ５としては２５μｍ程度の太
さのアルミニウムや金の金属材料よりなるワイヤ５を用
いた。接続方法としては超音波熱圧着ボンディングにて
行った。超音波熱圧着ボンディングはワイヤ５を回路パ
ターン８に接続するためのエネルギーとして約１５０℃
程度の温度と超音波を用い、ワイヤ５の先端に作られた
ボールを第２の半導体回路素子２の上面に形成された電
極の圧着する。そして、プリント基板３の回路パターン
８との接合はワイヤ５を挿通するキャピラリーの縁でワ
イヤ５を押しつぶすようにして圧着するようになる。
【００１６】ワイヤボンディングを終了した第２の半導
体回路素子２は、図２（ｅ）に示すように、第２の半導
体回路素子２本体およびワイヤ５を機械的に保護するた
めにチップコートを行う。第１の半導体回路素子１の封
止で用いた方法と同様に、封止樹脂７として熱硬化性の
エポキシ樹脂を半導体回路素子の周辺に注入し、硬化さ
せることにより第２の半導体回路素子２およびワイヤ５
の封止を行う。
【００１７】以上のようにして図１に示すような半導体
回路装置を構成したことにより、第１の半導体回路素子
１の上に第２の半導体回路素子２が実装された状態とな
り、プリント基板３上での半導体回路素子の占有する面
積が縮小する。
【００１８】次に第２の実施例について図５とともに説
明する。図５（ａ）に示すように第１の半導体回路素子
１を実装する工程は第１の実施例と全く同様の方法で行
った。そして、図５（ｂ）に示すように、第１の半導体
回路素子１のバンプ電極４を保護するために第１の半導
体回路素子１の側面および下面を封止樹脂６で被覆す
る。封止樹脂６を硬化させる工程は第１の実施例と同様
の方法で行う。そして図５（ｃ）に示すように封止樹脂
６の硬化が終了した後に第１の半導体回路素子１の上面
を絶縁シート１０で被覆する。この絶縁シート１０は例
えばゴム等の合成樹脂で形成した。そして図５（ｄ）に
示すようにこの絶縁シート１０の上に第２の半導体回路
素子２を実装し、ワイヤボンディングを第１の実施例と
同様の方法で行った。最後に図５（ｅ）に示すように樹
脂封止して半導体回路装置を完成する。
【００１９】以上のような第２の実施例による構成とし
ても第１の半導体回路素子１の上に第２の半導体回路素
子２が実装された状態となり、プリント基板３上での半
導体回路素子の占有する面積が縮小する。
【００２０】以上の説明の中では、第１の半導体回路素
子の引出し用電極とプリント基板の回路パターンとの接
続方法としてフリップチップ方式による接続方法で説明
してきたが、この発明はこのフリップチップ方式による
接続方法に限定されるものではない。プリント基板の回
路パターンの上にペデスタルを形成し、そのペデスタル
に第１の半導体回路素子の電極を当接させて接合したペ
デスタル方式により第１の半導体回路素子とプリント基
板の回路パターンの接続を図ったものでも同様の効果を
得られる。この他にも半導体回路素子の下面に引出し電
極が形成された半導体回路素子をプリント基板に接続す
る方法であれば、この発明による効果が得られる。第１
の半導体回路素子の引出し用電極とプリント基板の回路
パターンの電気的な接続方法は設計者が任意に選択でき
るものである。
【００２１】
【発明の効果】この発明によると、半導体回路素子の下
面に電極が形成された第１の半導体回路素子をプリント
基板の回路パターンと電気的に接続するように実装し、
該第１の半導体回路素子の上に絶縁部材を介して第２の
半導体回路素子を実装するとともに、第２の半導体回路
素子とプリント基板の回路パターンをワイヤボンディン
グ法にて接続したので、第１の半導体回路素子の上に第
２の半導体回路素子が実装された状態となり、プリント
基板上での半導体回路素子の占有する面積が縮小する。
従って、この半導体回路装置を用いたプリント基板全体
の小型化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例の半導体回路装置を示
す断面図である。
【図２】この発明の第１の実施例の半導体回路装置の製
造段階を示す断面図である。
【図３】従来のフリップチップ方式による半導体回路装
置を示す断面図である。
【図４】従来のワイヤボンディング法で接続した半導体
回路装置を示す断面図である。
【図５】この発明の第２の実施例の半導体回路素子の製
造段階を示す断面図である。
【符号の説明】
１ 第１の半導体回路素子 ２ 第２の半導体回路素子 ３ プリント基板 ４ バンプ電極 ５ ワイヤ ６、７ 封止樹脂 ８ 回路パターン ９ ガードリング １０ 絶縁シート １１ 半導体回路素子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体回路素子の下面に引出し用電極が
    形成された第１の半導体回路素子をプリント基板に実装
    し、前記引出し用電極と前記プリント基板の回路パター
    ンをワイヤレスボンディング法により接続するととも
    に、前記第１の半導体回路素子の上に絶縁部材を介して
    第２の半導体回路素子を実装し、前記第２の半導体回路
    素子の引出し用電極と前記プリント基板の回路パターン
    を導電性のワイヤで接続するワイヤボンディング法にて
    接続したことを特徴とする半導体回路装置。
JP4349823A 1992-12-02 1992-12-02 半導体回路装置 Pending JPH06177323A (ja)

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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0727819A3 (ja) * 1995-02-15 1996-08-28 Mitsubishi Electric Corp
EP0915505A1 (en) * 1997-11-06 1999-05-12 Sharp Kabushiki Kaisha Semiconductor device package, manufacturing method thereof and circuit board therefor
US6165815A (en) * 1996-02-20 2000-12-26 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
WO2001018864A1 (en) * 1999-09-03 2001-03-15 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
FR2813708A1 (fr) * 2000-09-01 2002-03-08 Orient Semiconductor Elect Ltd Procede ameliore de montage de pastilles dans des processus de technologie a pastilles a protuberances
KR100384333B1 (ko) * 1999-06-07 2003-05-16 앰코 테크놀로지 코리아 주식회사 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US7015063B2 (en) 1998-03-31 2006-03-21 Micron Technology, Inc. Methods of utilizing a back to back semiconductor device module
WO2007026392A1 (ja) * 2005-08-30 2007-03-08 Spansion Llc 半導体装置およびその製造方法
JP2007294609A (ja) * 2006-04-24 2007-11-08 Sony Corp 半導体装置及びその製造方法
JP2008211187A (ja) * 2007-02-26 2008-09-11 Nepes Corp 半導体パッケージ及びその製造方法
CN102956572A (zh) * 2012-12-10 2013-03-06 天津威盛电子有限公司 一种新型电子器件的封装

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0727819A3 (ja) * 1995-02-15 1996-08-28 Mitsubishi Electric Corp
US6165815A (en) * 1996-02-20 2000-12-26 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US6337227B1 (en) 1996-02-20 2002-01-08 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US6989285B2 (en) 1996-05-20 2006-01-24 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US7371612B2 (en) 1996-05-20 2008-05-13 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package
EP0915505A1 (en) * 1997-11-06 1999-05-12 Sharp Kabushiki Kaisha Semiconductor device package, manufacturing method thereof and circuit board therefor
US7282789B2 (en) 1998-03-31 2007-10-16 Micron Technology, Inc. Back-to-back semiconductor device assemblies
US7015063B2 (en) 1998-03-31 2006-03-21 Micron Technology, Inc. Methods of utilizing a back to back semiconductor device module
US7057291B2 (en) * 1998-03-31 2006-06-06 Micron Technology, Inc. Methods for securing vertically mountable semiconductor devices in back-to back relation
KR100384333B1 (ko) * 1999-06-07 2003-05-16 앰코 테크놀로지 코리아 주식회사 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법
WO2001018864A1 (en) * 1999-09-03 2001-03-15 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US6621172B2 (en) 1999-09-03 2003-09-16 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
FR2813708A1 (fr) * 2000-09-01 2002-03-08 Orient Semiconductor Elect Ltd Procede ameliore de montage de pastilles dans des processus de technologie a pastilles a protuberances
WO2007026392A1 (ja) * 2005-08-30 2007-03-08 Spansion Llc 半導体装置およびその製造方法
US7626253B2 (en) 2005-08-30 2009-12-01 Spansion Llc Computing device including a stacked semiconductor device
US7859096B2 (en) 2005-08-30 2010-12-28 Spansion, Llc Semiconductor device
US8330263B2 (en) 2005-08-30 2012-12-11 Spansion Llc Semiconductor device
US8329562B2 (en) 2005-08-30 2012-12-11 Spansion Llc Methods of making a semiconductor device
US9041177B2 (en) 2005-08-30 2015-05-26 Valley Device Management Semiconductor device with sealing resin
US9472540B2 (en) 2005-08-30 2016-10-18 Valley Device Management Methods for making semiconductor device with sealing resin
US9837397B2 (en) 2005-08-30 2017-12-05 Valley Device Management Non-volatile memory and devices that use the same
JP2007294609A (ja) * 2006-04-24 2007-11-08 Sony Corp 半導体装置及びその製造方法
JP2008211187A (ja) * 2007-02-26 2008-09-11 Nepes Corp 半導体パッケージ及びその製造方法
CN102956572A (zh) * 2012-12-10 2013-03-06 天津威盛电子有限公司 一种新型电子器件的封装

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