JPH06177331A - 出力バッファのｅｓｄ保護 - Google Patents
出力バッファのｅｓｄ保護Info
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- JPH06177331A JPH06177331A JP5133764A JP13376493A JPH06177331A JP H06177331 A JPH06177331 A JP H06177331A JP 5133764 A JP5133764 A JP 5133764A JP 13376493 A JP13376493 A JP 13376493A JP H06177331 A JPH06177331 A JP H06177331A
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- esd
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 出力バッファのＥＳＤ保護技術を実現する。
【構成】 ｐ−チャネル出力トランジスタが存在した場
合のように、正のＥＳＤ電圧を固定する働きをするｐ−
ｎ接合がないため、ｎ−チャネル出力トランジスタ２０
１，２０２のみが存在するとき、特に静電放電（ＥＳ
Ｄ）保護の問題に当面する。本技術において、出力トラ
ンジスタそれ自身は、ＥＳＤ電流をパワー供給導電体
（ＶSS）に流すために用いられる。ｎ−チャネル出力ト
ランジスタのターン・オンを補助するために、トランジ
スタ２０８はボンディング・パッド２００を、ｐ−チャ
ネル・プレ−ドライバ・トランジスタ２１０が中に形成
されるｎ−タブ２１３に結合させる。このトランジスタ
を通しての伝導により、ＥＳＤが起こった時、ｎ−タブ
電圧が上昇し、それによって本技術によって得られる保
護する可能性のあるｐ−チャネル・プレ−ドライバ・ト
ランジスタのｐ−ｎ接合のターン・オン電圧制限が防止
される。
合のように、正のＥＳＤ電圧を固定する働きをするｐ−
ｎ接合がないため、ｎ−チャネル出力トランジスタ２０
１，２０２のみが存在するとき、特に静電放電（ＥＳ
Ｄ）保護の問題に当面する。本技術において、出力トラ
ンジスタそれ自身は、ＥＳＤ電流をパワー供給導電体
（ＶSS）に流すために用いられる。ｎ−チャネル出力ト
ランジスタのターン・オンを補助するために、トランジ
スタ２０８はボンディング・パッド２００を、ｐ−チャ
ネル・プレ−ドライバ・トランジスタ２１０が中に形成
されるｎ−タブ２１３に結合させる。このトランジスタ
を通しての伝導により、ＥＳＤが起こった時、ｎ−タブ
電圧が上昇し、それによって本技術によって得られる保
護する可能性のあるｐ−チャネル・プレ−ドライバ・ト
ランジスタのｐ−ｎ接合のターン・オン電圧制限が防止
される。
Description
【０００１】
【産業上の利用分野】本発明の背景 本発明の分野 本発明は静電的放電（ＥＳＤ）に対する保護を有する集
積回路に係る。
積回路に係る。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来技
術の記述 静電的放電からの集積回路の保護は、重要な設計上の注
意点であり、特にトランジスタ電極の寸法が１．５ミク
ロンレベルまで小さくなった場合は重要である。保護技
術を用いなければ、パッケージ端子から集積回路ボンデ
ィングパッドに生じる過度に高いＥＳＤ電圧は、容易に
入力又は出力回路に損傷を与える。低濃度ドープドレイ
ン（ＬＤＤ）構造及びシリサイドソース／ドレイン領域
を用いることにより、ＥＳＤの許容度が増し、特にｎ−
チャネル電界効果トランジスタを用いた出力バッファに
おいては、そうであることがわかっている。シー・ダブ
リ（C.Duvvury)及びシー．ディアツ（C.Diaz) による
“効率のよい出力ＥＳＤ保護のためのＮＭＯＳのダイナ
ミックゲート・カップリング”と題する最近の論文、プ
ロシーディングス・オブ・ザ・アイアールピーエス（Pr
oceedings of the IRPS)（１９９２）は、出力トランジ
スタのゲートを、ボンディングパッドに結合するため
に、フィールド酸化物容量を用いることにより、改善さ
れたＥＳＤ特性が得られることを示している。論文中の
図６を参照のこと。その技術において、出力トランジス
タはＥＳＤ電流を運ぶように作られる。しかし、フィー
ルド酸化物容量はボンディングパッドの容量性負荷を好
ましくないほど増し、大きな出力トランジスタが必要に
なる。
術の記述 静電的放電からの集積回路の保護は、重要な設計上の注
意点であり、特にトランジスタ電極の寸法が１．５ミク
ロンレベルまで小さくなった場合は重要である。保護技
術を用いなければ、パッケージ端子から集積回路ボンデ
ィングパッドに生じる過度に高いＥＳＤ電圧は、容易に
入力又は出力回路に損傷を与える。低濃度ドープドレイ
ン（ＬＤＤ）構造及びシリサイドソース／ドレイン領域
を用いることにより、ＥＳＤの許容度が増し、特にｎ−
チャネル電界効果トランジスタを用いた出力バッファに
おいては、そうであることがわかっている。シー・ダブ
リ（C.Duvvury)及びシー．ディアツ（C.Diaz) による
“効率のよい出力ＥＳＤ保護のためのＮＭＯＳのダイナ
ミックゲート・カップリング”と題する最近の論文、プ
ロシーディングス・オブ・ザ・アイアールピーエス（Pr
oceedings of the IRPS)（１９９２）は、出力トランジ
スタのゲートを、ボンディングパッドに結合するため
に、フィールド酸化物容量を用いることにより、改善さ
れたＥＳＤ特性が得られることを示している。論文中の
図６を参照のこと。その技術において、出力トランジス
タはＥＳＤ電流を運ぶように作られる。しかし、フィー
ルド酸化物容量はボンディングパッドの容量性負荷を好
ましくないほど増し、大きな出力トランジスタが必要に
なる。
【０００３】ある程度似た従来技術が図１に示されてお
り、この図で出力バッファ１０はボンディングパッド１
１に接続されている。保護用ｎ−チャネルトランジスタ
１３がＥＳＤ電流（Ｉ）をパワー供給導電体Ｖssに流す
ため、ボンディングパッドに接続されている。ＥＳＤ電
圧は典型的な場合、一設計で約１０ピコファラッドの容
量１２により、トランジスタ１３のゲートに伝えられ
る。このように伝達することにより、ＥＳＤが起ってい
る間、バイポーラ降伏動作により、トランジスタ１３が
導電性になり、電流Ｉを流せるようになる。抵抗１４は
典型的な場合、約２キロオームで、Ｖssに導通となるよ
うに、トランジスタ１３のゲート上に正電荷を発生さ
せ、それによりＥＳＤが消滅した後、トランジスタ１３
をオフにする。このようにして、トランジスタ１３は出
力バッファの通常の動作中は、導通とならない。しか
し、図１の回路は保護トランジスタが十分大きく、比較
的大きなＥＳＤ電流を運ぶことができるよう十分大きい
必要がある。この要求により、出力バッファを設けるの
に必要な面積が増す。加えて、トランジスタ１３はバッ
ファ１０に容量性負荷を追加し、それはまたバッファに
駆動能力をつけ加えるという好ましくない要求になり、
従って大きさが増す。
り、この図で出力バッファ１０はボンディングパッド１
１に接続されている。保護用ｎ−チャネルトランジスタ
１３がＥＳＤ電流（Ｉ）をパワー供給導電体Ｖssに流す
ため、ボンディングパッドに接続されている。ＥＳＤ電
圧は典型的な場合、一設計で約１０ピコファラッドの容
量１２により、トランジスタ１３のゲートに伝えられ
る。このように伝達することにより、ＥＳＤが起ってい
る間、バイポーラ降伏動作により、トランジスタ１３が
導電性になり、電流Ｉを流せるようになる。抵抗１４は
典型的な場合、約２キロオームで、Ｖssに導通となるよ
うに、トランジスタ１３のゲート上に正電荷を発生さ
せ、それによりＥＳＤが消滅した後、トランジスタ１３
をオフにする。このようにして、トランジスタ１３は出
力バッファの通常の動作中は、導通とならない。しか
し、図１の回路は保護トランジスタが十分大きく、比較
的大きなＥＳＤ電流を運ぶことができるよう十分大きい
必要がある。この要求により、出力バッファを設けるの
に必要な面積が増す。加えて、トランジスタ１３はバッ
ファ１０に容量性負荷を追加し、それはまたバッファに
駆動能力をつけ加えるという好ましくない要求になり、
従って大きさが増す。
【０００４】場合によっては、正のＥＳＤ電圧に対する
保護は、ｐ−チャネル出力トランジスタの存在によって
も改善される。その場合、ボンディングパッドに接続さ
れたドレイン電極のｐ−ｎ接合は、正のＥＳＤ電圧を、
パワー供給導電体に固定する働きをする。しかし、ある
種の設計では、ｎ−チャネル出力トランジスタのみを使
用する。たとえば、ＴＴＬ出力バッファはプルアップ及
びプルダウム・デバイスの両方に対して、典型的な場合
ｎ−チャネルトランジスタを使用する。より最近では、
標準計算機システムインターフェイス（ＳＣＳＩ）チッ
プは、典型的な場合ｎ−チャネルトランジスタのみを使
用した出力バッファを有する。従って、出力バッファと
ともに効果的で、従来技術に付随したある種の問題を軽
減する改善されたＥＳＤ保護技術を実現することが望ま
しい。
保護は、ｐ−チャネル出力トランジスタの存在によって
も改善される。その場合、ボンディングパッドに接続さ
れたドレイン電極のｐ−ｎ接合は、正のＥＳＤ電圧を、
パワー供給導電体に固定する働きをする。しかし、ある
種の設計では、ｎ−チャネル出力トランジスタのみを使
用する。たとえば、ＴＴＬ出力バッファはプルアップ及
びプルダウム・デバイスの両方に対して、典型的な場合
ｎ−チャネルトランジスタを使用する。より最近では、
標準計算機システムインターフェイス（ＳＣＳＩ）チッ
プは、典型的な場合ｎ−チャネルトランジスタのみを使
用した出力バッファを有する。従って、出力バッファと
ともに効果的で、従来技術に付随したある種の問題を軽
減する改善されたＥＳＤ保護技術を実現することが望ま
しい。
【０００５】
【課題を解決するための手段】本発明の要約
【０００６】出力トランジスタを保護するための技術を
発明した。この技術において、ＥＳＤが起っている間、
出力トランジスタを導通させるための手段が備わってい
る。中にプレ−ドライバ・トランジスタ（たとえばｐ−
チャネル）が形成ささるドープされた半導体領域（たと
えばｎ−タブ）が出力導電体に結合され、ＥＳＤが起っ
た時、電圧が上るようになっている。この構成により、
プレ−ドライバ・トランジスタと中にそれが形成される
タブ領域によって形成されるダイオードにより固定され
ることなく、ＥＳＤが起っている間、出力トランジスタ
はより完全にターンオンすることが可能になる。
発明した。この技術において、ＥＳＤが起っている間、
出力トランジスタを導通させるための手段が備わってい
る。中にプレ−ドライバ・トランジスタ（たとえばｐ−
チャネル）が形成ささるドープされた半導体領域（たと
えばｎ−タブ）が出力導電体に結合され、ＥＳＤが起っ
た時、電圧が上るようになっている。この構成により、
プレ−ドライバ・トランジスタと中にそれが形成される
タブ領域によって形成されるダイオードにより固定され
ることなく、ＥＳＤが起っている間、出力トランジスタ
はより完全にターンオンすることが可能になる。
【０００７】
【実施例】詳細な記述 この詳細な記述は、改善された集積回路静電的放電保護
技術に関してである。それは単一伝導形のプル−アップ
及びプル−ダウントランジスタを有する出力バッファと
ともに用いると有利である。一例では、ｎ−チャネル出
力デバイスが示ささる。ｐ−チャネル出力デバイスとと
もに用いるための同程度の保護回路は、図示されたもの
と同じである。ただし、ｎ−チャネルトランジスタの代
りにｐ−チャネルトランジスタが用いられ、パワー供給
接続は、図示されたものと反対であることが異なる。
技術に関してである。それは単一伝導形のプル−アップ
及びプル−ダウントランジスタを有する出力バッファと
ともに用いると有利である。一例では、ｎ−チャネル出
力デバイスが示ささる。ｐ−チャネル出力デバイスとと
もに用いるための同程度の保護回路は、図示されたもの
と同じである。ただし、ｎ−チャネルトランジスタの代
りにｐ−チャネルトランジスタが用いられ、パワー供給
接続は、図示されたものと反対であることが異なる。
【０００８】図示の実施例を参照すると、出力導電体
（ボンディングパッド２００）がｎ−チャネル・プル−
アップ・トランジスタ２０１とｎ−チャネル・プル−ダ
ウン・トランジスタ２０２に接続されている。本発明の
一実施例において、トランジスタ２０１及び２０２のゲ
ートは保護トランジスタ２０３及び２０４に接続され、
それはまた図示されるように、ボンディングパッド２０
０に接続されている。更に、保護トランジスタ２０３及
び２０４のゲートは、共通節点２０７における容量２０
５と抵抗２０６に接続されている。正電圧ＥＳＤが起っ
ている間、高電圧が容量２０５を通ってトランジスタ２
０３及び２０４のゲートに伝えられる。このように伝え
られることによって、これらのトランジスタのゲート上
の電圧は、やはりボンディングパッド２００に接続され
たそれらのソース／ドレイン領域上の電圧とほぼ同じま
で増す。これによってトランジスタ２０３及び２０４に
かかる降伏電圧は低下し、比較的低電圧において、バイ
ポーラ動作によって、それらを導通させる。（当業者に
は周知のように、各ＭＯＳトランジスタはＭＯＳデバイ
スのソース、チャネル及びドレイン領域に対応するエミ
ッタ、ベース及びコレクタ領域を含む並列に接続された
バイポーラトランジスタを有すると考えてもよい。）保
護トランジスタ２０３及び２０４を通してこのように伝
わることにより、また出力トランジスタ２０１及び２０
２のゲート上の電圧も、それぞれ上る。このように伝わ
ることにより、またこれら出力トランジスタの降伏閾値
が下り、これらのトランジスタを通して、ＥＳＤ電流を
それらの各パワー供給導電体ＶDD及びＶSSにバイポーラ
伝導させることが可能になる。
（ボンディングパッド２００）がｎ−チャネル・プル−
アップ・トランジスタ２０１とｎ−チャネル・プル−ダ
ウン・トランジスタ２０２に接続されている。本発明の
一実施例において、トランジスタ２０１及び２０２のゲ
ートは保護トランジスタ２０３及び２０４に接続され、
それはまた図示されるように、ボンディングパッド２０
０に接続されている。更に、保護トランジスタ２０３及
び２０４のゲートは、共通節点２０７における容量２０
５と抵抗２０６に接続されている。正電圧ＥＳＤが起っ
ている間、高電圧が容量２０５を通ってトランジスタ２
０３及び２０４のゲートに伝えられる。このように伝え
られることによって、これらのトランジスタのゲート上
の電圧は、やはりボンディングパッド２００に接続され
たそれらのソース／ドレイン領域上の電圧とほぼ同じま
で増す。これによってトランジスタ２０３及び２０４に
かかる降伏電圧は低下し、比較的低電圧において、バイ
ポーラ動作によって、それらを導通させる。（当業者に
は周知のように、各ＭＯＳトランジスタはＭＯＳデバイ
スのソース、チャネル及びドレイン領域に対応するエミ
ッタ、ベース及びコレクタ領域を含む並列に接続された
バイポーラトランジスタを有すると考えてもよい。）保
護トランジスタ２０３及び２０４を通してこのように伝
わることにより、また出力トランジスタ２０１及び２０
２のゲート上の電圧も、それぞれ上る。このように伝わ
ることにより、またこれら出力トランジスタの降伏閾値
が下り、これらのトランジスタを通して、ＥＳＤ電流を
それらの各パワー供給導電体ＶDD及びＶSSにバイポーラ
伝導させることが可能になる。
【０００９】ＥＳＤが起り始めてから一定の時間が経過
した後、抵抗２０６を通りＶSS導電体への電流は、節点
２０７の電圧を下げ、その結果保護トランジスタ２０３
及び２０４のゲート上の電圧も下る。低くなったゲート
電圧はこれらのトランジスタの降伏閾値を上げ、いくつ
かの点でそれらをオフにする。従って、出力トランジス
タ２０１及び２０２のゲートはもはや高電圧にはなら
ず、これらのトランジスタはまたいくつかの点で、バイ
ポーラ降伏動作により、伝導が止る。しかし、通常の回
路動作において、節点２０７は抵抗２０６を通して低く
保たれ、そのため保護トランジスタ２０３及び２０４を
通しての伝導は起らない。従って、通常の回路動作は損
われない。容量２０５は０．２ないし５０ピコファラッ
ドの範囲の値をもち、抵抗２０６は２００オームから５
０キロオームの範囲の値をもつことが望ましい。更に、
これらのデバイスによって生じるＲＣ時定数は、１ない
し５０ナノ秒の範囲が望ましい。一実施例において、容
量２０５は３．３ピコ秒の名目上の値をもち、一方抵抗
２０６は３キロオームの名目上の値をもつ。これらの値
により、約１０ナノ秒の名目上のＲＣ時定数が生じる。
した後、抵抗２０６を通りＶSS導電体への電流は、節点
２０７の電圧を下げ、その結果保護トランジスタ２０３
及び２０４のゲート上の電圧も下る。低くなったゲート
電圧はこれらのトランジスタの降伏閾値を上げ、いくつ
かの点でそれらをオフにする。従って、出力トランジス
タ２０１及び２０２のゲートはもはや高電圧にはなら
ず、これらのトランジスタはまたいくつかの点で、バイ
ポーラ降伏動作により、伝導が止る。しかし、通常の回
路動作において、節点２０７は抵抗２０６を通して低く
保たれ、そのため保護トランジスタ２０３及び２０４を
通しての伝導は起らない。従って、通常の回路動作は損
われない。容量２０５は０．２ないし５０ピコファラッ
ドの範囲の値をもち、抵抗２０６は２００オームから５
０キロオームの範囲の値をもつことが望ましい。更に、
これらのデバイスによって生じるＲＣ時定数は、１ない
し５０ナノ秒の範囲が望ましい。一実施例において、容
量２０５は３．３ピコ秒の名目上の値をもち、一方抵抗
２０６は３キロオームの名目上の値をもつ。これらの値
により、約１０ナノ秒の名目上のＲＣ時定数が生じる。
【００１０】回路は出力トランジスタの伝導が、ナノ秒
当り１００ボルト以上と急速に上昇するボンディングパ
ッド上の電圧を生じるＥＳＤが起った時にのみ得られる
よう設計するのが望ましい。そのようにすると、通常の
情報信号が保護回路を通して伝導を起すことはない。容
量２０５はたとえばＭＯＳ型で、その場合、導電性ポリ
シリコン層が第１の容量プレートを形成し、ドープされ
た半導体基板（又はタブ）領域は第２の容量プレートを
形成し、ゲートレベルの二酸化シリコン層は、容量誘電
体を形成する。あるいは、容量はプレート用に２つのポ
リシリコン層を含み、その間に堆積させた誘電体を含ん
でもよい。なお、他の型の容量も当業者には知られてお
り、用いてもよい。たとえば、抵抗２０６は以下で述べ
る抵抗２０９と同様の方式で形成してもよい。しかし、
それはｐ−タブ中に形成するか、ポリシリコン又はシリ
サイド型の堆積させた抵抗とするか、あるいは当業者に
は周知の別の型でよい。
当り１００ボルト以上と急速に上昇するボンディングパ
ッド上の電圧を生じるＥＳＤが起った時にのみ得られる
よう設計するのが望ましい。そのようにすると、通常の
情報信号が保護回路を通して伝導を起すことはない。容
量２０５はたとえばＭＯＳ型で、その場合、導電性ポリ
シリコン層が第１の容量プレートを形成し、ドープされ
た半導体基板（又はタブ）領域は第２の容量プレートを
形成し、ゲートレベルの二酸化シリコン層は、容量誘電
体を形成する。あるいは、容量はプレート用に２つのポ
リシリコン層を含み、その間に堆積させた誘電体を含ん
でもよい。なお、他の型の容量も当業者には知られてお
り、用いてもよい。たとえば、抵抗２０６は以下で述べ
る抵抗２０９と同様の方式で形成してもよい。しかし、
それはｐ−タブ中に形成するか、ポリシリコン又はシリ
サイド型の堆積させた抵抗とするか、あるいは当業者に
は周知の別の型でよい。
【００１１】本発明の技術において、ＥＳＤが起ってい
る間、プレ−ドライバ・トランジスタが中に形成される
タブ領域上の電圧をおし上げるための手段も設けられ
る。この電圧上昇により、プレ−ドライバのドレインか
ら、下のタブへの伝導が、ＥＳＤが起っている間、付随
した出力トランジスタのゲート上の電圧が制限されるの
が、防止される。すなわち、図２に示されるように、プ
レ−ドライバ・トランジスタ２１０のｐ形ドレインは、
中にドレインが形成されている下のｎ形タブ領域と、ダ
イオード２１２を形成する。従来技術のＣＭＯＳ集積回
路設計においては、タブ２１３は直接ＶDD導電体に接続
されるであろう。従って、ダイオード２１２を通しての
伝導は、出力トランジスタ２０２のゲート上の電圧を、
ＥＳＤが起っている間、ＶDD導電体上の電圧より、１つ
の接合の電圧降下以上にならないように制限するであろ
う。ダイオード２１２のこの制限効果によって、保護ト
ランジスタ２０４の上述の動作の効果に、好ましくない
制限がおかれるであろう。従って、本発明の実施例にお
いて、トランジスタ２０８はボンディングパッド２００
とｎ−タブ２１３の間に接続される。このトランジスタ
はまた、ＥＳＤが起っている時、バイポーラ降伏を示
し、それによって電荷をｎ−タブ２１３に伝導させ、そ
の電圧を上げる。
る間、プレ−ドライバ・トランジスタが中に形成される
タブ領域上の電圧をおし上げるための手段も設けられ
る。この電圧上昇により、プレ−ドライバのドレインか
ら、下のタブへの伝導が、ＥＳＤが起っている間、付随
した出力トランジスタのゲート上の電圧が制限されるの
が、防止される。すなわち、図２に示されるように、プ
レ−ドライバ・トランジスタ２１０のｐ形ドレインは、
中にドレインが形成されている下のｎ形タブ領域と、ダ
イオード２１２を形成する。従来技術のＣＭＯＳ集積回
路設計においては、タブ２１３は直接ＶDD導電体に接続
されるであろう。従って、ダイオード２１２を通しての
伝導は、出力トランジスタ２０２のゲート上の電圧を、
ＥＳＤが起っている間、ＶDD導電体上の電圧より、１つ
の接合の電圧降下以上にならないように制限するであろ
う。ダイオード２１２のこの制限効果によって、保護ト
ランジスタ２０４の上述の動作の効果に、好ましくない
制限がおかれるであろう。従って、本発明の実施例にお
いて、トランジスタ２０８はボンディングパッド２００
とｎ−タブ２１３の間に接続される。このトランジスタ
はまた、ＥＳＤが起っている時、バイポーラ降伏を示
し、それによって電荷をｎ−タブ２１３に伝導させ、そ
の電圧を上げる。
【００１２】ｎ−タブ２１３上の電圧を上げられるよう
にするため、ｎ−タブは直接ＶDD導電体に接続されず、
抵抗２０９を通して接続される。このトランジスタはダ
イオード２１２を通りＶDD導電体への伝導を制限し、従
って出力トランジスタ２０２のゲート上の電圧を、ＥＳ
Ｄが起っている間、より高いレベルに上げることが可能
になる。抵抗２０９は実施例では約６００オームの値を
もち、典型的な場合、約５０ないし５００オームの範囲
内にある。抵抗は堆積させた（たとえばポリシリコン）
抵抗でもよく、あるいは半導体基板中の拡散させた領域
あるいは他の型でよい。たとえば、図３に示されるよう
に、ｎ−タブ３１は抵抗２０９を形成するために用いて
もよく、それはｎ+ 接触領域３７を通して、ＶDDに接続
される。抵抗はｎ+ 接触領域３６、導電体３９及びｎ+
接触領域３５を経由して、図２中の領域２１３に対応す
るｎ−タブ３０に接続される。ソース／ドレイン領域３
２及び３４とゲート電極３３を含むｐ−チャネル・プレ
−ドライバ・トランジスタ（図２の２１０）が、ｎ−タ
ブ３０中に形成される。プレ−ドライバ相補インバータ
２１４中のｐ−チャネルトランジスタは、同様にＶDDに
接続されたｎ−タブ中か、トランジスタ２１０と同じｎ
−タブ中に配置される。
にするため、ｎ−タブは直接ＶDD導電体に接続されず、
抵抗２０９を通して接続される。このトランジスタはダ
イオード２１２を通りＶDD導電体への伝導を制限し、従
って出力トランジスタ２０２のゲート上の電圧を、ＥＳ
Ｄが起っている間、より高いレベルに上げることが可能
になる。抵抗２０９は実施例では約６００オームの値を
もち、典型的な場合、約５０ないし５００オームの範囲
内にある。抵抗は堆積させた（たとえばポリシリコン）
抵抗でもよく、あるいは半導体基板中の拡散させた領域
あるいは他の型でよい。たとえば、図３に示されるよう
に、ｎ−タブ３１は抵抗２０９を形成するために用いて
もよく、それはｎ+ 接触領域３７を通して、ＶDDに接続
される。抵抗はｎ+ 接触領域３６、導電体３９及びｎ+
接触領域３５を経由して、図２中の領域２１３に対応す
るｎ−タブ３０に接続される。ソース／ドレイン領域３
２及び３４とゲート電極３３を含むｐ−チャネル・プレ
−ドライバ・トランジスタ（図２の２１０）が、ｎ−タ
ブ３０中に形成される。プレ−ドライバ相補インバータ
２１４中のｐ−チャネルトランジスタは、同様にＶDDに
接続されたｎ−タブ中か、トランジスタ２１０と同じｎ
−タブ中に配置される。
【００１３】プレ−ドライバ・トランジスタが中に形成
されるタブ上の電圧を上昇させる本発明の技術は、出力
トランジスタをＥＳＤが起っている間導通させるため
に、図２に示された実施例とは独立に行ってもよい。た
とえば、トランジスタ（たとえば２０４）を追加せず、
容量とともに、出力トランジスタのゲート（たとえば２
０２）をボンディングパッドに直接接続する従来技術を
用いてもよい。その場合、中にプレ−ドライバ・トラン
ジスタ（たとえば２１０）が形成されるタブ（たとえば
ｎ−タブ２１３）の電圧を上昇させるための手段（たと
えばトランジスタ２０８）及び抵抗２０９を含めること
により、やはり重要な利点が得られるであろう。このタ
ブの電圧を上昇させることは、やはりドレイン−基板ダ
イオード（たとえば２１２）が、出力トランジスタのゲ
ートに印加される電圧を妨害しないようにする働きをす
る。図３に示された例では、プレ−ドライバが中に形成
されるタブは、相対する伝導形（たとえばｐ形）の半導
体基板（たとえば４０）中に形成されたドープ半導体領
域（たとえば３０）である。その方式において、タブは
ｐ−ｎ接合により、基板から分離されている。分離によ
り、タブ上の電圧を基板電圧に対して上ることが可能に
なり、それによって、もし基板全体の電圧がＥＳＤが起
っている間上った場合に存在するであろう大きな容量性
負荷が避けられる。しかし、他の型のタブ分離技術も知
られている。たとえば、第２のドープ半導体領域から第
１のドープ半導体領域を分離するために、二酸化シリコ
ン領域を用いることは、当業者には“誘電体分離”とし
て知られ、これに含まれる。
されるタブ上の電圧を上昇させる本発明の技術は、出力
トランジスタをＥＳＤが起っている間導通させるため
に、図２に示された実施例とは独立に行ってもよい。た
とえば、トランジスタ（たとえば２０４）を追加せず、
容量とともに、出力トランジスタのゲート（たとえば２
０２）をボンディングパッドに直接接続する従来技術を
用いてもよい。その場合、中にプレ−ドライバ・トラン
ジスタ（たとえば２１０）が形成されるタブ（たとえば
ｎ−タブ２１３）の電圧を上昇させるための手段（たと
えばトランジスタ２０８）及び抵抗２０９を含めること
により、やはり重要な利点が得られるであろう。このタ
ブの電圧を上昇させることは、やはりドレイン−基板ダ
イオード（たとえば２１２）が、出力トランジスタのゲ
ートに印加される電圧を妨害しないようにする働きをす
る。図３に示された例では、プレ−ドライバが中に形成
されるタブは、相対する伝導形（たとえばｐ形）の半導
体基板（たとえば４０）中に形成されたドープ半導体領
域（たとえば３０）である。その方式において、タブは
ｐ−ｎ接合により、基板から分離されている。分離によ
り、タブ上の電圧を基板電圧に対して上ることが可能に
なり、それによって、もし基板全体の電圧がＥＳＤが起
っている間上った場合に存在するであろう大きな容量性
負荷が避けられる。しかし、他の型のタブ分離技術も知
られている。たとえば、第２のドープ半導体領域から第
１のドープ半導体領域を分離するために、二酸化シリコ
ン領域を用いることは、当業者には“誘電体分離”とし
て知られ、これに含まれる。
【００１４】上の実施例は、ボンディングパッド２００
上の高電圧に応答して、ＥＳＤが起っている間、出力ト
ランジスタ（２０１及び２０２）を導通にする保護手段
として、トランジスタ（たとえば２０３及び２０４）と
ＲＣ回路網（容量２０５及び抵抗２０６）を示した。し
かし、保護手段として他の型のデバイスを用いてもよ
い。たとえば、サイリスタはボンディングパッドを出力
トランジスタのゲートに結合し、ボンディングパッド上
の電圧が所望の限界を越えた時、出力トランジスタを導
通にする働きをする。その場合、容量２０５はサイリス
タの制御電極を、ボンディングパッドに結合するために
存在しなくてもよい。更に、プル−ダウン抵抗２０６は
存在する必要はない。ＥＳＤが起っている間、出力トラ
ンジスタを導通させる他の型のデバイスも可能である。
ＥＳＤ電圧が止った時、保護手段はもはや出力トランジ
スタを導通にはせず、それらはプレ−ドライバ回路か
ら、論理信号により、制御するように戻される。通常Ｅ
ＳＤは集積回路が回路ボード又はマルチ・チップモジュ
ール中に接続されていない時起り、従って論理信号はい
ずれにしても存在しない。逆に回路ボード又はモジュー
ル中に接続されている時、通常の動作論理信号は存在せ
ず、ＥＳＤが起る可能性は小さい。ここではディジタル
論理回路について述べたが、保護回路はアナログでもよ
い。従って、所望の動作信号（Ｖin）は一般に、“情報
信号”とよんでもよい。
上の高電圧に応答して、ＥＳＤが起っている間、出力ト
ランジスタ（２０１及び２０２）を導通にする保護手段
として、トランジスタ（たとえば２０３及び２０４）と
ＲＣ回路網（容量２０５及び抵抗２０６）を示した。し
かし、保護手段として他の型のデバイスを用いてもよ
い。たとえば、サイリスタはボンディングパッドを出力
トランジスタのゲートに結合し、ボンディングパッド上
の電圧が所望の限界を越えた時、出力トランジスタを導
通にする働きをする。その場合、容量２０５はサイリス
タの制御電極を、ボンディングパッドに結合するために
存在しなくてもよい。更に、プル−ダウン抵抗２０６は
存在する必要はない。ＥＳＤが起っている間、出力トラ
ンジスタを導通させる他の型のデバイスも可能である。
ＥＳＤ電圧が止った時、保護手段はもはや出力トランジ
スタを導通にはせず、それらはプレ−ドライバ回路か
ら、論理信号により、制御するように戻される。通常Ｅ
ＳＤは集積回路が回路ボード又はマルチ・チップモジュ
ール中に接続されていない時起り、従って論理信号はい
ずれにしても存在しない。逆に回路ボード又はモジュー
ル中に接続されている時、通常の動作論理信号は存在せ
ず、ＥＳＤが起る可能性は小さい。ここではディジタル
論理回路について述べたが、保護回路はアナログでもよ
い。従って、所望の動作信号（Ｖin）は一般に、“情報
信号”とよんでもよい。
【００１５】上で議論したように、本技術は単一伝導形
の出力トランジスタのみを有する出力バッファとともに
用いてもよい。しかし、それはＣＭＯＳ出力バッファと
ともに用いてもよく、その場合ｐ−チャネルトランジス
タはプル−アップデバイスとして働き、ｎ−チャネルト
ランジスタはプル−ダウンデバイスとして働く。その場
合、ｎ−チャネル・プル−ダウンデバイスは、なお図２
に示された回路によって保護される。もし必要なら、ｐ
−チャネルデバイスは同程度の回路で保護してもよく、
ただしトランジスタの伝導は図示されたものと反対で、
また相対するパワー供給接続となる。その場合、２０９
と同程度の抵抗を、中にｎ−チャネル・プレ−ドライバ
トランジスタが形成されるｐ−タブと、ＶSSパワー供給
導電体の間に接続してもよい。実施例ではＭＯＳ型トラ
ンジスタを示したが、本発明はバイポーラデバイス、又
はＢＩＣＭＯＳ技術のような混合した型のデバイスで実
施してもよい。本発明の技術により保護された出力バッ
ファとともに、他のＥＳＤ保護技術を用いてもよい。た
とえば、出力トランジスタのソース／ドレイン電極と出
力導電体（たとえばボンディングパッド２００）の間の
接続は、本件と権利者を同じくする米国特許第４，９９
０，８０２号中に例として示されるように、抵抗を含ん
でもよい。当業者にはなお他の変形が明らかである。
の出力トランジスタのみを有する出力バッファとともに
用いてもよい。しかし、それはＣＭＯＳ出力バッファと
ともに用いてもよく、その場合ｐ−チャネルトランジス
タはプル−アップデバイスとして働き、ｎ−チャネルト
ランジスタはプル−ダウンデバイスとして働く。その場
合、ｎ−チャネル・プル−ダウンデバイスは、なお図２
に示された回路によって保護される。もし必要なら、ｐ
−チャネルデバイスは同程度の回路で保護してもよく、
ただしトランジスタの伝導は図示されたものと反対で、
また相対するパワー供給接続となる。その場合、２０９
と同程度の抵抗を、中にｎ−チャネル・プレ−ドライバ
トランジスタが形成されるｐ−タブと、ＶSSパワー供給
導電体の間に接続してもよい。実施例ではＭＯＳ型トラ
ンジスタを示したが、本発明はバイポーラデバイス、又
はＢＩＣＭＯＳ技術のような混合した型のデバイスで実
施してもよい。本発明の技術により保護された出力バッ
ファとともに、他のＥＳＤ保護技術を用いてもよい。た
とえば、出力トランジスタのソース／ドレイン電極と出
力導電体（たとえばボンディングパッド２００）の間の
接続は、本件と権利者を同じくする米国特許第４，９９
０，８０２号中に例として示されるように、抵抗を含ん
でもよい。当業者にはなお他の変形が明らかである。
【図１】従来技術の出力保護技術を示す図。
【図２】本発明の具体的な実施例を示す図。
【図３】本発明の一実施例で用いる抵抗を示す図。
１０ 出力バッファ、バッファ １１ ボンディングパッド １２ 容量 １３ ｎ−チャネルトランジスタ、トランジスタ １４ 抵抗 ３０、３１ ｎ−タブ ３３ ゲート電極 ３５、３６、３７ ｎ+ 接触領域 ３９ 導電体 ４０ 半導体基板 ２００ 出力導電体、ボンディングパッド ２０１ ｎ−チャネル・プル−アップ・トランジスタ、
トランジスタ、出力トランジスタ ２０２ ｎ−チャネル・プル−ダウン・トランジスタ、
トランジスタ、出力トランジスタ ２０３、２０４ 保護トランジスタ、トランジスタ ２０５ 容量 ２０６ 抵抗 ２０７ 共通節点、節点 ２０８ トランジスタ ２０９ 抵抗 ２１０ トランジスタ ２１２ ダイオード ２１３ ｎ−タブ、タブ
トランジスタ、出力トランジスタ ２０２ ｎ−チャネル・プル−ダウン・トランジスタ、
トランジスタ、出力トランジスタ ２０３、２０４ 保護トランジスタ、トランジスタ ２０５ 容量 ２０６ 抵抗 ２０７ 共通節点、節点 ２０８ トランジスタ ２０９ 抵抗 ２１０ トランジスタ ２１２ ダイオード ２１３ ｎ−タブ、タブ
Claims (4)
- 【請求項１】 出力導電体（たとえば２００）に接続さ
れた出力トランジスタ（たとえば２０１、２０２）及び
静電的放電が起っている間、前記出力トランジスタを導
通にさせるための手段を有し、 更に、前記出力トランジスタに情報信号を供給するため
のプレ−ドライバ回路を有し、前記プレ−ドライバ回路
は、ドープされた半導体タブ領域（たとえば２１３）中
に形成された少くとも１個のトランジスタ（たとえば２
１０）を含む集積回路において、 前記集積回路は更にＥＳＤが起っている間、前記タブ上
の電圧を増すための手段を含むことを特徴とする集積回
路。 - 【請求項２】 前記タブ上の電圧を上昇させるための前
記手段は、前記タブ及び前記出力導電体間に結合された
チャネルを有するトランジスタ（たとえば２０８）を含
むことを特徴とする請求項１記載の集積回路。 - 【請求項３】 前記タブ上の電圧を上昇させるための前
記手段は、前記タブ及びパワー供給導電体間に接続され
た抵抗（たとえば２０９）を含むことを特徴とする請求
項１記載の集積回路。 - 【請求項４】 前記ドープ半導体タブ領域は、ｐ−基板
中に形成されたｎ−タブであることを特徴とする請求項
１記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US893997 | 1992-06-05 | ||
| US07/893,997 US5345356A (en) | 1992-06-05 | 1992-06-05 | ESD protection of output buffers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177331A true JPH06177331A (ja) | 1994-06-24 |
Family
ID=25402458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133764A Withdrawn JPH06177331A (ja) | 1992-06-05 | 1993-06-04 | 出力バッファのｅｓｄ保護 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5345356A (ja) |
| EP (1) | EP0573213A1 (ja) |
| JP (1) | JPH06177331A (ja) |
| KR (1) | KR0128508B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
| JP2006114709A (ja) * | 2004-10-14 | 2006-04-27 | Ricoh Co Ltd | Ｅｓｄ保護回路 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311391A (en) * | 1993-05-04 | 1994-05-10 | Hewlett-Packard Company | Electrostatic discharge protection circuit with dynamic triggering |
| DE4334515C1 (de) * | 1993-10-09 | 1994-10-20 | Itt Ind Gmbh Deutsche | Verpolungsschutz für integrierte elektronische Schaltkreise in CMOS-Technik |
| JPH07176693A (ja) * | 1993-12-17 | 1995-07-14 | Fujitsu Ltd | 入力保護回路 |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| US5729419A (en) * | 1995-11-20 | 1998-03-17 | Integrated Device Technology, Inc. | Changed device model electrostatic discharge protection circuit for output drivers and method of implementing same |
| GB2308731A (en) * | 1995-12-22 | 1997-07-02 | Motorola Gmbh | Semiconductor device with electrostatic discharge protection |
| US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
| US5838146A (en) * | 1996-11-12 | 1998-11-17 | Analog Devices, Inc. | Method and apparatus for providing ESD/EOS protection for IC power supply pins |
| US6147538A (en) * | 1997-02-05 | 2000-11-14 | Texas Instruments Incorporated | CMOS triggered NMOS ESD protection circuit |
| JP4132270B2 (ja) * | 1998-04-20 | 2008-08-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| US6034552A (en) * | 1998-04-30 | 2000-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Output ESD protection using dynamic-floating-gate arrangement |
| US6069782A (en) * | 1998-08-26 | 2000-05-30 | Integrated Device Technology, Inc. | ESD damage protection using a clamp circuit |
| US6674305B1 (en) * | 2002-07-08 | 2004-01-06 | Semiconductor Components Industries Llc | Method of forming a semiconductor device and structure therefor |
| US6756834B1 (en) * | 2003-04-29 | 2004-06-29 | Pericom Semiconductor Corp. | Direct power-to-ground ESD protection with an electrostatic common-discharge line |
| DE10349405A1 (de) | 2003-10-21 | 2005-05-25 | Austriamicrosystems Ag | Aktive Schutzschaltungsanordnung |
| US7203045B2 (en) * | 2004-10-01 | 2007-04-10 | International Business Machines Corporation | High voltage ESD power clamp |
| JP4783069B2 (ja) * | 2005-06-23 | 2011-09-28 | 株式会社東芝 | コイルの水漏れ検出方法およびこの検出方法に適用する水漏れ検出装置 |
| US8830639B2 (en) * | 2011-01-14 | 2014-09-09 | Fairchild Semiconductor Corporation | ESD protection against charge coupling |
| CN106533419B (zh) * | 2016-10-12 | 2022-11-01 | 格科微电子（上海）有限公司 | Esd保护电路以及mipi接口的时钟通路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4806999A (en) * | 1985-09-30 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Area efficient input protection |
| US4855620A (en) * | 1987-11-18 | 1989-08-08 | Texas Instruments Incorporated | Output buffer with improved ESD protection |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| US5208719A (en) * | 1991-08-20 | 1993-05-04 | Vlsi Technology, Inc. | Output pad electrostatic discharge protection circuit for mos devices |
-
1992
- 1992-06-05 US US07/893,997 patent/US5345356A/en not_active Expired - Lifetime
-
1993
- 1993-05-27 EP EP93304121A patent/EP0573213A1/en not_active Ceased
- 1993-06-02 KR KR1019930009845A patent/KR0128508B1/ko not_active Expired - Lifetime
- 1993-06-04 JP JP5133764A patent/JPH06177331A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
| JP2006114709A (ja) * | 2004-10-14 | 2006-04-27 | Ricoh Co Ltd | Ｅｓｄ保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5345356A (en) | 1994-09-06 |
| KR0128508B1 (ko) | 1998-04-04 |
| EP0573213A1 (en) | 1993-12-08 |
| KR940001383A (ko) | 1994-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |