JPH06177740A - 電荷蓄積の制御された出力バッファ回路 - Google Patents
電荷蓄積の制御された出力バッファ回路Info
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- JPH06177740A JPH06177740A JP4258305A JP25830592A JPH06177740A JP H06177740 A JPH06177740 A JP H06177740A JP 4258305 A JP4258305 A JP 4258305A JP 25830592 A JP25830592 A JP 25830592A JP H06177740 A JPH06177740 A JP H06177740A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- Logic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 高速スイッチンク゛を維持しながら電力レールノイス゛の振
幅を減少させる。 【構成】 出力放電用蓄積コンテ゛ンサ(C1)が高電位電力レール
(Vcc)に接続され、ハ゜スケ゛ート回路(PSGT1)がこのコンテ゛ンサ(C
1)と出力(Vout)の間に接続される。制御回路(CTR1)が制
御ノート゛(M2)に接続され、高から低電位レヘ゛ルへの出力の遷
移に際して出力が高電位レヘ゛ルにある間にハ゜スケ゛ート回路を
過渡的にターンオンする。別のハ゜スケ゛ート回路(PSGT2)が電荷蓄
積コンテ゛ンサ(C1)と低電位電力レール(GND)の間に接続される。
制御回路(CTR1)は制御ノート゛(M4)に接続され、遷移後に出
力が低電位レヘ゛ルにある場合にハ゜スケ゛ート回路（ＰＳＧＴ
２）をターンオンする。電荷蓄積コンテ゛ンサ(C1)は出力負荷コンテ゛ン
サ(CL)の放電の過渡的な蓄積を行う。充電されたコンテ゛ンサ
(C1)は相殺電流を過渡的に供給する。
幅を減少させる。 【構成】 出力放電用蓄積コンテ゛ンサ(C1)が高電位電力レール
(Vcc)に接続され、ハ゜スケ゛ート回路(PSGT1)がこのコンテ゛ンサ(C
1)と出力(Vout)の間に接続される。制御回路(CTR1)が制
御ノート゛(M2)に接続され、高から低電位レヘ゛ルへの出力の遷
移に際して出力が高電位レヘ゛ルにある間にハ゜スケ゛ート回路を
過渡的にターンオンする。別のハ゜スケ゛ート回路(PSGT2)が電荷蓄
積コンテ゛ンサ(C1)と低電位電力レール(GND)の間に接続される。
制御回路(CTR1)は制御ノート゛(M4)に接続され、遷移後に出
力が低電位レヘ゛ルにある場合にハ゜スケ゛ート回路（ＰＳＧＴ
２）をターンオンする。電荷蓄積コンテ゛ンサ(C1)は出力負荷コンテ゛ン
サ(CL)の放電の過渡的な蓄積を行う。充電されたコンテ゛ンサ
(C1)は相殺電流を過渡的に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路デバイス用の
新規なエッジ制御型出力バッファ回路に関する。本発明
はスイッチング速度を犠牲にすることなしに、接地バウ
ンス及び出力バッファ回路の接地レール側のアンダシュ
ートなどを含め、電力レールノイズの振幅を減少させる
ものである。同様に本発明は、スイッチング速度を維持
しながら、出力バッファ回路の供給レール側のＶcc垂下
及びオーバシュートを減少させる。このことは、出力に
対して接続された新規な電荷蓄電及び放電コンデンサ回
路を用いて、出力における電荷の制御された蓄積及び放
出を行うことによって達成される。
新規なエッジ制御型出力バッファ回路に関する。本発明
はスイッチング速度を犠牲にすることなしに、接地バウ
ンス及び出力バッファ回路の接地レール側のアンダシュ
ートなどを含め、電力レールノイズの振幅を減少させる
ものである。同様に本発明は、スイッチング速度を維持
しながら、出力バッファ回路の供給レール側のＶcc垂下
及びオーバシュートを減少させる。このことは、出力に
対して接続された新規な電荷蓄電及び放電コンデンサ回
路を用いて、出力における電荷の制御された蓄積及び放
出を行うことによって達成される。
【０００２】
【従来の技術】図１は、デイビス(Jeffrey B. Davis)の
米国特許第4,961,010号に記載された、スイッチング誘
起ノイズを減少させるための出力バッファ回路４０を示
している。図１はこの特許の図４に対応している。比較
的大きな電流伝達容量のＮＭＯＳトランジスタ素子Ｎ３
は、出力Ｖoutから低電位の電力レールＧＮＤへと放電
電流を引き込む。Ｎ３は、出力において論理低電位レベ
ル信号を確立するための、一次プルダウントランジスタ
素子である。比較的大きな電流伝達容量のＰＭＯＳトラ
ンジスタ素子Ｐ３は、高電位の電力レールＶccから出力
Ｖoutへと放電電流を供給する。Ｐ３は、出力において
論理高電位レベル信号を確立するための、一次プルアッ
プトランジスタ素子である。この例において、出力バッ
ファ４０は非反転スリーステート出力デバイスであり、
論理高及び低電位レベルのデータ信号は、データ信号入
力Ｖinから出力Ｖoutへと、信号伝搬遅延の後に伝搬す
る。このスリーステート出力のイネーブル及びディスエ
ーブル信号は、バーＯＥ端子入力に印加される。
米国特許第4,961,010号に記載された、スイッチング誘
起ノイズを減少させるための出力バッファ回路４０を示
している。図１はこの特許の図４に対応している。比較
的大きな電流伝達容量のＮＭＯＳトランジスタ素子Ｎ３
は、出力Ｖoutから低電位の電力レールＧＮＤへと放電
電流を引き込む。Ｎ３は、出力において論理低電位レベ
ル信号を確立するための、一次プルダウントランジスタ
素子である。比較的大きな電流伝達容量のＰＭＯＳトラ
ンジスタ素子Ｐ３は、高電位の電力レールＶccから出力
Ｖoutへと放電電流を供給する。Ｐ３は、出力において
論理高電位レベル信号を確立するための、一次プルアッ
プトランジスタ素子である。この例において、出力バッ
ファ４０は非反転スリーステート出力デバイスであり、
論理高及び低電位レベルのデータ信号は、データ信号入
力Ｖinから出力Ｖoutへと、信号伝搬遅延の後に伝搬す
る。このスリーステート出力のイネーブル及びディスエ
ーブル信号は、バーＯＥ端子入力に印加される。
【０００３】入力Ｖinのデータ信号は、２つの反転電流
増幅段１２，１４を通り、次いで入力におけるのと同じ
極性でもって、ＮＡＮＤゲート１５及びＮＯＲゲート１
６に印加される。ＮＡＮＤゲート１５は最終的に、一次
プルアップトランジスタ素子Ｐ３を駆動する。ＮＯＲゲ
ート１６は最終的に、一次プルダウントランジスタ素子
Ｎ３を駆動する。論理ゲート１５，１６の各々に対する
第二の入力は、バーＯＥ端子入力から誘導される。
増幅段１２，１４を通り、次いで入力におけるのと同じ
極性でもって、ＮＡＮＤゲート１５及びＮＯＲゲート１
６に印加される。ＮＡＮＤゲート１５は最終的に、一次
プルアップトランジスタ素子Ｐ３を駆動する。ＮＯＲゲ
ート１６は最終的に、一次プルダウントランジスタ素子
Ｎ３を駆動する。論理ゲート１５，１６の各々に対する
第二の入力は、バーＯＥ端子入力から誘導される。
【０００４】出力イネーブル信号バーＯＥは、反転され
た極性バーＯＥでもって、スリーステートバーＯＥ端子
に印加される。このスリーステート信号は、第一及び第
二の反転電流増幅段１８，２０を通り、バーＯＥ信号と
同じ極性でもって、ＮＯＲゲート１６の入力に印加され
る。このスリーステート信号はまた、第一及び第二の反
転電流増幅段１８，２０並びに第三のインバータ段２２
を通ってから、ＮＡＮＤゲート１５の入力へと印加され
る。ＮＡＮＤゲート１５の入力へと印加されるこのスリ
ーステート信号は従って、バーＯＥ信号とは反対の極性
を有し、出力イネーブル信号ＯＥとは同相である。
た極性バーＯＥでもって、スリーステートバーＯＥ端子
に印加される。このスリーステート信号は、第一及び第
二の反転電流増幅段１８，２０を通り、バーＯＥ信号と
同じ極性でもって、ＮＯＲゲート１６の入力に印加され
る。このスリーステート信号はまた、第一及び第二の反
転電流増幅段１８，２０並びに第三のインバータ段２２
を通ってから、ＮＡＮＤゲート１５の入力へと印加され
る。ＮＡＮＤゲート１５の入力へと印加されるこのスリ
ーステート信号は従って、バーＯＥ信号とは反対の極性
を有し、出力イネーブル信号ＯＥとは同相である。
【０００５】図１の出力バッファ４０の論理ゲート配置
は、出力イネーブル信号ＯＥが高レベル（バーＯＥ低レ
ベル）である二状態動作に際して、入力Ｖinにおけるデ
ータ信号と同相の論理高及び低電位レベルの出力データ
信号を出力Ｖoutに伝達する。高インピーダンスの第三
状態の間、出力イネーブル信号ＯＥが低レベル（バーＯ
Ｅ高レベル）である場合には、一次プルアップトランジ
スタ素子Ｐ３及び一次プルダウントランジスタ素子Ｎ３
を含めて、出力トランジスタ素子はディスエーブルされ
る。この第三のモードは出力Ｖoutにおいて、同じバス
に接続された他の出力バッファに対しては高インピーダ
ンスとして現れる。
は、出力イネーブル信号ＯＥが高レベル（バーＯＥ低レ
ベル）である二状態動作に際して、入力Ｖinにおけるデ
ータ信号と同相の論理高及び低電位レベルの出力データ
信号を出力Ｖoutに伝達する。高インピーダンスの第三
状態の間、出力イネーブル信号ＯＥが低レベル（バーＯ
Ｅ高レベル）である場合には、一次プルアップトランジ
スタ素子Ｐ３及び一次プルダウントランジスタ素子Ｎ３
を含めて、出力トランジスタ素子はディスエーブルされ
る。この第三のモードは出力Ｖoutにおいて、同じバス
に接続された他の出力バッファに対しては高インピーダ
ンスとして現れる。
【０００６】米国特許第4,961,010号に記載の改良によ
れば、出力プルアップ及びプルダウントランジスタ素子
のターンオンを制御するために、エッジレート制御回路
が出力バッファ回路４０に組み込まれる。比較的小さな
電流伝達容量のＰＭＯＳ二次プルアップトランジスタ素
子Ｐ１が、一次プルアップトランジスタ素子Ｐ３と並列
に接続されている。比較的小さな電流伝達容量のＮＭＯ
Ｓ二次プルダウントランジスタ素子Ｎ１が、一次プルダ
ウントランジスタ素子Ｎ３と並列に接続されている。二
次プルダウントランジスタ素子に対する一次プルダウン
トランジスタ素子の電流伝達容量の比Ｎ３／Ｎ１、及び
二次プルアップトランジスタ素子に対する一次プルアッ
プトランジスタ素子の電流伝達容量の比Ｐ３／Ｐ１は、
好ましくは少なくとも４対１又はそれ以上であり、典型
的には４／１から７／１の範囲にある。ＭＯＳトランジ
スタについては、電流伝達容量は特にチャネル抵抗の、
従ってチャネル幅の関数である。例として、一次出力ト
ランジスタ素子についての典型的なチャネル幅は８００
μ−１４００μ（マイクロメートル）の範囲にあり、他
方二次出力トランジスタ素子のチャネル幅は、例えば２
００μである。
れば、出力プルアップ及びプルダウントランジスタ素子
のターンオンを制御するために、エッジレート制御回路
が出力バッファ回路４０に組み込まれる。比較的小さな
電流伝達容量のＰＭＯＳ二次プルアップトランジスタ素
子Ｐ１が、一次プルアップトランジスタ素子Ｐ３と並列
に接続されている。比較的小さな電流伝達容量のＮＭＯ
Ｓ二次プルダウントランジスタ素子Ｎ１が、一次プルダ
ウントランジスタ素子Ｎ３と並列に接続されている。二
次プルダウントランジスタ素子に対する一次プルダウン
トランジスタ素子の電流伝達容量の比Ｎ３／Ｎ１、及び
二次プルアップトランジスタ素子に対する一次プルアッ
プトランジスタ素子の電流伝達容量の比Ｐ３／Ｐ１は、
好ましくは少なくとも４対１又はそれ以上であり、典型
的には４／１から７／１の範囲にある。ＭＯＳトランジ
スタについては、電流伝達容量は特にチャネル抵抗の、
従ってチャネル幅の関数である。例として、一次出力ト
ランジスタ素子についての典型的なチャネル幅は８００
μ−１４００μ（マイクロメートル）の範囲にあり、他
方二次出力トランジスタ素子のチャネル幅は、例えば２
００μである。
【０００７】抵抗ＲＤ１が、二次及び一次プルダウント
ランジスタ素子の制御ゲートノードの間に接続されてい
る。抵抗ＲＤ１は、二次プルダウントランジスタ素子Ｎ
１の早いターンオンと、一次プルダウントランジスタ素
子Ｎ３の遅いターンオンとの間での、時定数遅延をもた
らしている。二次及び一次プルアップトランジスタ素子
の制御ゲートノードの間には、抵抗ＲＤ２が接続されて
いる。抵抗ＲＤ２は、二次プルアップトランジスタ素子
Ｐ１の早いターンオンと、一次プルアップトランジスタ
素子Ｐ３の遅いターンオンとの間での、時定数遅延をも
たらしている。ＲＤ１及びＲＤ２についての典型的な抵
抗値は、それぞれ５Ｋオーム及び１Ｋオームである。
ランジスタ素子の制御ゲートノードの間に接続されてい
る。抵抗ＲＤ１は、二次プルダウントランジスタ素子Ｎ
１の早いターンオンと、一次プルダウントランジスタ素
子Ｎ３の遅いターンオンとの間での、時定数遅延をもた
らしている。二次及び一次プルアップトランジスタ素子
の制御ゲートノードの間には、抵抗ＲＤ２が接続されて
いる。抵抗ＲＤ２は、二次プルアップトランジスタ素子
Ｐ１の早いターンオンと、一次プルアップトランジスタ
素子Ｐ３の遅いターンオンとの間での、時定数遅延をも
たらしている。ＲＤ１及びＲＤ２についての典型的な抵
抗値は、それぞれ５Ｋオーム及び１Ｋオームである。
【０００８】電流伝達容量の小さな二次プルダウントラ
ンジスタ素子Ｎ１の早いターンオンは、小さな電流引き
込みレベルのみにおいて、出力Ｖoutからの電流の引き
込みを開始する。最初のシンク電流のレベル及び電荷の
加速は、電流伝達容量の小さなトランジスタ素子Ｎ１の
大きさと内部抵抗とによって抑制されている。電位の接
地からの正の立ち上がり又は接地バウンスはＬｄｉ／ｄ
ｔに比例しており、ここでＬは接地導線の寄生インダク
タンスである。この最初の接地バウンス事象はより低い
レベルへと、典型的には従来の出力バッファ回路の接地
バウンスのピーク振幅の半分より少ないレベルへと抑制
されている。
ンジスタ素子Ｎ１の早いターンオンは、小さな電流引き
込みレベルのみにおいて、出力Ｖoutからの電流の引き
込みを開始する。最初のシンク電流のレベル及び電荷の
加速は、電流伝達容量の小さなトランジスタ素子Ｎ１の
大きさと内部抵抗とによって抑制されている。電位の接
地からの正の立ち上がり又は接地バウンスはＬｄｉ／ｄ
ｔに比例しており、ここでＬは接地導線の寄生インダク
タンスである。この最初の接地バウンス事象はより低い
レベルへと、典型的には従来の出力バッファ回路の接地
バウンスのピーク振幅の半分より少ないレベルへと抑制
されている。
【０００９】遅延抵抗ＲＤ１及び一次プルダウントラン
ジスタ素子Ｎ３の寄生容量は、Ｎ３のターンオンを遅ら
せるＲＣ遅延ネットワークを形成する。電流伝達容量の
大きな一次プルダウントランジスタ素子Ｎ３がターンオ
ンされると、電位の第二の接地からの正の立ち上がりが
生ずる。しかしながら、この第二の接地バウンスは、今
や出力負荷容量における電荷の減少によって制限され、
この場合も従来の接地反発のピーク振幅の半分に減じら
れる。
ジスタ素子Ｎ３の寄生容量は、Ｎ３のターンオンを遅ら
せるＲＣ遅延ネットワークを形成する。電流伝達容量の
大きな一次プルダウントランジスタ素子Ｎ３がターンオ
ンされると、電位の第二の接地からの正の立ち上がりが
生ずる。しかしながら、この第二の接地バウンスは、今
や出力負荷容量における電荷の減少によって制限され、
この場合も従来の接地反発のピーク振幅の半分に減じら
れる。
【００１０】米国特許第4,961,010号は、出力バッファ
回路の供給レール側におけるノイズを減少させるために
も、同様のエッジレート制御方法を講じている。二次プ
ルアップトランジスタ素子Ｐ１は、一次プルアップトラ
ンジスタ素子Ｐ３の比較的大きなチャージ電流のターン
オンの前に、供給レールＶccから出力Ｖoutへの比較的
小さなチャージ電流を開始させる。その結果、第一及び
第二のＶcc垂下スパイクが生成されるが、それらは典型
的には従来の出力バッファ回路のそれの半分より小さな
大きさへと制限される。
回路の供給レール側におけるノイズを減少させるために
も、同様のエッジレート制御方法を講じている。二次プ
ルアップトランジスタ素子Ｐ１は、一次プルアップトラ
ンジスタ素子Ｐ３の比較的大きなチャージ電流のターン
オンの前に、供給レールＶccから出力Ｖoutへの比較的
小さなチャージ電流を開始させる。その結果、第一及び
第二のＶcc垂下スパイクが生成されるが、それらは典型
的には従来の出力バッファ回路のそれの半分より小さな
大きさへと制限される。
【００１１】図１の回路のコンポーネントの典型的な値
によれば、二次、そして次に一次出力トランジスタとい
う順次的なターンオンによるエッジ制御は、受動的な遅
延トランジスタＲＤ１，ＲＤ２と相俟って、５０ｐｆと
いう標準的な出力負荷容量について動作する場合につい
て、信号伝搬遅延を例えば１．５ｎｓだけ増大させる。
この１．５ｎｓという付加的な遅延は、典型的な基本的
出力バッファ回路の伝搬遅延を例えば４ｎｓから５．５
ｎｓへと増大させる。一次出力トランジスタ素子Ｎ３，
Ｐ３の、出力におけるそれぞれ反対方向の遷移の際に、
エッジ制御なしで且つ付加的な遅延なしで迅速なターン
オフを行うために、バイパストランジスタ素子Ｎ２，Ｐ
２を組み込んだプルダウン及びプルアップ遅延バイパス
回路が図１に示すように設けられている。
によれば、二次、そして次に一次出力トランジスタとい
う順次的なターンオンによるエッジ制御は、受動的な遅
延トランジスタＲＤ１，ＲＤ２と相俟って、５０ｐｆと
いう標準的な出力負荷容量について動作する場合につい
て、信号伝搬遅延を例えば１．５ｎｓだけ増大させる。
この１．５ｎｓという付加的な遅延は、典型的な基本的
出力バッファ回路の伝搬遅延を例えば４ｎｓから５．５
ｎｓへと増大させる。一次出力トランジスタ素子Ｎ３，
Ｐ３の、出力におけるそれぞれ反対方向の遷移の際に、
エッジ制御なしで且つ付加的な遅延なしで迅速なターン
オフを行うために、バイパストランジスタ素子Ｎ２，Ｐ
２を組み込んだプルダウン及びプルアップ遅延バイパス
回路が図１に示すように設けられている。
【００１２】プルダウントランジスタ素子Ｎ３をターン
オフするための遅延バイパス回路は、二次プルダウント
ランジスタ素子Ｎ１及び一次プルダウントランジスタ素
子Ｎ３の制御ノードの間に接続された、ＮＭＯＳバイパ
ストランジスタ素子Ｎ２及びＭＯＳインバータゲート４
２によって提供される。この遅延バイパス回路は、出力
Ｖoutにおける低電位から高電位への遷移の際に、遅延
抵抗ＲＤ１をバイパスしてＮ３を迅速にターンオフさせ
る。同様に供給側において、二次プルアップトランジス
タ素子Ｐ１及び一次プルアップトランジスタ素子Ｐ３の
制御ノードの間に接続された、ＰＭＯＳバイパストラン
ジスタ素子Ｐ２及びＭＯＳインバータゲート４４によ
り、プルアップ遅延バイパス回路が提供される。この供
給側の遅延バイパス回路は、Ｖoutにおける高電位から
低電位への遷移の際に遅延抵抗ＲＤ２をバイパスして、
一次プルアップトランジスタ素子Ｐ３を迅速にターンオ
フさせる。
オフするための遅延バイパス回路は、二次プルダウント
ランジスタ素子Ｎ１及び一次プルダウントランジスタ素
子Ｎ３の制御ノードの間に接続された、ＮＭＯＳバイパ
ストランジスタ素子Ｎ２及びＭＯＳインバータゲート４
２によって提供される。この遅延バイパス回路は、出力
Ｖoutにおける低電位から高電位への遷移の際に、遅延
抵抗ＲＤ１をバイパスしてＮ３を迅速にターンオフさせ
る。同様に供給側において、二次プルアップトランジス
タ素子Ｐ１及び一次プルアップトランジスタ素子Ｐ３の
制御ノードの間に接続された、ＰＭＯＳバイパストラン
ジスタ素子Ｐ２及びＭＯＳインバータゲート４４によ
り、プルアップ遅延バイパス回路が提供される。この供
給側の遅延バイパス回路は、Ｖoutにおける高電位から
低電位への遷移の際に遅延抵抗ＲＤ２をバイパスして、
一次プルアップトランジスタ素子Ｐ３を迅速にターンオ
フさせる。
【００１３】米国特許第4,961,010号に示された「漸次
ターンオン」又は「分岐式ターンオン」型式の出力バッ
ファ回路の改良型エッジレート制御のさらなる発展は、
「スイッチング誘起ノイズを減少させるための出力電圧
検出を備えた出力バッファ回路」について1991年７月30
日に発行されたデイビス(Jeffrey B. Davis)の米国特許
第5,036,222号に記載されている。この米国特許第5,03
6,222号の一つの出力バッファ回路４０ａが図２に示さ
れている。図１の受動的な遅延抵抗素子ＲＤ１の代わり
に、出力電圧検出用のプルダウン制御能動スイッチング
回路が、二次及び一次プルダウントランジスタ素子Ｎ
１，Ｎ３の制御端子導線の間に直列に接続されている。
このプルダウン制御能動スイッチング回路は、ＰＭＯＳ
トランジスタ素子Ｐ４により提供されている。
ターンオン」又は「分岐式ターンオン」型式の出力バッ
ファ回路の改良型エッジレート制御のさらなる発展は、
「スイッチング誘起ノイズを減少させるための出力電圧
検出を備えた出力バッファ回路」について1991年７月30
日に発行されたデイビス(Jeffrey B. Davis)の米国特許
第5,036,222号に記載されている。この米国特許第5,03
6,222号の一つの出力バッファ回路４０ａが図２に示さ
れている。図１の受動的な遅延抵抗素子ＲＤ１の代わり
に、出力電圧検出用のプルダウン制御能動スイッチング
回路が、二次及び一次プルダウントランジスタ素子Ｎ
１，Ｎ３の制御端子導線の間に直列に接続されている。
このプルダウン制御能動スイッチング回路は、ＰＭＯＳ
トランジスタ素子Ｐ４により提供されている。
【００１４】出力Ｖoutにおける高電位から低電位への
遷移のためには、二次プルダウントランジスタ素子Ｎ１
の制御ゲートノードに高電位信号が現れる。Ｎ１はター
ンオンして比較的小さなシンク電流を開始させ、出力負
荷容量の放電を開始させる。出力電圧検出スイッチトラ
ンジスタ素子Ｐ４の制御ゲートノードは、出力Ｖoutに
おける電圧の立ち下がりを検出し、追従する。出力にお
ける電圧が、トランジスタ素子Ｐ４についてのターンオ
ンしきい値電圧差だけ降下した場合、プルダウン制御ト
ランジスタ素子Ｐ４はスイッチオンし、高電位レベル信
号を一次プルダウントランジスタ素子Ｎ３のゲートへと
通す。一次プルダウントランジスタ素子Ｎ３は導通し、
出力負荷容量の放電を完了させる。
遷移のためには、二次プルダウントランジスタ素子Ｎ１
の制御ゲートノードに高電位信号が現れる。Ｎ１はター
ンオンして比較的小さなシンク電流を開始させ、出力負
荷容量の放電を開始させる。出力電圧検出スイッチトラ
ンジスタ素子Ｐ４の制御ゲートノードは、出力Ｖoutに
おける電圧の立ち下がりを検出し、追従する。出力にお
ける電圧が、トランジスタ素子Ｐ４についてのターンオ
ンしきい値電圧差だけ降下した場合、プルダウン制御ト
ランジスタ素子Ｐ４はスイッチオンし、高電位レベル信
号を一次プルダウントランジスタ素子Ｎ３のゲートへと
通す。一次プルダウントランジスタ素子Ｎ３は導通し、
出力負荷容量の放電を完了させる。
【００１５】かくして、出力からの電流の引き込み及び
出力負荷容量の放電は、２段階で達成される。この分岐
式のターンオンは、従来の接地からの立ち上がりノイズ
スパイクの半分の振幅でもって、２つの接地はの返り事
象を生成する。図２の回路において能動プルダウン制御
スイッチトランジスタ素子Ｐ４を用いると、図１の回路
の受動的遅延抵抗素子ＲＤ１の場合よりもずっと高速
で、エッジ制御が達成される。
出力負荷容量の放電は、２段階で達成される。この分岐
式のターンオンは、従来の接地からの立ち上がりノイズ
スパイクの半分の振幅でもって、２つの接地はの返り事
象を生成する。図２の回路において能動プルダウン制御
スイッチトランジスタ素子Ｐ４を用いると、図１の回路
の受動的遅延抵抗素子ＲＤ１の場合よりもずっと高速
で、エッジ制御が達成される。
【００１６】同様に、図２の出力バッファ回路４０ａの
電力供給側において、出力電圧検出用のプルアップ制御
能動スイッチング回路が、二次及び一次プルアップトラ
ンジスタ素子Ｐ１，Ｐ３の制御ノードの間に直列に接続
されている。この出力電圧検出用のプルアップ制御スイ
ッチング回路は、ＮＭＯＳスイッチトランジスタ素子Ｎ
４により提供されている。出力Ｖoutにおける低電位か
ら高電位への遷移の場合には、二次プルアップトランジ
スタ素子Ｐ１の制御ゲートノードに低電位信号が到着す
る。トランジスタ素子Ｐ１はターンオンし、比較的小さ
なソース電流を開始させ、出力負荷容量を充電させる。
電力供給側において、出力電圧検出用のプルアップ制御
能動スイッチング回路が、二次及び一次プルアップトラ
ンジスタ素子Ｐ１，Ｐ３の制御ノードの間に直列に接続
されている。この出力電圧検出用のプルアップ制御スイ
ッチング回路は、ＮＭＯＳスイッチトランジスタ素子Ｎ
４により提供されている。出力Ｖoutにおける低電位か
ら高電位への遷移の場合には、二次プルアップトランジ
スタ素子Ｐ１の制御ゲートノードに低電位信号が到着す
る。トランジスタ素子Ｐ１はターンオンし、比較的小さ
なソース電流を開始させ、出力負荷容量を充電させる。
【００１７】出力電圧検出用のトランジスタ素子Ｎ４の
制御ゲートノードは出力Ｖoutに接続されており、出力
における電圧の立ち上がりを検出し追従する。出力にお
ける電圧の上昇が、トランジスタ素子Ｎ４についてのタ
ーンオンしきい値電圧差と等しくなった場合に、Ｎ４は
スイッチオンし、低電位信号を一次プルアップトランジ
スタ素子Ｐ３の制御ゲートノードへと通す。一次プルア
ップトランジスタ素子Ｐ３は、比較的大きなソース電流
でもって、出力負荷容量の充電を完了させる。したがっ
て出力における低レベルから高レベルへの遷移は、出力
プルアップトランジスタ素子の分岐式のターンオンとこ
れに対応する２つのＶcc垂下事象とによる２段階でもっ
て達成され、これらのノイズのピークは従来の回路の半
分である。図２の回路においてプルアップ制御能動スイ
ッチングトランジスタ素子Ｎ４を用いると、図１の出力
バッファ回路の受動的遅延抵抗素子ＲＤ２の場合よりも
ずっと高速で、エッジ制御が達成される。
制御ゲートノードは出力Ｖoutに接続されており、出力
における電圧の立ち上がりを検出し追従する。出力にお
ける電圧の上昇が、トランジスタ素子Ｎ４についてのタ
ーンオンしきい値電圧差と等しくなった場合に、Ｎ４は
スイッチオンし、低電位信号を一次プルアップトランジ
スタ素子Ｐ３の制御ゲートノードへと通す。一次プルア
ップトランジスタ素子Ｐ３は、比較的大きなソース電流
でもって、出力負荷容量の充電を完了させる。したがっ
て出力における低レベルから高レベルへの遷移は、出力
プルアップトランジスタ素子の分岐式のターンオンとこ
れに対応する２つのＶcc垂下事象とによる２段階でもっ
て達成され、これらのノイズのピークは従来の回路の半
分である。図２の回路においてプルアップ制御能動スイ
ッチングトランジスタ素子Ｎ４を用いると、図１の出力
バッファ回路の受動的遅延抵抗素子ＲＤ２の場合よりも
ずっと高速で、エッジ制御が達成される。
【００１８】米国特許第5,036,222号には、プルダウン
及びプルアップエッジ制御能動スイッチング回路の他の
変形が記載されている。例えば出力電圧検出用のプルダ
ウン制御能動スイッチトランジスタ素子Ｐ４は、二次及
び一次プルダウントランジスタ素子Ｎ１，Ｎ３の制御ノ
ードの間で、プルダウン遅延抵抗素子ＲＤ１と並列に接
続することができる。同様に供給側でも、出力電圧検出
用のプルアップ制御能動スイッチトランジスタ素子Ｎ４
は、二次及び一次プルアップトランジスタ素子Ｐ１，Ｐ
３の制御ノードの間で、受動的遅延抵抗素子ＲＤ２と並
列に接続することができる。
及びプルアップエッジ制御能動スイッチング回路の他の
変形が記載されている。例えば出力電圧検出用のプルダ
ウン制御能動スイッチトランジスタ素子Ｐ４は、二次及
び一次プルダウントランジスタ素子Ｎ１，Ｎ３の制御ノ
ードの間で、プルダウン遅延抵抗素子ＲＤ１と並列に接
続することができる。同様に供給側でも、出力電圧検出
用のプルアップ制御能動スイッチトランジスタ素子Ｎ４
は、二次及び一次プルアップトランジスタ素子Ｐ１，Ｐ
３の制御ノードの間で、受動的遅延抵抗素子ＲＤ２と並
列に接続することができる。
【００１９】これらの従来技術の、或いはこれらに代わ
る他の従来技術の、接地された電力レール側における高
レベルから低レベルへの遷移をエッジ制御するための受
動的及び能動的遅延回路配置、例えばエッジ制御型分岐
式ターンオン出力バッファ回路が、図３において遅延１
と表示された回路ブロックにより全体的に概括されてい
る。中間にある回路素子及びプリドライバ回路素子、例
えば図１及び図２のものは、プリドライバ回路と表示さ
れた回路ブロックに概括されている。さらにまた、出力
Ｖoutに接続された出力負荷は、負荷コンデンサＣＬ及
び負荷抵抗ＲＬにより表されている。
る他の従来技術の、接地された電力レール側における高
レベルから低レベルへの遷移をエッジ制御するための受
動的及び能動的遅延回路配置、例えばエッジ制御型分岐
式ターンオン出力バッファ回路が、図３において遅延１
と表示された回路ブロックにより全体的に概括されてい
る。中間にある回路素子及びプリドライバ回路素子、例
えば図１及び図２のものは、プリドライバ回路と表示さ
れた回路ブロックに概括されている。さらにまた、出力
Ｖoutに接続された出力負荷は、負荷コンデンサＣＬ及
び負荷抵抗ＲＬにより表されている。
【００２０】図３には、出力バッファ回路において接地
のアンダシュートを減少させるための別のアンチノイズ
回路の特徴が示されている。この図３のアンチアンダシ
ュート回路、及びこのアンチアンダシュート回路の設計
変更例は、「アンチノイズ回路」に対して1991年９月17
日に付与されたロジャース(Alan C. Rogers)の米国特許
第5,049,763号及び「高速アンチアンダシュート及びア
ンチオーバシュート回路」について1990年11月19日に出
願されたピーターソン(Craig M. Peterson)の米国特許
出願第615,077号に記載されている。これらに記載の種
々のアンチアンダシュート回路の実施例はアンチアンダ
シュート回路トランジスタ素子ＡＵＣＴを組み込んでお
り、このＡＵＣＴは、電源Ｖccのような電流源と、外部
の接地ＧＮＤへの出力側接地導線の寄生インダクタンス
ＬＧを介して出力側の接地導線との間においてアンチア
ンダシュート回路に接続された一次電流経路ソースノー
ド及びドレンノードを有する。図３の例においては、ト
ランジスタ素子ＡＵＣＴの接地に対するこの接続は、出
力Ｖout及び一次プルダウントランジスタ素子Ｎ３を介
して達成されている。
のアンダシュートを減少させるための別のアンチノイズ
回路の特徴が示されている。この図３のアンチアンダシ
ュート回路、及びこのアンチアンダシュート回路の設計
変更例は、「アンチノイズ回路」に対して1991年９月17
日に付与されたロジャース(Alan C. Rogers)の米国特許
第5,049,763号及び「高速アンチアンダシュート及びア
ンチオーバシュート回路」について1990年11月19日に出
願されたピーターソン(Craig M. Peterson)の米国特許
出願第615,077号に記載されている。これらに記載の種
々のアンチアンダシュート回路の実施例はアンチアンダ
シュート回路トランジスタ素子ＡＵＣＴを組み込んでお
り、このＡＵＣＴは、電源Ｖccのような電流源と、外部
の接地ＧＮＤへの出力側接地導線の寄生インダクタンス
ＬＧを介して出力側の接地導線との間においてアンチア
ンダシュート回路に接続された一次電流経路ソースノー
ド及びドレンノードを有する。図３の例においては、ト
ランジスタ素子ＡＵＣＴの接地に対するこの接続は、出
力Ｖout及び一次プルダウントランジスタ素子Ｎ３を介
して達成されている。
【００２１】ＡＵＣＴ制御回路は、出力における高電位
から低電位への遷移に続いて、電源Ｖccから出力側接地
導線のインダクタンスＬＧを介して外部の接地ＧＮＤへ
の、ＡＵＣＴ一次電流経路を介する犠牲電流の過渡的な
流れを確立するように構成されている。このとき、一次
プルダウントランジスタ素子Ｎ３は導通している。チャ
ネル幅及びチャネル抵抗その他のＡＵＣＴのパラメータ
及び次元は、一次ＡＵＣＴ電流経路に選択された抵抗を
もたらすように構成されている。従ってアンチアンダシ
ュート回路のトランジスタＡＵＣＴは、出力側接地導線
のインダクタンスＬＧに蓄えられていた電気的アンダシ
ュートエネルギを散逸させる。このエネルギの散逸は、
接地電位に対するアンダシュート及び引き続いての出力
側接地レールにおけるリンギングを減衰させる。
から低電位への遷移に続いて、電源Ｖccから出力側接地
導線のインダクタンスＬＧを介して外部の接地ＧＮＤへ
の、ＡＵＣＴ一次電流経路を介する犠牲電流の過渡的な
流れを確立するように構成されている。このとき、一次
プルダウントランジスタ素子Ｎ３は導通している。チャ
ネル幅及びチャネル抵抗その他のＡＵＣＴのパラメータ
及び次元は、一次ＡＵＣＴ電流経路に選択された抵抗を
もたらすように構成されている。従ってアンチアンダシ
ュート回路のトランジスタＡＵＣＴは、出力側接地導線
のインダクタンスＬＧに蓄えられていた電気的アンダシ
ュートエネルギを散逸させる。このエネルギの散逸は、
接地電位に対するアンダシュート及び引き続いての出力
側接地レールにおけるリンギングを減衰させる。
【００２２】米国特許第5,049,763号は、幾つかの異な
るＡＵＣＴ制御回路を記載している。一つの実施例によ
れば、ＡＵＣＴ制御回路はアンダシュート検出回路であ
って、出力側接地において静隠接地に対してある選択さ
れたしきい値を越える電位のアンダシュートが過渡的に
生じた際に、過渡的な接地アンダシュート信号を発生す
る。この接地アンダシュート信号はＡＵＣＴの制御ノー
ドへと送られ、接地アンダシュートが生じた場合に、Ａ
ＵＣＴ一次電流経路のチャネル抵抗を介して犠牲電流の
過渡的な流れを生じさせる。従って、出力側接地導線の
寄生インダクタンスＬＧに蓄積された電気的エネルギ
は、接地アンダシュートの過渡的な発生の間に散逸され
る。
るＡＵＣＴ制御回路を記載している。一つの実施例によ
れば、ＡＵＣＴ制御回路はアンダシュート検出回路であ
って、出力側接地において静隠接地に対してある選択さ
れたしきい値を越える電位のアンダシュートが過渡的に
生じた際に、過渡的な接地アンダシュート信号を発生す
る。この接地アンダシュート信号はＡＵＣＴの制御ノー
ドへと送られ、接地アンダシュートが生じた場合に、Ａ
ＵＣＴ一次電流経路のチャネル抵抗を介して犠牲電流の
過渡的な流れを生じさせる。従って、出力側接地導線の
寄生インダクタンスＬＧに蓄積された電気的エネルギ
は、接地アンダシュートの過渡的な発生の間に散逸され
る。
【００２３】ＡＵＣＴ制御回路の別の回路実施例によれ
ば、一次プルアップトランジスタ素子Ｐ３の制御ゲート
ノードとＡＵＣＴの制御ゲートノードとの間に制御経路
抵抗素子が直列に接続される。その結果、ＡＵＣＴは実
質的に一次プルアップトランジスタ素子Ｐ３と並列に動
作するが、ＡＵＣＴのターンオフに際しては制御経路抵
抗により生ずる過渡的な遅延を伴う。このＡＵＣＴのよ
り長い導通は出力における高電位から低電位への遷移に
続き、電源Ｖccからの過渡的な犠牲電流を構成すること
になる。何れの実施例においても、アンダシュートを補
正するために付加的な電流が電源Ｖccから引き出され
る。従ってアンチアンダシュート回路の動作は、電力散
逸の増大を必要とする。
ば、一次プルアップトランジスタ素子Ｐ３の制御ゲート
ノードとＡＵＣＴの制御ゲートノードとの間に制御経路
抵抗素子が直列に接続される。その結果、ＡＵＣＴは実
質的に一次プルアップトランジスタ素子Ｐ３と並列に動
作するが、ＡＵＣＴのターンオフに際しては制御経路抵
抗により生ずる過渡的な遅延を伴う。このＡＵＣＴのよ
り長い導通は出力における高電位から低電位への遷移に
続き、電源Ｖccからの過渡的な犠牲電流を構成すること
になる。何れの実施例においても、アンダシュートを補
正するために付加的な電流が電源Ｖccから引き出され
る。従ってアンチアンダシュート回路の動作は、電力散
逸の増大を必要とする。
【００２４】
【発明が解決しようとする課題】従って本発明の課題
は、スイッチング速度を維持すると同時に、電力レール
のノイズを減少させるための改良型エッジレート制御出
力バッファ回路を提供することである。本発明は、動的
スイッチング速度を犠牲とせず、また信号伝搬遅延をさ
らに増大させることなしに、接地レールのバウンス及び
アンダシュート、並びに供給レールにおける垂下及びオ
ーバシュートを抑制することを課題としている。
は、スイッチング速度を維持すると同時に、電力レール
のノイズを減少させるための改良型エッジレート制御出
力バッファ回路を提供することである。本発明は、動的
スイッチング速度を犠牲とせず、また信号伝搬遅延をさ
らに増大させることなしに、接地レールのバウンス及び
アンダシュート、並びに供給レールにおける垂下及びオ
ーバシュートを抑制することを課題としている。
【００２５】本発明の別の課題は、回路ノイズを最小限
とするために寄生電荷及び寄生エネルギの制御された蓄
積及び放出を行うべく、出力側に連結される新規な制御
された電荷蓄積回路を提供することである。
とするために寄生電荷及び寄生エネルギの制御された蓄
積及び放出を行うべく、出力側に連結される新規な制御
された電荷蓄積回路を提供することである。
【００２６】本発明のさらなる課題は、電源から付加的
なエネルギーを引き出さず散逸することなしに、接地レ
ールのアンダシュートを減少させるための相殺又は犠牲
電流、及び相殺エネルギを提供することである。本発明
によれば、このことは寄生電荷及び寄生エネルギの制御
された蓄積と放出を行うことによって達成できる。
なエネルギーを引き出さず散逸することなしに、接地レ
ールのアンダシュートを減少させるための相殺又は犠牲
電流、及び相殺エネルギを提供することである。本発明
によれば、このことは寄生電荷及び寄生エネルギの制御
された蓄積と放出を行うことによって達成できる。
【００２７】
【課題を解決するための手段】これらの結果を達成する
ために本発明は、出力に接続された負荷コンデンサをそ
れぞれ放電又は充電させるべく、出力から電流を低電位
の電力レールへと引き込み、また高電位の電力レールか
ら出力へと電流を供給することによって、低及び高電位
レベルの出力信号を伝達するための出力を有する、エッ
ジレート制御型出力バッファ回路において、電力レール
ノイズを減少させるための新規な方法を提供するもので
ある。本発明は、接地バウンスを減少させるために、高
電位レベルから低電位レベルへの遷移に際して、出力負
荷コンデンサの放電からの電荷の小部分を、別個の電荷
蓄積用第一コンデンサに過渡的に蓄積するという新規な
方法ステップを提供する。本発明はまた、接地アンダシ
ュートを相殺するために、出力における低電位レベルへ
の遷移に際して、この別個の電荷蓄積用第一コンデンサ
から低電位の電力レールへと、過渡的に蓄積された電荷
を放電することをも意図している。
ために本発明は、出力に接続された負荷コンデンサをそ
れぞれ放電又は充電させるべく、出力から電流を低電位
の電力レールへと引き込み、また高電位の電力レールか
ら出力へと電流を供給することによって、低及び高電位
レベルの出力信号を伝達するための出力を有する、エッ
ジレート制御型出力バッファ回路において、電力レール
ノイズを減少させるための新規な方法を提供するもので
ある。本発明は、接地バウンスを減少させるために、高
電位レベルから低電位レベルへの遷移に際して、出力負
荷コンデンサの放電からの電荷の小部分を、別個の電荷
蓄積用第一コンデンサに過渡的に蓄積するという新規な
方法ステップを提供する。本発明はまた、接地アンダシ
ュートを相殺するために、出力における低電位レベルへ
の遷移に際して、この別個の電荷蓄積用第一コンデンサ
から低電位の電力レールへと、過渡的に蓄積された電荷
を放電することをも意図している。
【００２８】本発明によれば、これらのステップは、出
力における高電位レベルから低電位レベルへの遷移に際
して、出力と電荷蓄積用第一コンデンサの間の第一の電
気経路をスイッチオンすることにより、出力負荷コンデ
ンサからの電荷の小部分を過渡的に蓄積し、次いで第一
の電気経路をスイッチオフすることによって達成され
る。この方法はさらに、出力が低電位レベルに達した場
合に第一コンデンサと低電位電力レールとの間の第二の
電気経路をスイッチオンし、これにより過渡的に蓄積さ
れた電荷を放電し、接地レール側における電力レールノ
イズをさらに相殺することによって実行される。
力における高電位レベルから低電位レベルへの遷移に際
して、出力と電荷蓄積用第一コンデンサの間の第一の電
気経路をスイッチオンすることにより、出力負荷コンデ
ンサからの電荷の小部分を過渡的に蓄積し、次いで第一
の電気経路をスイッチオフすることによって達成され
る。この方法はさらに、出力が低電位レベルに達した場
合に第一コンデンサと低電位電力レールとの間の第二の
電気経路をスイッチオンし、これにより過渡的に蓄積さ
れた電荷を放電し、接地レール側における電力レールノ
イズをさらに相殺することによって実行される。
【００２９】出力バッファ回路の供給レール側の電力レ
ールノイズを減少させるために、本発明は、Ｖcc垂下を
減少させるべく、出力における低電位レベルから高電位
レベルへの遷移に際して、別個の電荷蓄積用第二コンデ
ンサから要求電荷の小部分でもって出力負荷コンデンサ
を過渡的に充電するという方法ステップを提供する。本
発明は、Ｖccオーバシュートを相殺するために、出力に
おける高電位レベルへの遷移に際して、この別個の電荷
蓄積用第二コンデンサを高電位電力レール側から充電す
るというさらなるステップを意図している。
ールノイズを減少させるために、本発明は、Ｖcc垂下を
減少させるべく、出力における低電位レベルから高電位
レベルへの遷移に際して、別個の電荷蓄積用第二コンデ
ンサから要求電荷の小部分でもって出力負荷コンデンサ
を過渡的に充電するという方法ステップを提供する。本
発明は、Ｖccオーバシュートを相殺するために、出力に
おける高電位レベルへの遷移に際して、この別個の電荷
蓄積用第二コンデンサを高電位電力レール側から充電す
るというさらなるステップを意図している。
【００３０】このことは、出力における低電位レベルか
ら高電位レベルへの遷移に際して、出力と電荷蓄積用第
二コンデンサの間の第三の電気経路をスイッチオンする
ことにより、出力負荷コンデンサを要求電荷の小部分で
もって過渡的に充電し、次いで第三の電気経路をスイッ
チオフすることによって達成される。本発明は、出力が
高電位レベルに達した場合に電荷蓄積用第二コンデンサ
と高電位電力レールとの間の第四の電気経路をスイッチ
オンし、これにより第二コンデンサを充電するものであ
る。
ら高電位レベルへの遷移に際して、出力と電荷蓄積用第
二コンデンサの間の第三の電気経路をスイッチオンする
ことにより、出力負荷コンデンサを要求電荷の小部分で
もって過渡的に充電し、次いで第三の電気経路をスイッ
チオフすることによって達成される。本発明は、出力が
高電位レベルに達した場合に電荷蓄積用第二コンデンサ
と高電位電力レールとの間の第四の電気経路をスイッチ
オンし、これにより第二コンデンサを充電するものであ
る。
【００３１】本発明の新規な回路によれば、別個の出力
放電電荷蓄積用第一コンデンサが、出力と第一の定電圧
源との間に接続される。第一のスイッチング素子が、第
一コンデンサを出力へと接続する。この第一のスイッチ
ング素子は出力バッファ回路によって制御されており、
前述したように接地バウンスを減少させるために、出力
における高電位レベルから低電位レベルへの遷移に際し
て出力への電気経路をスイッチオンし、出力負荷コンデ
ンサの放電による電荷の小部分を電荷蓄積用第一コンデ
ンサに過渡的に蓄積する。
放電電荷蓄積用第一コンデンサが、出力と第一の定電圧
源との間に接続される。第一のスイッチング素子が、第
一コンデンサを出力へと接続する。この第一のスイッチ
ング素子は出力バッファ回路によって制御されており、
前述したように接地バウンスを減少させるために、出力
における高電位レベルから低電位レベルへの遷移に際し
て出力への電気経路をスイッチオンし、出力負荷コンデ
ンサの放電による電荷の小部分を電荷蓄積用第一コンデ
ンサに過渡的に蓄積する。
【００３２】第二のスイッチング素子が、電荷蓄積用第
一コンデンサを低電位電力レールへと接続する。出力バ
ッファ回路の第一の制御回路が第一及び第二のスイッチ
ング素子に接続されている。この第一の制御回路は、上
述した本発明の方法に従って第一及び第二のスイッチン
グ素子を制御し、出力バッファ回路の接地レール側にお
ける電力レールノイズを減少するように構成されてい
る。
一コンデンサを低電位電力レールへと接続する。出力バ
ッファ回路の第一の制御回路が第一及び第二のスイッチ
ング素子に接続されている。この第一の制御回路は、上
述した本発明の方法に従って第一及び第二のスイッチン
グ素子を制御し、出力バッファ回路の接地レール側にお
ける電力レールノイズを減少するように構成されてい
る。
【００３３】出力バッファ回路の供給レール側における
電力レールノイズを減少させるために、出力と第二の定
電圧源との間に接続された別個の出力充電用第二コンデ
ンサが回路に組み込まれる。第三のスイッチング素子
が、この第二コンデンサを出力へと接続している。この
第三のスイッチング素子は出力バッファ回路により制御
されており、出力への電気経路をスイッチオンして、出
力負荷コンデンサを第二コンデンサから要求電荷の小部
分でもって過渡的に充電し、Ｖcc垂下を減少させる。
電力レールノイズを減少させるために、出力と第二の定
電圧源との間に接続された別個の出力充電用第二コンデ
ンサが回路に組み込まれる。第三のスイッチング素子
が、この第二コンデンサを出力へと接続している。この
第三のスイッチング素子は出力バッファ回路により制御
されており、出力への電気経路をスイッチオンして、出
力負荷コンデンサを第二コンデンサから要求電荷の小部
分でもって過渡的に充電し、Ｖcc垂下を減少させる。
【００３４】電力レールノイズを減少させるための回路
は、出力充電用第二コンデンサを高電位電力レールへと
接続する第四のスイッチング素子を組み込んでいる。第
二の制御回路が、第三及び第四のスイッチング素子へと
接続されている。この第二の制御回路は、第三及び第四
のスイッチング素子を制御して、上述した本発明の方法
を実行するように構成されている。好ましい実施例で
は、電荷蓄積用第一コンデンサは出力と高電位レールと
の間に接続され、他方出力蓄積用第二コンデンサは出力
と低電位電力レールとの間に接続されている。
は、出力充電用第二コンデンサを高電位電力レールへと
接続する第四のスイッチング素子を組み込んでいる。第
二の制御回路が、第三及び第四のスイッチング素子へと
接続されている。この第二の制御回路は、第三及び第四
のスイッチング素子を制御して、上述した本発明の方法
を実行するように構成されている。好ましい実施例で
は、電荷蓄積用第一コンデンサは出力と高電位レールと
の間に接続され、他方出力蓄積用第二コンデンサは出力
と低電位電力レールとの間に接続されている。
【００３５】本発明は、第一及び第二のノードを有する
出力放電用電荷蓄積コンデンサを提供するものであり、
第一ノードは高電位電力レールに接続されている。第一
のパスゲート回路が出力放電用電荷蓄積コンデンサの第
二ノードと出力との間に接続されている。この第一のパ
スゲート回路は、出力における高電位レベルから低電位
レベルへの遷移に際してパスゲート回路をターンオンす
るために、出力バッファ回路に接続された制御ノードを
有している。本発明による制御された電荷蓄積回路の一
つの特徴は、高いスイッチング速度を維持すると同時
に、接地バウンスを減少させるために出力負荷コンデン
サからの放電の過渡的な蓄積を行うという点にある。別
の利点は、蓄積された電荷を次いで過渡的に放出し、低
電位の電力レールにおける接地アンダシュートを消失さ
せ抑制するために、犠牲電流即ち相殺電流を提供すると
いう点にある。
出力放電用電荷蓄積コンデンサを提供するものであり、
第一ノードは高電位電力レールに接続されている。第一
のパスゲート回路が出力放電用電荷蓄積コンデンサの第
二ノードと出力との間に接続されている。この第一のパ
スゲート回路は、出力における高電位レベルから低電位
レベルへの遷移に際してパスゲート回路をターンオンす
るために、出力バッファ回路に接続された制御ノードを
有している。本発明による制御された電荷蓄積回路の一
つの特徴は、高いスイッチング速度を維持すると同時
に、接地バウンスを減少させるために出力負荷コンデン
サからの放電の過渡的な蓄積を行うという点にある。別
の利点は、蓄積された電荷を次いで過渡的に放出し、低
電位の電力レールにおける接地アンダシュートを消失さ
せ抑制するために、犠牲電流即ち相殺電流を提供すると
いう点にある。
【００３６】好ましい実施例においては、第一の制御回
路が第一のパスゲート回路の制御ノードに接続されてい
る。第一の制御回路は出力バッファ回路のデータ信号入
力及び出力に接続されており、これらの入力及び出力に
おけるデータ信号に応じて、第一のバスゲート回路の導
通状態を制御する。第一の制御回路は、出力における高
電位レベルから低電位レベルへの遷移に際して出力がま
だ高電位レベルにある間に、第一のパスゲート回路を過
渡的にターンオンするように構成されている。この制御
回路は、出力負荷コンデンサから電荷を受け取り蓄積す
るように、出力放電用電荷蓄積コンデンサの第二のノー
ドが最初に接地電位又は低電位にあるということを確実
にする。
路が第一のパスゲート回路の制御ノードに接続されてい
る。第一の制御回路は出力バッファ回路のデータ信号入
力及び出力に接続されており、これらの入力及び出力に
おけるデータ信号に応じて、第一のバスゲート回路の導
通状態を制御する。第一の制御回路は、出力における高
電位レベルから低電位レベルへの遷移に際して出力がま
だ高電位レベルにある間に、第一のパスゲート回路を過
渡的にターンオンするように構成されている。この制御
回路は、出力負荷コンデンサから電荷を受け取り蓄積す
るように、出力放電用電荷蓄積コンデンサの第二のノー
ドが最初に接地電位又は低電位にあるということを確実
にする。
【００３７】本発明はまた、出力放電用電荷蓄積コンデ
ンサの第二のノードと低電位電力レールとの間に接続さ
れた第二のパスゲート回路をも提供する。この第二のパ
スゲート回路の制御ノードは第一の制御回路に接続され
ており、出力におけるデータ信号に応じて第二のパスゲ
ート回路の導通状態を制御する。第一の制御回路は、出
力における低電位レベルへの遷移に際して出力が低電位
レベルとなった場合に、第二のパスゲート回路のターン
オンを行うように構成されている。第二のパスゲート回
路は、相殺電流経路を提供して電荷蓄積コンデンサを放
電させ、接地アンダシュートエネルギを消失させる。
ンサの第二のノードと低電位電力レールとの間に接続さ
れた第二のパスゲート回路をも提供する。この第二のパ
スゲート回路の制御ノードは第一の制御回路に接続され
ており、出力におけるデータ信号に応じて第二のパスゲ
ート回路の導通状態を制御する。第一の制御回路は、出
力における低電位レベルへの遷移に際して出力が低電位
レベルとなった場合に、第二のパスゲート回路のターン
オンを行うように構成されている。第二のパスゲート回
路は、相殺電流経路を提供して電荷蓄積コンデンサを放
電させ、接地アンダシュートエネルギを消失させる。
【００３８】好ましい実施例によれば、第一の制御回路
は、出力バッファ回路のデータ信号入力に接続された第
一の入力を有するＮＯＲゲートを含む。第二の入力は、
第一のインバータゲートを介して出力バッファ回路の出
力に接続されている。ＮＯＲゲートの出力は、第一のパ
スゲート回路の制御ノードに接続されている。出力バッ
ファ回路の出力と第二のパスゲート回路の制御ノードと
の間には、第二のインバータゲートが接続されている。
その結果、第一及び第二のパスゲート回路は、二段階シ
ーケンスで制御される。第一段階では、第一のパスゲー
ト回路が導通している間、出力放電用電荷蓄積コンデン
サが出力からの放電の過渡的な蓄積を行って、接地バウ
ンスを減少させる。第二段階では、電荷蓄積コンデンサ
は放電し、第二のパスゲート回路が導通している間に、
接地アンダシュートを消失させるための相殺電流を供給
する。制御回路は、第一及び第二の段階の間に僅かな遅
延を介在させる。
は、出力バッファ回路のデータ信号入力に接続された第
一の入力を有するＮＯＲゲートを含む。第二の入力は、
第一のインバータゲートを介して出力バッファ回路の出
力に接続されている。ＮＯＲゲートの出力は、第一のパ
スゲート回路の制御ノードに接続されている。出力バッ
ファ回路の出力と第二のパスゲート回路の制御ノードと
の間には、第二のインバータゲートが接続されている。
その結果、第一及び第二のパスゲート回路は、二段階シ
ーケンスで制御される。第一段階では、第一のパスゲー
ト回路が導通している間、出力放電用電荷蓄積コンデン
サが出力からの放電の過渡的な蓄積を行って、接地バウ
ンスを減少させる。第二段階では、電荷蓄積コンデンサ
は放電し、第二のパスゲート回路が導通している間に、
接地アンダシュートを消失させるための相殺電流を供給
する。制御回路は、第一及び第二の段階の間に僅かな遅
延を介在させる。
【００３９】高速でのスイッチングを維持すると同時に
Ｖcc垂下とオーバシュートを減少させるために、同様な
回路配置が出力バッファ回路の供給側にも設けられてい
る。第三及び第四のノードを有する出力充電用蓄積コン
デンサが設けられ、第三のノードが低電位の電力レール
に接続される。第三のパスゲート回路が、出力充電用蓄
積コンデンサの第四のノードと出力との間に接続されて
いる。第三のパスゲート回路の制御ノードは出力バッフ
ァ回路に接続されており、出力における低電位レベルか
ら高電位レベルへの遷移に際して、第三のパスゲート回
路をターンオンさせる。出力充電用蓄積コンデンサの第
四のノードは、最初は高電位にある。この充電用蓄積コ
ンデンサは、第三のパスゲート回路を介して過渡的な充
電電流を出力へと供給して、Ｖcc垂下を減少させる。充
電用蓄積コンデンサは次いで、高電位電力レールにおけ
るＶccオーバシュートを相殺するために、第四のパスゲ
ート回路を介して過渡的蓄積電荷を提供する。第三及び
第四のパスゲートの制御ノードに接続される別の制御回
路についても、同様な回路が出力バッファ回路の供給側
において設けられ、供給側における電力レールノイズを
抑制するために、充電用蓄積コンデンサからの充電電流
の過渡的な供給及びその後のオーバシュートエネルギの
蓄積を制御するようになっている。
Ｖcc垂下とオーバシュートを減少させるために、同様な
回路配置が出力バッファ回路の供給側にも設けられてい
る。第三及び第四のノードを有する出力充電用蓄積コン
デンサが設けられ、第三のノードが低電位の電力レール
に接続される。第三のパスゲート回路が、出力充電用蓄
積コンデンサの第四のノードと出力との間に接続されて
いる。第三のパスゲート回路の制御ノードは出力バッフ
ァ回路に接続されており、出力における低電位レベルか
ら高電位レベルへの遷移に際して、第三のパスゲート回
路をターンオンさせる。出力充電用蓄積コンデンサの第
四のノードは、最初は高電位にある。この充電用蓄積コ
ンデンサは、第三のパスゲート回路を介して過渡的な充
電電流を出力へと供給して、Ｖcc垂下を減少させる。充
電用蓄積コンデンサは次いで、高電位電力レールにおけ
るＶccオーバシュートを相殺するために、第四のパスゲ
ート回路を介して過渡的蓄積電荷を提供する。第三及び
第四のパスゲートの制御ノードに接続される別の制御回
路についても、同様な回路が出力バッファ回路の供給側
において設けられ、供給側における電力レールノイズを
抑制するために、充電用蓄積コンデンサからの充電電流
の過渡的な供給及びその後のオーバシュートエネルギの
蓄積を制御するようになっている。
【００４０】本発明の他の課題、特徴及び利点について
は以下の詳細な説明及び添付図面から明らかなものであ
る。
は以下の詳細な説明及び添付図面から明らかなものであ
る。
【００４１】
【実施例】本発明による、電荷蓄積の制御された出力バ
ッファ回路の単純化されたものが図４に示してある。図
１−３の回路構成要素と同じか又は類似の機能を営む回
路構成要素は、同じ参照識別符号で示してある。これら
に加えて、出力放電用電荷蓄積コンデンサＣ１が設けら
れており、その第一のノードＭ３は、起用給レール導線
の寄生インダクタンスＬＳを介して、高電位電力レール
Ｖccへと接続されている。ＮＭＯＳトランジスタ素子Ｐ
ＳＧＴ１により提供される第一のパスゲート回路が、コ
ンデンサＣ１の第二のノードＭ１と出力Ｖoutとの間
で、一次電流経路に接続されている。パスゲートのトラ
ンジスタ素子ＰＳＧＴ１の制御ゲートノードＭ２は二次
プルダウントランジスタ素子Ｎ１の制御ノードに接続さ
れており、ＰＳＧＴ１がＮ１と同相で動作するようにな
っている。
ッファ回路の単純化されたものが図４に示してある。図
１−３の回路構成要素と同じか又は類似の機能を営む回
路構成要素は、同じ参照識別符号で示してある。これら
に加えて、出力放電用電荷蓄積コンデンサＣ１が設けら
れており、その第一のノードＭ３は、起用給レール導線
の寄生インダクタンスＬＳを介して、高電位電力レール
Ｖccへと接続されている。ＮＭＯＳトランジスタ素子Ｐ
ＳＧＴ１により提供される第一のパスゲート回路が、コ
ンデンサＣ１の第二のノードＭ１と出力Ｖoutとの間
で、一次電流経路に接続されている。パスゲートのトラ
ンジスタ素子ＰＳＧＴ１の制御ゲートノードＭ２は二次
プルダウントランジスタ素子Ｎ１の制御ノードに接続さ
れており、ＰＳＧＴ１がＮ１と同相で動作するようにな
っている。
【００４２】電荷蓄積コンデンサＣ１の第二のノードＭ
１は、前述したように、出力における高電位レベルから
低電位レベルへの遷移に先立って、低電位又は接地電位
レベルに維持される。出力における高電位レベルから低
電位レベルへの遷移に際して、パスゲートトランジスタ
素子ＰＳＧＴ１は二次プルダウントランジスタ素子Ｎ１
と同期してターンオンし、出力負荷コンデンサＣＬから
の放電を過渡的に蓄積する。接地レールから離れてのこ
の電荷の分流は、接地導線の寄生インダクタンスＬＧを
介しての電荷の加速により生ずる接地バウンスを減少さ
せる一方で、高速のスイッチング速度を維持する。出力
Ｖoutが接地電位レベルへと落ちるにつれて、コンデン
サＣ１に蓄積された電荷は放電されて、低電位電力レー
ルの接地導線の寄生インダクタンスＬＧに蓄積された接
地アンダシュートエネルギを消失させるために、相殺電
流の過渡的な供給を行う。
１は、前述したように、出力における高電位レベルから
低電位レベルへの遷移に先立って、低電位又は接地電位
レベルに維持される。出力における高電位レベルから低
電位レベルへの遷移に際して、パスゲートトランジスタ
素子ＰＳＧＴ１は二次プルダウントランジスタ素子Ｎ１
と同期してターンオンし、出力負荷コンデンサＣＬから
の放電を過渡的に蓄積する。接地レールから離れてのこ
の電荷の分流は、接地導線の寄生インダクタンスＬＧを
介しての電荷の加速により生ずる接地バウンスを減少さ
せる一方で、高速のスイッチング速度を維持する。出力
Ｖoutが接地電位レベルへと落ちるにつれて、コンデン
サＣ１に蓄積された電荷は放電されて、低電位電力レー
ルの接地導線の寄生インダクタンスＬＧに蓄積された接
地アンダシュートエネルギを消失させるために、相殺電
流の過渡的な供給を行う。
【００４３】電荷蓄積の制御された出力バッファ回路の
好ましい完全な実施形態が、図５に示されている。第一
の制御回路ＣＴＲ１が、第一のパスゲートトランジスタ
素子ＰＳＧＴ１の制御ノードＭ２に接続されている。以
下により詳しく述べるように、第一の制御回路ＣＴＲ１
はデータ信号入力Ｖin及び出力Ｖoutに接続されてお
り、これらの入力及び出力におけるデータ信号に応じて
トランジスタ素子ＰＳＧＴ１の導通状態を制御するよう
になっている。第一の制御回路ＣＴＲ１は、出力におけ
る高電位レベルから低電位レベルへの遷移に際して、出
力Ｖoutがまだ高電位レベルにある場合に、第一のパス
ゲート回路ＰＳＧＴ１を過渡的にターンオンするように
構成されている。スリーステートバッファ回路について
は、スリーステートイネーブル入力バーＯＥもまたＣＴ
Ｒ１に接続されている。
好ましい完全な実施形態が、図５に示されている。第一
の制御回路ＣＴＲ１が、第一のパスゲートトランジスタ
素子ＰＳＧＴ１の制御ノードＭ２に接続されている。以
下により詳しく述べるように、第一の制御回路ＣＴＲ１
はデータ信号入力Ｖin及び出力Ｖoutに接続されてお
り、これらの入力及び出力におけるデータ信号に応じて
トランジスタ素子ＰＳＧＴ１の導通状態を制御するよう
になっている。第一の制御回路ＣＴＲ１は、出力におけ
る高電位レベルから低電位レベルへの遷移に際して、出
力Ｖoutがまだ高電位レベルにある場合に、第一のパス
ゲート回路ＰＳＧＴ１を過渡的にターンオンするように
構成されている。スリーステートバッファ回路について
は、スリーステートイネーブル入力バーＯＥもまたＣＴ
Ｒ１に接続されている。
【００４４】ＮＭＯＳトランジスタ素子ＰＳＧＴ２によ
り提供される第二のパスゲート回路が、電荷蓄積コンデ
ンサＣ１の第二のノードＭ１と低電位の電力レールＧＮ
Ｄとの間に接続されている。トランジスタ素子ＰＳＧＴ
２の制御ゲートノードＭ４は第一の制御回路ＣＴＲ１に
接続されており、出力におけるデータ信号に応じて第二
のパスゲート回路ＰＳＧＴ２の導通状態を制御する。
り提供される第二のパスゲート回路が、電荷蓄積コンデ
ンサＣ１の第二のノードＭ１と低電位の電力レールＧＮ
Ｄとの間に接続されている。トランジスタ素子ＰＳＧＴ
２の制御ゲートノードＭ４は第一の制御回路ＣＴＲ１に
接続されており、出力におけるデータ信号に応じて第二
のパスゲート回路ＰＳＧＴ２の導通状態を制御する。
【００４５】図５の回路配置の一つの利点は、パスゲー
トトランジスタ素子ＰＳＧＴ１及びＰＳＧＴ２が、電荷
蓄積コンデンサの充電及び放電用の別々の制御経路を提
供するという点にある。出力における高電位レベルから
低電位レベルへの遷移の第一段階に際して、ＮＭＯＳト
ランジスタであるＰＳＧＴ１は、出力がまだ高電位レベ
ルにある間の過渡的な期間に導通状態となる。これによ
って、コンデンサＣ１は電荷を過渡的に蓄積することに
より、出力負荷コンデンサＣＬの放電を容易なものとす
る。出力が実質的に低電位レベルへと遷移した後に続く
第二段階に際しては、第一段階の後の短い時間的遅延の
後に、ＮＭＯＳトランジスタ素子ＰＳＧＴ２が導通状態
となり、コンデンサＣ１に蓄積された電荷を放出する。
コンデンサＣ１からのこの放電は、接地レール導線の寄
生インダクタンスＬＧに蓄積された接地アンダシュート
エネルギを消失させるための、犠牲電流又は相殺電流の
過渡的な供給をもたらす。
トトランジスタ素子ＰＳＧＴ１及びＰＳＧＴ２が、電荷
蓄積コンデンサの充電及び放電用の別々の制御経路を提
供するという点にある。出力における高電位レベルから
低電位レベルへの遷移の第一段階に際して、ＮＭＯＳト
ランジスタであるＰＳＧＴ１は、出力がまだ高電位レベ
ルにある間の過渡的な期間に導通状態となる。これによ
って、コンデンサＣ１は電荷を過渡的に蓄積することに
より、出力負荷コンデンサＣＬの放電を容易なものとす
る。出力が実質的に低電位レベルへと遷移した後に続く
第二段階に際しては、第一段階の後の短い時間的遅延の
後に、ＮＭＯＳトランジスタ素子ＰＳＧＴ２が導通状態
となり、コンデンサＣ１に蓄積された電荷を放出する。
コンデンサＣ１からのこの放電は、接地レール導線の寄
生インダクタンスＬＧに蓄積された接地アンダシュート
エネルギを消失させるための、犠牲電流又は相殺電流の
過渡的な供給をもたらす。
【００４６】電荷蓄積コンデンサＣ１の静電容量の値
は、出力負荷コンデンサＣＬの値に関連して選択され
る。例えば５０ｐｆという標準的な出力負荷コンデンサ
ＣＬについては、Ｃ１は好ましくはＣＬ／２からＣＬ、
即ち２５−５０ｐｆの範囲にあるように選択される。パ
スゲートトランジスタ素子ＰＳＧＴ１及びＰＳＧＴ２は
チャネル幅に関して選択され、それは例えば８００μ−
１４００μの範囲のチャネル幅の一次出力トランジスタ
素子及び２００μ程度の二次出力トランジスタ素子を含
む出力バッファ回路について、それぞれ３００μ及び１
００μである。
は、出力負荷コンデンサＣＬの値に関連して選択され
る。例えば５０ｐｆという標準的な出力負荷コンデンサ
ＣＬについては、Ｃ１は好ましくはＣＬ／２からＣＬ、
即ち２５−５０ｐｆの範囲にあるように選択される。パ
スゲートトランジスタ素子ＰＳＧＴ１及びＰＳＧＴ２は
チャネル幅に関して選択され、それは例えば８００μ−
１４００μの範囲のチャネル幅の一次出力トランジスタ
素子及び２００μ程度の二次出力トランジスタ素子を含
む出力バッファ回路について、それぞれ３００μ及び１
００μである。
【００４７】制御回路ＣＴＲ１の詳細の一例が、図６に
示してある。この制御回路ＣＴＲ１は、データ信号入力
Ｖinに接続された第一の入力と、第一のインバータゲー
トＩＧ１を介して出力Ｖoutに接続された第二の入力を
有するＮＯＲゲートを組み込んでいる。スリーステート
出力バッファ回路について、スリーステートイネーブル
入力信号バーＯＥ用に第三の入力が設けられている。第
二のインバータゲートＩＧ２が、出力Ｖoutにおける信
号を、第二のパスゲートトランジスタ素子ＰＳＧＴ２の
制御ノードＭ４へと接続している。図６の制御回路構成
は、図５に関して記述され図７にグラフで示された、回
路の電荷蓄積及び放電機能を実行するものである。
示してある。この制御回路ＣＴＲ１は、データ信号入力
Ｖinに接続された第一の入力と、第一のインバータゲー
トＩＧ１を介して出力Ｖoutに接続された第二の入力を
有するＮＯＲゲートを組み込んでいる。スリーステート
出力バッファ回路について、スリーステートイネーブル
入力信号バーＯＥ用に第三の入力が設けられている。第
二のインバータゲートＩＧ２が、出力Ｖoutにおける信
号を、第二のパスゲートトランジスタ素子ＰＳＧＴ２の
制御ノードＭ４へと接続している。図６の制御回路構成
は、図５に関して記述され図７にグラフで示された、回
路の電荷蓄積及び放電機能を実行するものである。
【００４８】図７のグラフに示されているように、出力
放電用電荷蓄積コンデンサＣ１は、出力における高電位
レベルから低電位レベルへの遷移の第一段階の間に、パ
スゲートトランジスタ素子ＰＳＧＴ１が導通している場
合に電荷を受け取る。出力Ｖoutにおける高電位レベル
から低電位レベルへの遷移の中間点において、パスゲー
ト回路ＰＳＧＴ１はターンオフし、僅かな遅延にわたっ
てパスゲート回路ＰＳＧＴ１，ＰＳＧＴ２は両方ともオ
フである。出力における論理高電位ベルから低電位レベ
ルへの完了に際しての第二段階の間、第二のパスゲート
トランジスタ素子ＰＳＧＴ２がターンオンし、コンデン
サＣ１は蓄積された電荷を放電して、接地アンダシュー
トに対する過渡的な相殺電流を供給する。コンデンサＣ
１の第二のノードＭ１は接地電位レベルに復帰し、次の
遷移に備えてその電位に留まる。例えば１Ｋオームの抵
抗値を有する高抵抗値の漏れ抵抗Ｒ２を図６に示すよう
にパスゲートトランジスタ素子ＰＳＧＴ２と並列に接続
することができ、それによってコンデンサＣ１の第二の
ノードＭ１が接地電位レベルに確実に留まるようにでき
る。出力における高電位レベルから低電位レベルへのこ
の二段階の動作は、表Ｉに要約されている。
放電用電荷蓄積コンデンサＣ１は、出力における高電位
レベルから低電位レベルへの遷移の第一段階の間に、パ
スゲートトランジスタ素子ＰＳＧＴ１が導通している場
合に電荷を受け取る。出力Ｖoutにおける高電位レベル
から低電位レベルへの遷移の中間点において、パスゲー
ト回路ＰＳＧＴ１はターンオフし、僅かな遅延にわたっ
てパスゲート回路ＰＳＧＴ１，ＰＳＧＴ２は両方ともオ
フである。出力における論理高電位ベルから低電位レベ
ルへの完了に際しての第二段階の間、第二のパスゲート
トランジスタ素子ＰＳＧＴ２がターンオンし、コンデン
サＣ１は蓄積された電荷を放電して、接地アンダシュー
トに対する過渡的な相殺電流を供給する。コンデンサＣ
１の第二のノードＭ１は接地電位レベルに復帰し、次の
遷移に備えてその電位に留まる。例えば１Ｋオームの抵
抗値を有する高抵抗値の漏れ抵抗Ｒ２を図６に示すよう
にパスゲートトランジスタ素子ＰＳＧＴ２と並列に接続
することができ、それによってコンデンサＣ１の第二の
ノードＭ１が接地電位レベルに確実に留まるようにでき
る。出力における高電位レベルから低電位レベルへのこ
の二段階の動作は、表Ｉに要約されている。
【００４９】 表 Ｉ 段 階 ＰＳＧＴ１ ＰＳＧＴ２ Ｖin／Ｖout 高 オフ オフ 第一段階 オン オフ 遅延 オフ オフ 第二段階 オフ オン Ｖin／Ｖout 低 オフ オン 図６の回路の別の特徴は、出力バッファ回路の供給側に
設けられた分流レール導線にある。この分流導線の供給
レールは、外部電源Ｖccに接続され共通の導線インダク
タンスＬＳ３を有する共通導線を組み入れている。分割
された導線インダクタンスＬＳ１及びＬＳ２を有する分
流導線は、出力バッファ回路の出力側素子及び内部素子
のそれぞれに接続されている。これらの分割導線インダ
クタンスＬＳ１及びＬＳ２は、出力バッファ回路の出力
側にあるノイズの多い出力供給レール導線ＰＶccを、出
力バッファ回路の内部側の静隠供給レール導線ＱＶccか
ら効果的に分離する。これら分離用の分流導線がない場
合には、出力放電用電荷蓄積コンデンサＣ１は、出力側
のノイズを供給レール及び内部回路要素へと伝達するこ
とになる。分流導線フレームに関する他の手段として、
別個の独立した電源及び電力レールを設けることが考え
られる。分流導線フレームの動作のさらなる説明は、前
述したロジャース(Alan C. Rogers)の米国特許第5,049,
763号に記載されている。
設けられた分流レール導線にある。この分流導線の供給
レールは、外部電源Ｖccに接続され共通の導線インダク
タンスＬＳ３を有する共通導線を組み入れている。分割
された導線インダクタンスＬＳ１及びＬＳ２を有する分
流導線は、出力バッファ回路の出力側素子及び内部素子
のそれぞれに接続されている。これらの分割導線インダ
クタンスＬＳ１及びＬＳ２は、出力バッファ回路の出力
側にあるノイズの多い出力供給レール導線ＰＶccを、出
力バッファ回路の内部側の静隠供給レール導線ＱＶccか
ら効果的に分離する。これら分離用の分流導線がない場
合には、出力放電用電荷蓄積コンデンサＣ１は、出力側
のノイズを供給レール及び内部回路要素へと伝達するこ
とになる。分流導線フレームに関する他の手段として、
別個の独立した電源及び電力レールを設けることが考え
られる。分流導線フレームの動作のさらなる説明は、前
述したロジャース(Alan C. Rogers)の米国特許第5,049,
763号に記載されている。
【００５０】出力バッファ回路の供給レール側における
Ｖcc垂下及びオーバシュートを減少させるための、電荷
蓄積の制御された出力バッファ回路が図８に示されてい
る。この回路の素子は事実上、図５の回路素子の鏡像に
なっている。出力充電用蓄積コンデンサＣ３には、低電
位電力レールＧＮＤに接続された第三のノードＭ７が備
えられている。この例において、回路には分流導線接地
レールが組み込まれており、それがない場合にはコンデ
ンサＣ３により内部の回路素子へと伝達される可能性の
ある出力接地ノイズを分離するようになっている。出力
充電用蓄積コンデンサＣ３の第三のノードＭ７は従っ
て、分流導線インダクタンスＬＧ１及びＬＧ２により、
静隠接地レール導線ＱＧＮＤから分離されたノイズの多
い接地レール導線ＰＧＮＤへと接続されている。これら
の分流導線インダクタンスは、共通の導線インダクタン
スＬＧ３を介して外部の接地ＧＮＤへと接続されてい
る。
Ｖcc垂下及びオーバシュートを減少させるための、電荷
蓄積の制御された出力バッファ回路が図８に示されてい
る。この回路の素子は事実上、図５の回路素子の鏡像に
なっている。出力充電用蓄積コンデンサＣ３には、低電
位電力レールＧＮＤに接続された第三のノードＭ７が備
えられている。この例において、回路には分流導線接地
レールが組み込まれており、それがない場合にはコンデ
ンサＣ３により内部の回路素子へと伝達される可能性の
ある出力接地ノイズを分離するようになっている。出力
充電用蓄積コンデンサＣ３の第三のノードＭ７は従っ
て、分流導線インダクタンスＬＧ１及びＬＧ２により、
静隠接地レール導線ＱＧＮＤから分離されたノイズの多
い接地レール導線ＰＧＮＤへと接続されている。これら
の分流導線インダクタンスは、共通の導線インダクタン
スＬＧ３を介して外部の接地ＧＮＤへと接続されてい
る。
【００５１】ＰＭＯＳトランジスタ素子ＰＳＧＴ３によ
り提供される第三のパスゲート回路が、コンデンサＣ３
の第四のノードＭ５と出力Ｖoutとの間に接続されてい
る。第二の制御回路ＣＴＲ２が、ＰＳＧＴ３の制御ゲー
トノードＭ６に接続されている。この第二の制御回路
は、以下に述べるようにデータ信号入力Ｖin及びＶout
に接続されており、入力及び出力におけるデータ信号に
応じて、第三のパスゲートトランジスタ素子ＰＳＧＴ３
の導通状態を制御するようになっている。以下に説明す
るように、第二の制御回路ＣＴＲ２は、出力における低
電位レベルから高電位レベルへの遷移に際して出力Ｖou
tがまだ低電位レベルにある場合に、ＰＳＧＴ３を過渡
的にターンオンするように構成されている。
り提供される第三のパスゲート回路が、コンデンサＣ３
の第四のノードＭ５と出力Ｖoutとの間に接続されてい
る。第二の制御回路ＣＴＲ２が、ＰＳＧＴ３の制御ゲー
トノードＭ６に接続されている。この第二の制御回路
は、以下に述べるようにデータ信号入力Ｖin及びＶout
に接続されており、入力及び出力におけるデータ信号に
応じて、第三のパスゲートトランジスタ素子ＰＳＧＴ３
の導通状態を制御するようになっている。以下に説明す
るように、第二の制御回路ＣＴＲ２は、出力における低
電位レベルから高電位レベルへの遷移に際して出力Ｖou
tがまだ低電位レベルにある場合に、ＰＳＧＴ３を過渡
的にターンオンするように構成されている。
【００５２】コンデンサＣ３の第四のノードＭ５と高電
位電力レールＶccとの間には、高電位レール導線インダ
クタンスＬＳを介して、第四のパスゲート回路ＰＳＧＴ
４が接続されている。第四のパスゲートトランジスタ素
子ＰＳＧＴ４の制御ゲートノードは第二の制御回路ＣＴ
Ｒ２に接続されており、出力におけるデータ信号に応じ
てＰＳＧＴ４の導通状態を制御するようになっている。
以下に述べるように、第二の制御回路ＣＴＲ２は、出力
における低電位レベルから高電位レベルへの遷移に続い
て出力が高電位レベルにある場合に、ＰＳＧＴ４をター
ンオフするように構成されている。
位電力レールＶccとの間には、高電位レール導線インダ
クタンスＬＳを介して、第四のパスゲート回路ＰＳＧＴ
４が接続されている。第四のパスゲートトランジスタ素
子ＰＳＧＴ４の制御ゲートノードは第二の制御回路ＣＴ
Ｒ２に接続されており、出力におけるデータ信号に応じ
てＰＳＧＴ４の導通状態を制御するようになっている。
以下に述べるように、第二の制御回路ＣＴＲ２は、出力
における低電位レベルから高電位レベルへの遷移に続い
て出力が高電位レベルにある場合に、ＰＳＧＴ４をター
ンオフするように構成されている。
【００５３】第二の制御回路ＣＴＲ２の一例が、図９に
示されている。制御回路ＣＴＲ２は、データ信号入力Ｖ
inに接続された第一の入力と、第三のインバータゲート
ＩＧ３を介してバッファ回路の出力Ｖoutに接続された
第二の入力とを有するＮＡＮＤゲートを組み込んでい
る。ＮＡＮＤゲートの出力は、第三のパスゲートトラン
ジスタ素子ＰＳＧＴ３の制御ゲートノードＭ６に接続さ
れている。第二の制御回路ＣＴＲ２はまた、出力Ｖout
と第四のパスゲートトランジスタ素子ＰＳＧＴ４の制御
ゲートノードＭ８との間に接続された第四のインバータ
ゲートＩＧ４を含んでいる。スリーステート信号は、Ｎ
ＡＮＤゲートの出力イネーブルＯＥ端子に印加される。
示されている。制御回路ＣＴＲ２は、データ信号入力Ｖ
inに接続された第一の入力と、第三のインバータゲート
ＩＧ３を介してバッファ回路の出力Ｖoutに接続された
第二の入力とを有するＮＡＮＤゲートを組み込んでい
る。ＮＡＮＤゲートの出力は、第三のパスゲートトラン
ジスタ素子ＰＳＧＴ３の制御ゲートノードＭ６に接続さ
れている。第二の制御回路ＣＴＲ２はまた、出力Ｖout
と第四のパスゲートトランジスタ素子ＰＳＧＴ４の制御
ゲートノードＭ８との間に接続された第四のインバータ
ゲートＩＧ４を含んでいる。スリーステート信号は、Ｎ
ＡＮＤゲートの出力イネーブルＯＥ端子に印加される。
【００５４】図９の制御回路構成は、図８に関して記述
され、図１０のグラフに示されている、回路の電荷蓄積
及び放電機能をもたらす。電荷蓄積コンデンサＣ３の第
二のノードＭ５は、出力Ｖoutにおける低電位レベルか
ら高電位レベルへの遷移に先立って、高電位電力レール
の電圧レベルＶccに維持される。充電を少しずつ漏らし
てコンデンサＣ３の第二のノードＭ５を高電位レベルの
電荷に維持するように、高抵抗値の漏れ抵抗Ｒ４をＰＳ
ＧＴ４と並列に接続することができる。
され、図１０のグラフに示されている、回路の電荷蓄積
及び放電機能をもたらす。電荷蓄積コンデンサＣ３の第
二のノードＭ５は、出力Ｖoutにおける低電位レベルか
ら高電位レベルへの遷移に先立って、高電位電力レール
の電圧レベルＶccに維持される。充電を少しずつ漏らし
てコンデンサＣ３の第二のノードＭ５を高電位レベルの
電荷に維持するように、高抵抗値の漏れ抵抗Ｒ４をＰＳ
ＧＴ４と並列に接続することができる。
【００５５】出力Ｖoutにおける低電位レベルから高電
位レベルへの遷移の第一段階において、第三のパスゲー
トトランジスタ素子ＰＳＧＴ３が導通している間に、出
力充電用蓄積コンデンサＣ３は出力負荷コンデンサＣＬ
へと放電する。低電位レベルから高電位レベルへの遷移
の中間点においてＰＳＧＴ３はターンオフし、短い遅延
の間、パスゲートトランジスタ素子ＰＳＧＴ３，ＰＳＧ
Ｔ４は両方ともオフとなる。出力における高電位レベル
への遷移が行われると、第四のパスゲート回路ＰＳＧＴ
４がターンオンし、パスゲートトランジスタ素子ＰＳＧ
Ｔ４が導通している間にコンデンサＣ３が再度充電され
て、第二段階の間に供給オーバシュートエネルギを相殺
して消失させる。供給レール側の出力におけるこの低電
位レベルから高電位レベルへの遷移の二段階動作は、表
ＩＩに要約されている。
位レベルへの遷移の第一段階において、第三のパスゲー
トトランジスタ素子ＰＳＧＴ３が導通している間に、出
力充電用蓄積コンデンサＣ３は出力負荷コンデンサＣＬ
へと放電する。低電位レベルから高電位レベルへの遷移
の中間点においてＰＳＧＴ３はターンオフし、短い遅延
の間、パスゲートトランジスタ素子ＰＳＧＴ３，ＰＳＧ
Ｔ４は両方ともオフとなる。出力における高電位レベル
への遷移が行われると、第四のパスゲート回路ＰＳＧＴ
４がターンオンし、パスゲートトランジスタ素子ＰＳＧ
Ｔ４が導通している間にコンデンサＣ３が再度充電され
て、第二段階の間に供給オーバシュートエネルギを相殺
して消失させる。供給レール側の出力におけるこの低電
位レベルから高電位レベルへの遷移の二段階動作は、表
ＩＩに要約されている。
【００５６】 表 ＩＩ 段 階 ＰＳＧＴ３ ＰＳＧＴ４ Ｖin／Ｖout 低 オフ オフ 第一段階 オン オフ 遅延 オフ オフ 第二段階 オフ オン Ｖin／Ｖout 高 オフ オン 出力放電用電荷蓄積コンデンサＣ１及び出力充電用蓄積
コンデンサＣ３は、典型的には集積回路のＰＮ接合コン
デンサ、又は分離されたシリコン基板からＰ型ウェルま
でのコンデンサ、或いは両者の組み合わせである。或い
はまた、コンデンサＣ１及びＣ３はチップ上ではなく、
導線フレームにある外部のコンデンサであることも可能
である。そのような実施例においては、Ｃ１又はＣ３の
ための単一のコンデンサによって、チップ上の幾つかの
出力バッファ回路のための過渡的な電荷蓄積又は過渡充
電を行うことができる。
コンデンサＣ３は、典型的には集積回路のＰＮ接合コン
デンサ、又は分離されたシリコン基板からＰ型ウェルま
でのコンデンサ、或いは両者の組み合わせである。或い
はまた、コンデンサＣ１及びＣ３はチップ上ではなく、
導線フレームにある外部のコンデンサであることも可能
である。そのような実施例においては、Ｃ１又はＣ３の
ための単一のコンデンサによって、チップ上の幾つかの
出力バッファ回路のための過渡的な電荷蓄積又は過渡充
電を行うことができる。
【００５７】以上においては本発明を好ましい実施例に
関連して説明したが、特許請求の範囲内にある全ての設
計変更例及びそれに均等なものをカバーすることが意図
されている。
関連して説明したが、特許請求の範囲内にある全ての設
計変更例及びそれに均等なものをカバーすることが意図
されている。
【００５８】
【発明の効果】以上の如く本発明によれば、高速のスイ
ッチング速度を維持しながら、また信号伝搬遅延を増大
させることなしに、接地バウンス及びアンダシュート、
並びに供給レールにおけるＶcc垂下及びオーバシュート
を抑制することが可能となる。そしてこれらは、電源か
ら付加的なエネルギーを引き出さず散逸することなし
に、寄生電荷及び寄生エネルギの制御された蓄積と放出
を行うことにより相殺又は犠牲電流、及び相殺エネルギ
を提供することによって効果的に行われる。
ッチング速度を維持しながら、また信号伝搬遅延を増大
させることなしに、接地バウンス及びアンダシュート、
並びに供給レールにおけるＶcc垂下及びオーバシュート
を抑制することが可能となる。そしてこれらは、電源か
ら付加的なエネルギーを引き出さず散逸することなし
に、寄生電荷及び寄生エネルギの制御された蓄積と放出
を行うことにより相殺又は犠牲電流、及び相殺エネルギ
を提供することによって効果的に行われる。
【図１】米国特許第4,961,010号に記載され、該特許の
図４に対応する、スイッチング誘起ノイズを減少させる
ための従来技術の出力バッファ回路の概略的な回路ダイ
アグラムである。
図４に対応する、スイッチング誘起ノイズを減少させる
ための従来技術の出力バッファ回路の概略的な回路ダイ
アグラムである。
【図２】米国特許出願第483,931号に記載され、該特許
出願の図２に対応する、スイッチング誘起ノイズを減少
させるための出力電圧検出を備えた出力バッファ回路の
概略的な回路ダイアグラムである。
出願の図２に対応する、スイッチング誘起ノイズを減少
させるための出力電圧検出を備えた出力バッファ回路の
概略的な回路ダイアグラムである。
【図３】米国特許出願第327,348号に記載された、アン
チアンダシュート回路を備えた出力バッファ回路の概略
的な回路ダイアグラムである。
チアンダシュート回路を備えた出力バッファ回路の概略
的な回路ダイアグラムである。
【図４】スイッチング速度を維持すると同時に接地バウ
ンス及びアンダシュートを減少させるための、本発明に
よる電荷蓄積の制御された出力バッファ回路の概略的な
回路ダイアグラムである。
ンス及びアンダシュートを減少させるための、本発明に
よる電荷蓄積の制御された出力バッファ回路の概略的な
回路ダイアグラムである。
【図５】接地レールノイズを減少させ高速スイッチング
を維持するための制御回路を備えた電荷蓄積及び放電用
回路を含む、電荷蓄積の制御された出力バッファ回路の
好ましい実施例の概略的な回路ダイアグラムである。
を維持するための制御回路を備えた電荷蓄積及び放電用
回路を含む、電荷蓄積の制御された出力バッファ回路の
好ましい実施例の概略的な回路ダイアグラムである。
【図６】例示的な制御回路の詳細を示す、電荷蓄積の制
御された出力バッファ回路の概略的な回路ダイアグラム
である。
御された出力バッファ回路の概略的な回路ダイアグラム
である。
【図７】図６の回路の出力において高電位から低電位へ
の遷移の間の出力放電用蓄積コンデンサの出力の電荷蓄
積及び放電電圧レベルを示すグラフである。
の遷移の間の出力放電用蓄積コンデンサの出力の電荷蓄
積及び放電電圧レベルを示すグラフである。
【図８】スイッチング速度を維持すると同時に出力バッ
ファ回路の供給側におけるＶcc垂下及びオーバシュート
を減少させるための、本発明による電荷蓄積の制御され
た出力バッファ回路の好ましい実施例の概略的な回路ダ
イアグラムである。
ファ回路の供給側におけるＶcc垂下及びオーバシュート
を減少させるための、本発明による電荷蓄積の制御され
た出力バッファ回路の好ましい実施例の概略的な回路ダ
イアグラムである。
【図９】出力充電用蓄積コンデンサの出力における制御
された電荷放出及び電荷蓄積のための制御回路の例の詳
細を示す、図８の出力バッファ回路の概略的な回路ダイ
アグラムである。
された電荷放出及び電荷蓄積のための制御回路の例の詳
細を示す、図８の出力バッファ回路の概略的な回路ダイ
アグラムである。
【図１０】出力における低電位レベルから高電位レベル
への遷移の間の、出力充電用蓄積コンデンサの電荷蓄積
及び放電電圧特性を示すグラフである。
への遷移の間の、出力充電用蓄積コンデンサの電荷蓄積
及び放電電圧特性を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (26)
- 【請求項１】 出力（Ｖout）に接続された負荷コンデ
ンサ（ＣＬ）の放電及び充電をそれぞれ行うために、出
力（Ｖout）から低電位電力レール（ＧＮＤ）へと電流
を引き込み高電位電力レール（Ｖcc）から出力（Ｖou
t）へと電流を供給することにより、低電位レベル及び
高電位レベルの出力信号を伝達するための出力（Ｖou
t）を有する、エッジレート制御型出力バッファ回路に
おいて電力レールノイズを減少させるための方法であっ
て、 接地バウンスを減少させるべく、出力（Ｖout）におけ
る高電位レベルから低電位レベルへの遷移に際して出力
負荷コンデンサ（ＣＬ）の放電からの電荷の小部分を別
個の電荷蓄積第一コンデンサ（Ｃ１）に過渡的に蓄積す
ることからなる方法。 - 【請求項２】 接地アンダシュートを相殺すべく、出力
（Ｖout）において低電位レベルへの遷移がなされた場
合に前記別個の電荷蓄積第一コンデンサ（Ｃ１）から低
電位電力レール（ＧＮＤ）へと過渡的に蓄積された電荷
を放電することからなる、請求項１の方法。 - 【請求項３】 出力（Ｖout）における高電位レベルか
ら低電位レベルへの遷移に際し前記出力（Ｖout）と前
記第一コンデンサ（Ｃ１）との間の第一の電気経路（Ｐ
ＳＧＴ１）をスイッチオンして前記出力負荷コンデンサ
（ＣＬ）からの電荷の前記小部分を過渡的に蓄積し、次
いで第一の電気経路（ＰＳＧＴ１）をスイッチオフし、 出力（Ｖout）において低電位レベルへの遷移がなされ
た場合に前記第一コンデンサ（Ｃ１）と前記低電位電力
レール（ＧＮＤ）との間の第二の電気経路（ＰＳＧＴ
２）をスイッチオンして過渡的に蓄積された電荷を放電
することからなる、請求項２の方法。 - 【請求項４】 Ｖcc垂下を減少すべく、出力（Ｖout）
における低電位レベルから高電位レベルへの遷移に際し
別個の電荷蓄積第二コンデンサ（Ｃ３）から出力負荷コ
ンデンサ（ＣＬ）を要求電荷の小部分でもって過渡的に
充電し、 Ｖccオーバシュートを相殺すべく、出力（Ｖout）にお
ける高電位レベルへの遷移がなされた場合に前記高電位
電力レール（Ｖcc）から前記別個の電荷蓄積第二コンデ
ンサ（Ｃ３）を充電する段階をさらに含む、請求項１の
方法。 - 【請求項５】 出力における低電位レベルから高電位レ
ベルへの遷移に際し前記出力（Ｖout）と前記第二コン
デンサ（Ｃ３）との間の第三の電気経路（ＰＳＧＴ３）
をスイッチオンして前記出力負荷コンデンサ（ＣＬ）を
要求電荷の小部分でもって過渡的に充電し、次いで第三
の電気経路（ＰＳＧＴ３）をスイッチオフし、 出力（Ｖout）が高電位レベルに達した場合に前記第二
コンデンサ（Ｃ３）と前記高電位電力レール（Ｖcc）と
の間の第四の電気経路（ＰＳＧＴ４）をスイッチオンし
て前記第二コンデンサ（Ｃ３）を充電することからな
る、請求項４の方法。 - 【請求項６】 低電位レベル及び高電位レベルの出力信
号を伝達するための出力（Ｖout）と、出力（Ｖout）か
ら低電位電力レール（ＧＮＤ）への電流の制御された引
き込みを行って出力（Ｖout）に接続された出力負荷コ
ンデンサ（ＣＬ）を放電させるためのプルダウントラン
ジスタ回路（Ｎ１，Ｎ３）を有する改良型のエッジレー
ト制御型出力バッファ回路であって、 出力（Ｖout）と第一の定電圧源との間に接続された別
個の出力放電用電荷蓄積第一コンデンサ（Ｃ１）と、 第一コンデンサ（Ｃ１）を出力（Ｖout）に接続する第
一のスイッチング素子（ＰＳＧＴ１）とからなり、該第
一のスイッチング素子（ＰＳＧＴ１）が出力バッファ回
路により制御されて出力（Ｖout）における高電位レベ
ルから低電位レベルへの遷移に際し前記出力（Ｖout）
への電気経路をスイッチオンして前記出力負荷コンデン
サ（ＣＬ）の放電からの電荷の小部分を電荷蓄積第一コ
ンデンサ（Ｃ１）に過渡的に蓄積して接地バウンスを減
少させることからなる出力バッファ回路。 - 【請求項７】前記電荷蓄積第一コンデンサ（Ｃ１）を低
電位電力レール（ＧＮＤ）へと接続する第二のスイッチ
ング素子（ＰＳＧＴ２）と、第一及び第二のスイッチン
グ素子（ＰＳＧＴ１，ＰＳＧＴ２）に接続された第一の
制御回路（ＣＴＲ１）からなり、該第一の制御回路（Ｃ
ＴＲ１）が、出力（Ｖout）における高電位レベルから
低電位レベルへの遷移に際して第一のスイッチング素子
（ＰＳＧＴ１）をターンオンし、次いで第一のスイッチ
ング素子をターンオフし、出力（Ｖout）において低電
位レベルへの遷移がなされた場合に第二のスイッチング
素子（ＰＳＧＴ２）をターンオンして前記過渡的に蓄積
された電荷を低電位電力レール（ＧＮＤ）へと放電して
接地アンダシュートを相殺することからなる、請求項６
の出力バッファ回路。 - 【請求項８】 出力バッファ回路が、高電位電力レール
（Ｖcc）から出力（Ｖout）への電流の制御された供給
を行って、出力に接続された出力負荷コンデンサ（Ｃ
Ｌ）を充電するためのプルアップトランジスタ回路（Ｐ
１，Ｐ３）を含み、 出力と第二の定電圧源との間に接続された別個の出力充
電用第二コンデンサ（Ｃ３）と、 第二コンデンサ（Ｃ３）を出力（Ｖout）へと接続する
第三のスイッチング素子（ＰＳＧＴ３）を含み、該第三
のスイッチング素子（ＰＳＧＴ３）が出力バッファ回路
に制御されており、出力への電気経路をスイッチオンし
て出力負荷コンデンサ（ＣＬ）を第二コンデンサ（Ｃ
３）から要求電荷の小部分でもって過渡的に充電し、Ｖ
cc垂下を減少させることからなる、請求項７の出力バッ
ファ回路。 - 【請求項９】 前記出力充電用第二コンデンサ（Ｃ３）
を高電位電力レール（Ｖcc）へと接続する第四のスイッ
チング素子（ＰＳＧＴ４）と、第三及び第四のスイッチ
ング素子（ＰＳＧＴ３，ＰＳＧＴ４）に接続された第二
の制御回路（ＣＴＲ２）からなり、該第二の制御回路
（ＣＴＲ２）が出力（Ｖout）における低電位レベルか
ら高電位レベルへの遷移に際して第三のスイッチング素
子（ＰＳＧＴ３）をターンオンし、次いで第三のスイッ
チング素子（ＰＳＧＴ４）をターンオフし、出力（Ｖou
t）における高電位レベルへの遷移が行われた場合に第
四のスイッチング素子（ＰＳＧＴ４）をターンオンし第
二コンデンサ（Ｃ３）を充電してＶccオーバシュートを
相殺するように構成されている、請求項８の出力バッフ
ァ回路。 - 【請求項１０】 前記電荷蓄積用第一コンデンサ（Ｃ
１）が出力（Ｖout）と高電位電力レール（Ｖcc）との
間に接続されており、出力充電用第二コンデンサ（Ｃ
３）が出力（Ｖout）と低電位電力レール（ＧＮＤ）と
の間に接続されている、請求項９の出力バッファ回路。 - 【請求項１１】 論理高電位レベル及び低電位レベルの
データ信号を受け取るためのデータ信号入力（Ｖin）及
び出力バッファ回路を介して伝搬されたデータ信号を伝
達するための出力（Ｖout）と、出力から低電位電力レ
ール（ＧＮＤ）へと比較的大きな放電電流を引き込むべ
く出力（Ｖout）に接続された一次プルダウントランジ
スタ素子（Ｎ３）と、高電位電力レール（Ｖcc）から出
力へと比較的大きな充電電流を供給すべく出力（Ｖou
t）に接続された一次プルアップトランジスタ素子（Ｐ
３）と、出力（Ｖout）と低電位電力レール（ＧＮＤ）
との間で一次プルダウントランジスタ素子（Ｎ３）と並
列に接続された少なくとも一つの二次プルダウントラン
ジスタ素子（Ｎ１）と、二次及び一次プルダウントラン
ジスタ素子の制御ノードの間に接続された第一の遅延手
段（ＤＥＬＡＹ１）とからなり、前記二次プルダウント
ランジスタ素子（Ｎ１）が、出力における高電位レベル
から低電位レベルへの遷移に際して一次プルダウントラ
ンジスタ素子（Ｎ３）が比較的大きな放電電流を引き込
む前に出力（Ｖout）から比較的小さな放電電流を開始
させるよう出力バッファ回路に接続されている出力バッ
ファ回路であって、 第一及び第二のノード（Ｍ３，Ｍ１）を有し、第一のノ
ード（Ｍ３）が高電位電力レール（Ｖcc）へと接続され
ている出力放電用電荷蓄積コンデンサ（Ｃ１）と、 前記出力放電用電荷蓄積コンデンサ（Ｃ１）の第二のノ
ード（Ｍ１）と出力（Ｖout）との間に接続された第一
のパスゲート回路（ＰＳＧＴ１）からなり、該第一のパ
スゲート回路（ＰＳＧＴ１）が、出力（Ｖout）におけ
る高電位レベルから低電位レベルへの遷移に際してパス
ゲート回路（ＰＳＧＴ１）をターンオンし、出力からの
放電を前記コンデンサ（Ｃ１）に過渡的に蓄積して高速
のスイッチング速度を維持しながら接地バウンスを減少
させ、また前記コンデンサ（Ｃ１）から犠牲電流を過渡
的に供給して低電位電力レール（ＧＮＤ）における接地
アンダシュートを相殺すべく出力バッファ回路に接続さ
れた制御ノード（Ｍ２）を有する、改良された出力バッ
ファ回路。 - 【請求項１２】 パスゲート回路（ＰＳＧＴ１）の制御
ノード（Ｍ２）が二次プルダウントランジスタ素子（Ｎ
１）の制御ノードに接続されている、請求項１１の出力
バッファ回路。 - 【請求項１３】 第一のパスゲート回路（ＰＳＧＴ１）
の制御ノード（Ｍ２）に接続された第一の制御回路（Ｃ
ＴＲ１）を含み、該第一の制御回路（ＣＴＲ１）が出力
バッファ回路のデータ信号入力（Ｖin）及び出力（Ｖou
t）に接続され、該入力（Ｖin）及び出力（Ｖout）にお
けるデータ信号に応じて第一のパスゲート回路（ＰＳＧ
Ｔ１）の導通状態を制御する、請求項１１の出力バッフ
ァ回路。 - 【請求項１４】 第一の制御回路（ＣＴＲ１）は、出力
における高電位レベルから低電位レベルへの遷移に際し
て出力（Ｖout）がまだ高電位レベルにある場合に第一
のパスゲート回路（ＰＳＧＴ１）の過渡的なターンオン
を行うよう構成されている、請求項１３の出力バッファ
回路。 - 【請求項１５】 出力放電用電荷蓄積コンデンサ（Ｃ
１）の第二のノード（Ｍ１）と低電位電力レール（ＧＮ
Ｄ）との間に接続された第二のパスゲート回路（ＰＳＧ
Ｔ２）を含み、該第二のパスゲート回路（ＰＳＧＴ２）
が、出力（Ｖout）におけるデータ信号に応じて第二の
パスゲート回路（ＰＳＧＴ２）の導通状態を制御すべく
第一の制御回路（ＣＴＲ１）に接続された制御ノード
（Ｍ４）を有する、請求項１４の出力バッファ回路。 - 【請求項１６】 第一の制御回路（ＣＴＲ１）は、出力
における高電位レベルから低電位レベルへの遷移に続い
て出力（Ｖout）が低電位レベルにある場合に第二のパ
スゲート回路（ＰＳＧＴ２）のターンオンを行うよう構
成されている、請求項１５の出力バッファ回路。 - 【請求項１７】 第一の制御回路（ＣＴＲ１）が、出力
バッファ回路のデータ信号入力（Ｖin）に接続された第
一の入力と、第一のインバータゲート（ＩＧ１）を介し
て出力バッファ回路の出力（Ｖout）へと接続された第
二の入力と、第一のパスゲート回路（ＰＳＧＴ１）の制
御ノード（Ｍ２）へと接続されたＮＯＲゲート出力とを
有するＮＯＲゲートを含む、請求項１６の出力バッファ
回路。 - 【請求項１８】 第一の制御回路（ＣＴＲ１）が、出力
バッファ回路の出力（Ｖout）と第二のパスゲート回路
（ＰＳＧＴ２）の制御回路（Ｍ４）との間に接続された
第二のインバータゲート（ＩＧ２）をさらに含む、請求
項１７の出力バッファ回路。 - 【請求項１９】 出力バッファ回路が、高電位電力レー
ル（Ｖcc）と出力（Ｖout）との間で一次プルアップト
ランジスタ素子（Ｐ３）と並列に接続された少なくとも
一つの二次プルアップトランジスタ素子（Ｐ１）と、二
次及び一次プルアップトランジスタ素子（Ｐ１，Ｐ３）
の制御ノードの間に接続された第二の遅延手段（ＤＥＬ
ＡＹ２）を含み、前記二次プルアップトランジスタ素子
（Ｐ１）が、出力（Ｖout）における低電位レベルから
高電位レベルへの遷移に際して一次プルアップトランジ
スタ素子（Ｐ３）が比較的大きな充電電流を供給する前
に高電位電力レール（Ｖcc）から出力へと比較的小さな
ソース電流を開始させるよう出力バッファ回路に接続さ
れている、請求項１１の出力バッファ回路であって、 第三及び第四のノード（Ｍ７，Ｍ５）を有し、第三のノ
ード（Ｍ７）が低電位電力レール（ＧＮＤ）へと接続さ
れている出力充電用蓄積コンデンサ（Ｃ３）と、 前記出力充電用蓄積コンデンサ（Ｃ３）の第四のノード
（Ｍ５）と出力（Ｖout）との間に接続された第三のパ
スゲート回路（ＰＳＧＴ３）からなり、該第三のパスゲ
ート回路（ＰＳＧＴ３）が、出力（Ｖout）における低
電位レベルから高電位レベルへの遷移に際して第三のパ
スゲート回路（ＰＳＧＴ３）をターンオンし、前記出力
充電用蓄積コンデンサ（Ｃ３）から出力へと充電電流を
過渡的に供給して高速のスイッチング速度を維持しなが
らＶcc垂下を減少させ、また電荷を過渡的に蓄積して高
電位電力レール（Ｖcc）におけるＶccオーバシュートを
相殺すべく出力バッファ回路に接続された制御ノード
（Ｍ６）を有する改良をさらに含む、出力バッファ回
路。 - 【請求項２０】 論理高電位レベル及び低電位レベルの
データ信号を受け取るためのデータ信号入力（Ｖin）及
び出力バッファ回路を介して伝搬されたデータ信号を伝
達するための出力（Ｖout）と、出力から低電位電力レ
ール（ＧＮＤ）へと比較的大きな放電電流を引き込むべ
く出力（Ｖout）に接続された一次プルダウントランジ
スタ素子（Ｎ３）と、高電位電力レール（Ｖcc）から出
力へと比較的大きな充電電流を供給すべく出力（Ｖou
t）に接続された一次プルアップトランジスタ素子（Ｐ
３）と、高電位電力レール（Ｖcc）と出力（Ｖout）と
の間で一次プルアップトランジスタ素子（Ｐ３）と並列
に接続された少なくとも一つの二次プルアップトランジ
スタ素子（Ｐ１）と、二次及び一次プルアップトランジ
スタ素子（Ｐ１，Ｐ３）の制御ノードの間に接続された
遅延手段（ＤＥＬＡＹ２）を含み、前記二次プルアップ
トランジスタ素子（Ｐ１）が、出力（Ｖout）における
低電位レベルから高電位レベルへの遷移に際して一次プ
ルアップトランジスタ素子（Ｐ３）が比較的大きな充電
電流を供給する前に高電位電力レール（Ｖcc）から出力
へと比較的小さなソース電流を開始させるよう出力バッ
ファ回路に接続されている出力バッファ回路であって、 第三及び第四のノード（Ｍ７，Ｍ５）を有し、第三のノ
ード（Ｍ７）が低電位電力レール（ＧＮＤ）へと接続さ
れている出力充電用蓄積コンデンサ（Ｃ３）と、 前記出力充電用蓄積コンデンサ（Ｃ３）の第四のノード
（Ｍ５）と出力（Ｖout）との間に接続された第三のパ
スゲート回路（ＰＳＧＴ３）からなり、該第三のパスゲ
ート回路（ＰＳＧＴ３）が、出力（Ｖout）における低
電位レベルから高電位レベルへの遷移に際して第三のパ
スゲート回路（ＰＳＧＴ３）をターンオンし、前記出力
充電用蓄積コンデンサ（Ｃ３）から出力へと充電電流を
過渡的に供給して高速のスイッチング速度を維持しなが
らＶcc垂下を減少させ、また電荷を過渡的に蓄積して高
電位電力レール（Ｖcc）におけるＶccオーバシュートを
相殺すべく出力バッファ回路に接続された制御ノード
（Ｍ６）を有する、改良された出力バッファ回路。 - 【請求項２１】 第三のパスゲート回路（ＰＳＧＴ３）
の制御ノード（Ｍ６）が二次プルアップトランジスタ素
子（Ｐ１）の制御ノードに接続されている、請求項２０
の出力バッファ回路。 - 【請求項２２】 第三のパスゲート回路（ＰＳＧＴ３）
の制御ノード（Ｍ６）に接続された第二の制御回路（Ｃ
ＴＲ２）を含み、該第二の制御回路（ＣＴＲ２）が出力
バッファ回路のデータ信号入力（Ｖin）及び出力（Ｖou
t）に接続され、該入力（Ｖin）及び出力（Ｖout）にお
けるデータ信号に応じて第三のパスゲート回路（ＰＳＧ
Ｔ３）の導通状態を制御する、請求項２０の出力バッフ
ァ回路。 - 【請求項２３】 第二の制御回路（ＣＴＲ２）は、出力
における低電位レベルから高電位レベルへの遷移に際し
て出力（Ｖout）がまだ低電位レベルにある場合に第三
のパスゲート回路（ＰＳＧＴ３）の過渡的なターンオン
を行うよう構成されている、請求項２２の出力バッファ
回路。 - 【請求項２４】 出力充電用電荷蓄積コンデンサ（Ｃ
３）の第四のノード（Ｍ５）と高電位電力レール（Ｖc
c）との間に接続された第四のパスゲート回路（ＰＳＧ
Ｔ４）を含み、該第四のパスゲート回路（ＰＳＧＴ４）
が、出力（Ｖout）におけるデータ信号に応じて第四の
パスゲート回路（ＰＳＧＴ４）の導通状態を制御すべく
第二の制御回路（ＣＴＲ２）に接続された制御ノード
（Ｍ８）を有する、請求項２３の出力バッファ回路。 - 【請求項２５】 第二の制御回路（ＣＴＲ２）は、出力
における低電位レベルから高電位レベルへの遷移に続い
て出力（Ｖout）が高電位レベルにある場合に第四のパ
スゲート回路（ＰＳＧＴ４）のターンオンを行うよう構
成されている、請求項２４の出力バッファ回路。 - 【請求項２６】 第二の制御回路（ＣＴＲ２）が、出力
バッファ回路のデータ信号入力（Ｖin）に接続された第
一の入力と、第三のインバータゲート（ＩＧ３）を介し
て出力バッファ回路の出力（Ｖout）へと接続された第
二の入力と、出力バッファ回路の出力（Ｖout）と第四
のパスゲート回路（ＰＳＧＴ４）の制御ノード（Ｍ８）
との間に接続された第四のインバータゲート（ＩＧ４）
と、第三のパスゲート回路（ＰＳＧＴ３）の制御ノード
（Ｍ６）へと接続されたＮＡＮＤゲート出力とを有する
ＮＡＮＤゲートを含む、請求項２５の出力バッファ回
路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232169A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体集積回路 |
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Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331220A (en) * | 1993-02-12 | 1994-07-19 | Xilinx, Inc. | Soft wakeup output buffer |
| JPH0738410A (ja) * | 1993-07-21 | 1995-02-07 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| US5418474A (en) * | 1993-09-24 | 1995-05-23 | National Semiconductor Corporation | Circuit for reducing transient simultaneous conduction |
| US5701090A (en) * | 1994-11-15 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Data output circuit with reduced output noise |
| US5517130A (en) * | 1994-12-20 | 1996-05-14 | Sun Microsystems, Inc. | Method and structure for reducing noise in output buffer circuits |
| MY121210A (en) * | 1995-02-24 | 2006-01-28 | Intel Corp | Nonvolatile memory with output mode configuration |
| US5550486A (en) * | 1995-03-01 | 1996-08-27 | Texas Instruments Incorporated | Circuit and method for providing a known logic state at insufficient supply voltage |
| US5612637A (en) * | 1995-05-26 | 1997-03-18 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
| US5926651A (en) * | 1995-07-28 | 1999-07-20 | Intel Corporation | Output buffer with current paths having different current carrying characteristics for providing programmable slew rate and signal strength |
| US5726589A (en) * | 1995-11-01 | 1998-03-10 | International Business Machines Corporation | Off-chip driver circuit with reduced hot-electron degradation |
| US5734277A (en) * | 1996-02-05 | 1998-03-31 | Motorola, Inc. | Output circuit and method for suppressing switching noise therein |
| GB2314709B (en) * | 1996-06-24 | 2000-06-28 | Hyundai Electronics Ind | Skew logic circuit device |
| EP0920028A4 (en) * | 1996-08-16 | 1999-11-17 | Mitsubishi Electric Corp | INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
| US6114756A (en) | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
| US6191628B1 (en) * | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
| US6188623B1 (en) | 1999-01-28 | 2001-02-13 | Micron Technology, Inc. | Voltage differential sensing circuit and methods of using same |
| US6777975B1 (en) * | 1999-11-30 | 2004-08-17 | Intel Corporation | Input-output bus interface to bridge different process technologies |
| US7113045B2 (en) * | 2003-12-22 | 2006-09-26 | Silicon Laboratories Inc. | Power amplifier input structure having a differential output |
| US7161427B2 (en) * | 2003-12-22 | 2007-01-09 | Silicon Laboratories Inc. | Input structure for a power amplifier and associated methods |
| US7212070B2 (en) * | 2003-12-22 | 2007-05-01 | Silicon Laboratories Inc. | Circuit and method of reducing noise in an RF power amplifier |
| US7064605B2 (en) * | 2003-12-22 | 2006-06-20 | Silicon Laboratories Inc. | Circuit and method of establishing DC bias levels in an RF power amplifier |
| US7180345B2 (en) * | 2005-06-29 | 2007-02-20 | Intel Corporation | Apparatus and a method to provide time-based edge-rate compensation |
| US7894285B2 (en) * | 2008-11-13 | 2011-02-22 | Micron Technology, Inc. | Circuits, systems, and methods for reducing simultaneous switching output noise, power noise, or combinations thereof |
| JP5383426B2 (ja) * | 2009-10-23 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 異常検出時急速放電回路 |
| KR101825114B1 (ko) * | 2011-11-07 | 2018-03-14 | 삼성전자주식회사 | 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| US4609834A (en) * | 1984-12-24 | 1986-09-02 | Burroughs Corporation | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise |
| JPH01238217A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
| US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
| US5087837A (en) * | 1990-08-06 | 1992-02-11 | North American Philips Corp., Signetics Div. | Electronic circuit with capacitively enhanced switching |
-
1991
- 1991-09-27 US US07/767,103 patent/US5220209A/en not_active Expired - Lifetime
-
1992
- 1992-09-25 DE DE4232217A patent/DE4232217B4/de not_active Expired - Lifetime
- 1992-09-28 JP JP25830592A patent/JP3352725B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232169A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体集積回路 |
| US8704584B2 (en) | 2009-04-21 | 2014-04-22 | Fujitsu Limited | Output driver device for integrated circuit |
| JP2017135589A (ja) * | 2016-01-28 | 2017-08-03 | 国立大学法人 東京大学 | ゲート駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3352725B2 (ja) | 2002-12-03 |
| DE4232217A1 (de) | 1993-05-06 |
| US5220209A (en) | 1993-06-15 |
| DE4232217B4 (de) | 2005-09-08 |
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