JPH06178154A

JPH06178154A - 信号強調回路

Info

Publication number: JPH06178154A
Application number: JP43A
Authority: JP
Inventors: Hidemitsu Nikawa; 秀光二河
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-12-01
Filing date: 1992-12-01
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】強調回路の出力段で必要となるクリップ回路を
不要にするとともに、直流信号レベルの変動を抑えるこ
とにある。【構成】入力端子群１に並列接続された異なる２つのフ
ィルター４，５と、これらフィルター４，５の出力を係
数入力Ｓ９によりエッジ処理するエッジ処理回路６と、
入力端子群１からの映像入力信号にエッジ処理回路６の
出力を加算する加算回路７とを有する。このエッジ処理
回路６は特性変換回路１４を備え、入力した映像信号か
ら信号レベルが大きくなるほど、または信号レベルが小
さくなるほど小さな信号を出力することにより、エッジ
の強調の度合いまたはエッジ信号のクリップレベルを正
負対象に制御して入力映像信号に加算する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像信号の処理回路に関
し、特に電子カメラの映像信号を強調処理する信号強調
回路に関する。

【０００２】

【従来の技術】一般に、電子カメラの信号強調回路は、
強調の度合いを決定する係数を固定にしているか、ある
いは単に信号レベルが大きくなるに基づき係数を大きく
する回路である。

【０００３】図９は従来の一例を示す信号処理回路の構
成図である。図９に示すように、従来の信号処理回路
は、入力端子３３および出力端子３４〜３６を備えたフ
ィルター３７と、このフィルター３７の出力を制限する
スライス回路３８，３９と、利得制御回路４０〜４２
と、これらの利得制御回路４０〜４２の出力を加算する
信号加算回路４３と、この加算回路４３の出力のオーバ
ーフローを処理するオーバーフロー処理回路４５とを有
する。この信号処理回路は入力端子３１からの映像信号
をフィルター３７でフィルタ処理し、スライス回路３
８，３９でスライスする。このスライス回路３８，３９
は制御端子４６からのスライスレベル制御信号により制
御される。これらフィルター３７とスライス回路３８，
３９の出力は利得制御回路４０〜４２により利得を制御
され、信号加算回路４３により加算される。この信号加
算回路４３の出力はオーバーフロー処理回路４５でオー
バーフロー処理され、出力端子３２から出力される。

【０００４】図１０は図９に示すフィルターの構成図で
ある。図１０に示すように、このフィルター３７は入力
端子３３に接続されたローパスフィルタ４７と、このロ
ーパスフィルタ４７の出力を１水平期間遅延させる１Ｈ
遅延素子（ＤＬ）５１と、この１ＨＤＬ５１の出力をさ
らに１Ｈ遅延させる１ＨＤＬ５０と、これらの１ＨＤＬ
５０，５１の出力により垂直エッジを検出する垂直エッ
ジ検出回路５３と、この垂直エッジ検出回路５３の出力
に対してフィルター処理するローパスフィルター４８
と、入力映像信号に対して１Ｈの遅延を行う１ＨＤＬ５
２と、この１ＨＤＬ５２の出力および映像入力信号より
フィルター処理を行う垂直ローパスフィルター４９と、
このフィルター４９の出力に対して水平エッジを検出す
る水平エッジ検出回路５４とを有する。かかるフィルタ
ー３７において、映像信号より検出された垂直エッジ信
号および水平エッジ信号は出力端子３４，３６からスラ
イス回路に出力される。また、映像信号を１Ｈ遅延させ
た遅延映像信号は出力端子３５より出力される。

【０００５】図１１は図９および図１０における各部回
路の動作を説明するための信号波形図である。図１１に
示すように、入力端子３１より映像信号Ｓ１９が入力さ
れると、この信号Ｓ１９はフィルター３７のローパスフ
ィルター４７により周波数帯域が制限される。この周波
数帯域を制限された信号は１Ｈ遅延線素子５０，５１お
よび垂直エッジ検出回路５３により垂直エッジ成分に変
換される。更に、ローパスフィルター４８により周波数
帯域が制限された信号が垂直エッジ信号Ｓ２０として出
力端子３４から出力される。また、前述した映像信号Ｓ
１９は１Ｈ遅延線素子５２および垂直ローパスフィルタ
ー４９により垂直周波数帯域が制限され、水平エッジ検
出回路５４により水平エッジ信号Ｓ２１に変換されて出
力端子３６により出力される。更に、１Ｈ遅延線素子５
２の出力信号は映像信号Ｓ１９の１Ｈ遅延信号Ｓ２２と
して出力端子３５に出力される。

【０００６】次に、図１０のフィルター３７において得
られた垂直エッジ信号Ｓ２０、水平エッジ信号Ｓ２１は
図９において各々スライス回路３８，３９に入力され
る。これらスライス回路３８，３９は制御入力端子４６
から入力され且つ信号Ｓ２２と同じ信号レベルを持つし
きい値信号Ｓ２３によりスライスレベルを制御され、各
々垂直エッジ信号Ｓ２４、水平エッジ信号Ｓ２５を出力
する。これら垂直エッジ信号Ｓ２４，１Ｈ遅延信号Ｓ２
２，水平エッジ信号Ｓ２５は、図９において各々利得制
御回路４０，４１，４２により利得調整され、信号加算
回路４３で加えられ加算信号Ｓ２６が得られる。

【０００７】最後に、オーバーフロー処理手段４５は加
算信号Ｓ２６が所定のレベルを超えたらクリップするよ
うに制御する。この加算信号Ｓ２６は所定のダイナミッ
クレンジに制限され、信号Ｓ２７として出力端子３２に
出力される。

【０００８】尚、かかる従来の技術については、文献：
“ＮＥＷＳＩＧＮＡＬ−ＰＲＯＦＥＳＳＩＮＧＬＳ
ＩｓＦＯＲＴＨＥ８ｍｍＣＡＭＣＯＲＤＥＲ”
ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｏｎＣｏｎｓｕ
ｍｅｒＥｌｅｃｔｒｏｎｉｃｓＶｏｌ．３６，Ｎ
ｏ．３Ａｕｇｕｓｔ，１９９０等がある。

【０００９】

【発明が解決しようとする課題】上述した従来の信号処
理回路は、スライスレベルを入力信号の１Ｈ遅延信号に
しているので、入力信号のレベルが大きいほどスライス
レベルが上がり、エッジを強調する度合いが大きくな
る。このため、信号レベルが大きい時のエッジでは、規
定の信号レベルを超えることが有り得る。従って、その
規定レベルを超えた信号をクリップすると、正のエッジ
成分のみをクリップすることにより、直流成分が変動す
るという欠点がある。

【００１０】本発明の目的は、かかる直流成分の変動を
抑制することのできる信号強調回路を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明の信号強調回路
は、入力端子群に接続された第一および第二の周波数帯
域制限手段と、前記第一および第二の周波数帯域制限手
段の出力を制御入力に基づいてエッジ処理するエッジ処
理手段と、前記入力端子群からの入力信号および前記エ
ッジ処理手段の出力を加算しその結果を出力端子群に出
力する信号加算手段とを有して構成される。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１３】図１は本発明の一実施例を示す信号強調回
路の構成図である。図１に示すように、本実施例は入力
端子群１からの映像入力信号Ｓ１に対してそれぞれ異な
った周波数帯域を制限するフィルター４および５と、こ
れらのフィルター４，５の出力Ｓ２，Ｓ３を入力端８，
９から入力し且つ制御入力端子２からの係数入力Ｓ９を
制御入力端１０から入力して出力端１１からエッジ処理
した信号Ｓ１１を出力するエッジ処理回路６と、前述し
た映像入力信号Ｓ１およびエッジ処理回路６の出力Ｓ１
１を加算してその結果Ｓ１２を出力端子群３へ出力する
信号加算回路７とを有する。かかる信号強調回路は、入
力する映像信号Ｓ１のダイナミックレンジが大きくなる
か、または小さくなるに従い、エッジ強調の度合いが小
さくなるようにエッジ成分の利得を制御することによ
り、出力段でのクリップ回路を不要にし、直流信号レベ
ルの変動を抑えるものである。

【００１４】図２は図１に示すエッジ処理回路の構成図
である。図２に示すように、このエッジ処理回路６は入
力端９からのフィルター出力Ｓ３を入力端１５より入力
して特性変換を行い且つその結果Ｓ８を出力端１６から
出力する特性変換回路１４と、この特性変換回路１４の
出力Ｓ８および制御入力端１０からの係数入力Ｓ９を乗
算する信号乗算回路１３と、入力端８からのフィルター
出力Ｓ２および信号乗算回路１３の出力Ｓ１０を乗算し
その結果Ｓ１１を出力端１１に出力する信号乗算回路１
２とから構成される。このエッジ処理回路６は特性変換
回路１４を用いてエッジの強調度合いを正負対象に制御
し、それを映像入力信号に加算する。

【００１５】図３は図２に示す特性変換回路の構成図で
ある。図３に示すように、この特性変換回路１４は係数
Ｓ４，Ｓ５を作成する係数発生回路１７，１８と、入力
端１５からの信号Ｓ３を被減数信号および減数信号入力
に各々供給され且つ係数発生回路１７，１８からの値Ｓ
４，Ｓ５を減数信号入力および被減数入力に各々供給さ
れる信号減算回路１９，２０と、これらの信号減算回路
１９，２０の出力をそれぞれ入力してアンダーフロー処
理を行うアンダーフロー処理回路２３，２４と、これら
アンダーフロー処理回路２３，２４の出力Ｓ６，Ｓ７を
比較する信号比較回路２２と、この信号比較回路２２の
出力によりＳ６もしくはＳ７の低い方をＳ８として出力
する信号選択回路２１とから構成される。この特性変換
回路１４では、信号レベルが大きくなる場合または小さ
くなる場合ほど、小さな信号を出力してスライスをかけ
ないようにする。

【００１６】図４は図１乃至図３における回路動作を説
明するための信号波形図である。図４に示すように、映
像入力信号Ｓ１が図１の入力端子群１に入力されると、
第１のフィルター４においてエッジ成分信号Ｓ２が抽出
される。また、フィルター５においては、低周波成分信
号Ｓ３が抽出される。これらの信号Ｓ２，Ｓ３は、エッ
ジ処理回路６の入力端８，９を介し、図２の乗算器１２
および特性変換回路１４の入力端１５に供給される。

【００１７】次に、図３の特性変換回路１４において、
入力端１５からの信号Ｓ３が入力されると、信号減算回
路１９，２０で係数発生回路１７，１８から出力される
係数Ｓ４，Ｓ５と演算し、Ｓ３−Ｓ４およびＳ５−Ｓ３
を得る。この演算結果はアンダーフロー処理回路２３，
２４において処理されるが、Ｓ３−Ｓ４及びＳ５−Ｓ３
が負になる場合は０に置き換えた信号Ｓ６，Ｓ７を得
る。さらに、これらの信号Ｓ６，Ｓ７は信号比較回路２
２と信号選択回路２１に入力され、Ｓ６，Ｓ７のうちレ
ベルの小さい方を信号Ｓ８として出力端１６から出力す
る。

【００１８】上述した信号Ｓ８は図２の信号乗算回路１
３において、制御入力端子２から入力される係数信号Ｓ
９と乗算され、Ｓ１０となる。この乗算結果Ｓ１０は信
号乗算回路１２で入力端８から入力するエッジ信号Ｓ２
と乗算され、Ｓ１１として出力端１１から出力される。

【００１９】最後に、図１におけるエッジ処理回路６の
出力端１１から出力される信号Ｓ１１は信号加算回路７
で映像入力信号Ｓ１と加算され、信号Ｓ１２として出力
端子群３から出力される。

【００２０】このように、本実施例では入力される信号
レベルが大きい時および小さい時にエッジ成分が大きく
ならないようにエッジ信号の利得を小さくしている。

【００２１】図５は本発明の他の実施例を説明するため
の信号強調回路におけるエッジ処理回路の構成図であ
る。図５に示すように、本実施例は前述した一実施例に
対してエッジ処理回路６の構成が異なっている。すなわ
ち、エッジ処理回路６は入力端８からのフィルター出力
に係数入力端１０からの係数入力を乗算する信号乗算回
路２５と、入力端９からのフィルタ出力を入力し特性変
換を行う特性変換回路１４と、乗算回路２５の出力であ
る２の補数を絶対値に変換する２の補数・絶対値変換回
路２６と、特性変換回路１４の出力および２の補数・絶
対値変換回路２６の出力を比較する信号比較回路２８
と、この比較結果により両変換回路の出力を選択する信
号選択回路２７と、この信号選択回路２７の絶対値出力
を信号乗算回路２５の出力により２の補数に変換する絶
対値・２の補数変換回路２９とを有する。このエッジ処
理回路６は絶対値・２の補数変換回路２９よりエッジ処
理信号を出力する。

【００２２】図６は図５に示す特性変換回路の構成図で
ある。図６に示すように、この特性変換回路１４は入力
端１５および出力端１６を備えた記憶回路３０で構成さ
れる。この記憶回路３０はフィルタ５の出力Ｓ３をアド
レスとして入力し、それに対応した変換値を出力する。

【００２３】図７は図５における回路動作を説明するた
めの信号波形図である。図７に示すように、映像入力信
号Ｓ１が図１における入力端子群１に入力されると、フ
ィルター４においてエッジ成分信号Ｓ２が抽出され、フ
ィルター５において低周波成分信号Ｓ３が抽出される。
これらの信号Ｓ２，Ｓ３がエッジ処理回路６の入力端
８，９に入力される。この低周波成分信号Ｓ３は入力端
９を介し特性変換回路１４の入力端１５に供給される。

【００２４】次に、この特性変換回路１４において、入
力端１５から低周波成分信号Ｓ３が入力されると、記憶
回路３０により出力信号Ｓ１３が得られ、出力端１６か
ら出力される。一方、エッジ成分信号Ｓ２は信号乗算回
路２５で入力端１０を介して供給される係数信号Ｓ１４
を乗算させる。これにより、利得調整されて２の補数・
絶対値変換回路２６に入力される。この２の補数・絶対
値変換回路２６は乗算回路出力を絶対値Ｓ１５に変換す
る。

【００２５】これらの信号Ｓ１３及びエッジ信号の絶対
値Ｓ１５は信号比較回路２８で比較され、その結果信号
レベルの小さい方が信号選択回路２７で選択され、信号
Ｓ１６となる。この信号Ｓ１６が入力される絶対値・２
の補数変換回路２９は、信号乗算回路２５の出力の符号
を入力し、入力した符号が負を示しているときは信号Ｓ
１６を負の値に、逆に入力した符号が正を示していると
きは信号Ｓ１６を正の値にそれぞれ変換し、信号Ｓ１７
として出力する。

【００２６】さらに、図１におけるエッジ処理回路６の
出力端１１から出力する信号Ｓ１７は、信号加算回路７
により信号Ｓ１と加えられ、出力端子群３より信号Ｓ１
８として映像入力信号を強調した信号を出力する。

【００２７】図８は図６における記憶回路の特性図であ
る。図８に示すように、この記憶回路３０は、入出力８
ビット構成のとき、入力アドレス（２５）から（２３
０）に対し、出力値（０）から（１２７）を出力する。

【００２８】

【発明の効果】以上説明したように、本発明の信号強調
回路は入力する映像信号のダイナミックレンジが大きく
なったり、または小さくなるに従い、エッジ強調の度合
いを小さくなるようにエッジ成分の利得またはクリップ
レベルを制御することにより、出力段で必要となるクリ
ップ回路を不要にできるので、出力段において生じる直
流信号レベルの変動を抑えることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す信号強調回路の構成図
である。

【図２】図１に示すエッジ処理回路の構成図である。

【図３】図２に示す特性変換回路の構成図である。

【図４】図１乃至図３における回路動作を説明するため
の信号波形図である。

【図５】本発明の他の実施例を説明するための信号強調
回路におけるエッジ処理回路の構成図である。

【図６】図５に示す特性変換回路の構成図である。

【図７】図５における回路動作を説明するための信号波
形図である。

【図８】図６における記憶回路の特性図である。

【図９】従来の一例を示す信号処理回路の構成図であ
る。

【図１０】図９に示すフィルターの構成図である。

【図１１】図９および図１０における回路動作を説明す
るための信号波形図である。

【符号の説明】

１映像入力端子群２制御入力端子群３出力端子群４，５フィルター６エッジ処理回路７信号加算回路１２，１３，２５信号乗算回路１４特性変換回路１７，１８係数発生回路１９，２０信号減算回路２１，２７信号選択回路２２，２８信号比較回路２３，２４アンダーフロー処理回路２６２の補数・絶対値変換回路２９絶対値・２の補数変換回路３０記憶回路

Claims

【特許請求の範囲】

【請求項１】入力端子群に接続された第一および第二
の周波数帯域制限手段と、前記第一および第二の周波数
帯域制限手段の出力を制御入力に基づいてエッジ処理す
るエッジ処理手段と、前記入力端子群からの入力信号お
よび前記エッジ処理手段の出力を加算しその結果を出力
端子群に出力する信号加算手段とを有することを特徴と
する信号強調回路。
【請求項２】前記エッジ処理手段は、前記第一の周波
数帯域制限手段の出力を一方の入力とする第１の乗算器
と、前記第二の周波数帯域制限手段の出力に対して特性
変換を行う特性変換回路と、前記特性変換回路の出力お
よび前記制御入力を乗算しその出力を前記第一の乗算器
の他方の入力に供給する第二の乗算器とで構成し、前記
第一の乗算器の出力をエッジ処理出力とする請求項１記
載の信号強調回路。
【請求項３】前記エッジ処理手段は、前記第一の周波
数帯域制限手段の出力に前記制御入力を乗算する乗算器
と、前記乗算器の２の補数出力を絶対値に変換する２の
補数・絶対値変換回路と、前記第二の周波数帯域制限手
段の出力に対して特性変換を行う特性変換回路と、前記
２の補数・絶対値変換回路および前記特性変換回路の出
力を比較する信号比較回路と、前記信号比較回路の出力
により前記２の補数・絶対値変換回路および前記特性変
換回路の出力を選択する信号選択回路と、前記乗算器の
出力に基づき前記信号選択回路の絶対値出力を２の補数
に変換する絶対値・２の補数変換回路とで構成し、前記
絶対値・２の補数変換回路の出力をエッジ処理出力とす
る請求項１記載の信号強調回路。
【請求項４】前記特性変換回路は、第一および第二の
係数発生回路と、入力信号を被減数入力に供給し且つ前
記第一の係数発生回路の出力を減数入力に供給する第一
の減算器と、前記第二の係数発生回路の出力を被減数入
力に供給し且つ前記入力信号を減数入力に供給する第二
の減算器と、前記第一および第二の減算器の出力をそれ
ぞれアンダーフロー処理する第一および第二のアンダー
フロー処理回路と、前記第一および第二のアンダーフロ
ー処理回路の出力を比較する信号比較回路と、前記信号
比較回路の比較結果により前記第一および第二のアンダ
ーフロー処理回路の出力を選択する信号選択回路とで構
成する請求項２記載の信号強調回路。
【請求項５】前記特性変換回路は、記憶回路で構成し
た請求項３記載の信号強調回路。