JPH0618196B2 - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
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- JPH0618196B2 JPH0618196B2 JP63004672A JP467288A JPH0618196B2 JP H0618196 B2 JPH0618196 B2 JP H0618196B2 JP 63004672 A JP63004672 A JP 63004672A JP 467288 A JP467288 A JP 467288A JP H0618196 B2 JPH0618196 B2 JP H0618196B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、超ＬＳＩの金属配線技術として期待されてい
る多層配線の製造方法の改良に関するものである。
る多層配線の製造方法の改良に関するものである。
＜従来の技術＞ 集積回路の高集積．高密度化に伴って、多層配線技術が
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなり、多層配線の信
頼性が低下するという問題が発生している。
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなり、多層配線の信
頼性が低下するという問題が発生している。
このため、最近第２図(a)乃至(c)に示すように、半導体
基板２１上に第１層の配線２２を形成した後、第１の層
間絶縁膜２３を形成し、更にその上に第２の配線２４を
形成した後、第２の層間絶縁膜２５を形成し、次にこれ
らの層間絶縁膜２３．２５にそれぞれ第１層及び第２層
の配線２２.２４に通じるスルーホール２６．２７を開
けた後、スルーホール２６．２７内にタングステン２
８.２８を選択的に形成し、更にその後に第３の配線２
９を形成する方法が提案されている。
基板２１上に第１層の配線２２を形成した後、第１の層
間絶縁膜２３を形成し、更にその上に第２の配線２４を
形成した後、第２の層間絶縁膜２５を形成し、次にこれ
らの層間絶縁膜２３．２５にそれぞれ第１層及び第２層
の配線２２.２４に通じるスルーホール２６．２７を開
けた後、スルーホール２６．２７内にタングステン２
８.２８を選択的に形成し、更にその後に第３の配線２
９を形成する方法が提案されている。
＜発明が解決しようとする問題点＞ しかしながら、上記した従来の方法では、３層以上の多
層配線構造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が低下
し、多層配線の信頼性が低下するという問題が発生して
いた。
層配線構造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が低下
し、多層配線の信頼性が低下するという問題が発生して
いた。
本発明は上記の点に鑑みて創案されたものであり、深さ
の異なるスルーホールに導体材料を選択的かつ平坦に成
長させ、多層配線の信頼性の向上を図り得る新規な多層
配線の製造方法を提供することを目的としている。
の異なるスルーホールに導体材料を選択的かつ平坦に成
長させ、多層配線の信頼性の向上を図り得る新規な多層
配線の製造方法を提供することを目的としている。
＜問題点を解決するための手段＞ 上記の目的を達成するため、本発明の多層配線の製造方
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線にボロンを注入エネルギー５
０ｋｅＶで３×１０16cm-3注入する工程と、上記第１層
の導体配線上に第１層の層間絶縁膜を介して第２層の導
体配線を形成する工程と、この第２層の導体配線にリン
を注入するエネルギー１００ｋｅＶて５×１０16cm-3注
入する工程と、上記第２層の導体配線上に第２の層間絶
縁膜を形成する工程と、上記の第２の層間絶縁膜及び第
１の層間絶縁膜にそれぞれ上記の第１層及び第２層の導
体配線に通じる第１及び第２のスルーホールを形成する
工程と、この第１及び第２のスルーホールに選択成長に
より導体としてタングステンを埋め込む工程と、上記の
第２の層間絶縁膜上に上記の第１及び第２のスルーホー
ルに埋め込まれた導体に接続される第３の導体配線を形
成する工程と、を含んでなり、上記の第１層及び第２層
の導体配線にそれぞれ異なる種類の不純物イオンを注入
するようになしており、特に第１層の導体配線及び第２
層の導体配線にそれぞれ異種の不純物イオンを注入する
ことによって、スルーホールに埋め込むタングステンか
らなる導体材料の選択成長速度を制御し、深さの異なる
スルーホールにも選択的かつ平坦にタングステンからな
る導体材料を成長し、多層配線の信頼性を向上させるよ
うになしている。
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線にボロンを注入エネルギー５
０ｋｅＶで３×１０16cm-3注入する工程と、上記第１層
の導体配線上に第１層の層間絶縁膜を介して第２層の導
体配線を形成する工程と、この第２層の導体配線にリン
を注入するエネルギー１００ｋｅＶて５×１０16cm-3注
入する工程と、上記第２層の導体配線上に第２の層間絶
縁膜を形成する工程と、上記の第２の層間絶縁膜及び第
１の層間絶縁膜にそれぞれ上記の第１層及び第２層の導
体配線に通じる第１及び第２のスルーホールを形成する
工程と、この第１及び第２のスルーホールに選択成長に
より導体としてタングステンを埋め込む工程と、上記の
第２の層間絶縁膜上に上記の第１及び第２のスルーホー
ルに埋め込まれた導体に接続される第３の導体配線を形
成する工程と、を含んでなり、上記の第１層及び第２層
の導体配線にそれぞれ異なる種類の不純物イオンを注入
するようになしており、特に第１層の導体配線及び第２
層の導体配線にそれぞれ異種の不純物イオンを注入する
ことによって、スルーホールに埋め込むタングステンか
らなる導体材料の選択成長速度を制御し、深さの異なる
スルーホールにも選択的かつ平坦にタングステンからな
る導体材料を成長し、多層配線の信頼性を向上させるよ
うになしている。
＜作 用＞ 本発明によるタングステンの選択成長では、下地材料へ
の不純物イオン注入の不純物種．表面濃度等により、タ
ングステンの成長速度が異なる。例えばＷＳｉｘに不純
物イオンを注入しない場合に比べ、11Ｂ＋を注入エネル
ギー５０ｋｅＶで３×１０16cm-2注入した場合には、５
０％程度成長速度が増大する。一方31Ｐ＋を１００ｋｅ
Ｖで５×１０16cm-2注入した場合には、１０％程度成長
速度が低下する。
の不純物イオン注入の不純物種．表面濃度等により、タ
ングステンの成長速度が異なる。例えばＷＳｉｘに不純
物イオンを注入しない場合に比べ、11Ｂ＋を注入エネル
ギー５０ｋｅＶで３×１０16cm-2注入した場合には、５
０％程度成長速度が増大する。一方31Ｐ＋を１００ｋｅ
Ｖで５×１０16cm-2注入した場合には、１０％程度成長
速度が低下する。
したがって、各層の導体配線に種類の異なる不純物イオ
ンを注入することにより、コンタクト用のスルーホール
の深さに限定されることなく、スルーホールにタングス
テンからなる導体材料を選択的かつ平坦に成長させるこ
とが出来、その結果、多層配線の信頼性が向上する。
ンを注入することにより、コンタクト用のスルーホール
の深さに限定されることなく、スルーホールにタングス
テンからなる導体材料を選択的かつ平坦に成長させるこ
とが出来、その結果、多層配線の信頼性が向上する。
＜実施例＞ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図(a)乃至(i)は各々本発明に係る多層配線の製造方
法の一実施例を示す工程図である。
法の一実施例を示す工程図である。
まず、第１図(a)に示すように半導体基板１にスパッタ
法によりＷＳｉｘを０．５μｍ厚で被着し、第１層ＷＳ
ｉｘ配線２を形成する。次に第１図(b)に示すように上
記の第１層ＷＳｉｘ配線２の全面に、イオン注入法によ
り11Ｂ＋を５２ｋｅＶで３×１０16cm-2注入して不純物
イオン注入層（Ｂ＋）３を形成する。次に第１図(c)に
示すようにＣＶＤ法等の慣用手法により層間絶縁膜４を
０．８μｍ被着した後、第１図(d)に示すようにスパッ
タ法によりＷＳｉｘを０．５μｍ厚で被着して第２層Ｗ
Ｓｉｘ配線５を形成する。
法によりＷＳｉｘを０．５μｍ厚で被着し、第１層ＷＳ
ｉｘ配線２を形成する。次に第１図(b)に示すように上
記の第１層ＷＳｉｘ配線２の全面に、イオン注入法によ
り11Ｂ＋を５２ｋｅＶで３×１０16cm-2注入して不純物
イオン注入層（Ｂ＋）３を形成する。次に第１図(c)に
示すようにＣＶＤ法等の慣用手法により層間絶縁膜４を
０．８μｍ被着した後、第１図(d)に示すようにスパッ
タ法によりＷＳｉｘを０．５μｍ厚で被着して第２層Ｗ
Ｓｉｘ配線５を形成する。
次に第１図(e)に示すように上記の第２層ＷＳｉｘ配線
５の全面に、イオン注入法により31Ｐ＋を１００ｋｅＶ
で５×１０16cm-2注入して、不純物イオン注入層
（Ｐ＋）６を形成する。次に第１図(f)に示すようにＣ
ＶＤ法等の慣用手法により層間絶縁膜７を１．２μｍ被
着した後、第１図(g)に示すように、上記した層間絶縁
膜４．７の所定の位置に、それぞれ上記した第１層及び
第２層配線２．５に達する深さの異なるスルーホール
８．９を形成する。その後、第１図(h)に示すようにそ
れぞれ深さの異なるスルーホール８．９に、例えばＷＦ
６のＨ２還元法によるタングステンの選択ＣＶＤ法によ
り、タングステン１０を選択的に押込み形成する。その
後第１図(i)に示すように第３層Ａｌ−Ｓｉ配線１１を
形成する。
５の全面に、イオン注入法により31Ｐ＋を１００ｋｅＶ
で５×１０16cm-2注入して、不純物イオン注入層
（Ｐ＋）６を形成する。次に第１図(f)に示すようにＣ
ＶＤ法等の慣用手法により層間絶縁膜７を１．２μｍ被
着した後、第１図(g)に示すように、上記した層間絶縁
膜４．７の所定の位置に、それぞれ上記した第１層及び
第２層配線２．５に達する深さの異なるスルーホール
８．９を形成する。その後、第１図(h)に示すようにそ
れぞれ深さの異なるスルーホール８．９に、例えばＷＦ
６のＨ２還元法によるタングステンの選択ＣＶＤ法によ
り、タングステン１０を選択的に押込み形成する。その
後第１図(i)に示すように第３層Ａｌ−Ｓｉ配線１１を
形成する。
以上のように、各層の導体配線に種類の異なる不純物イ
オンを注入することにより、深さの異なるスルーホール
に、タングステンを選択的かつ平坦に成長させることが
出来、多層配線の信頼性が向上する。
オンを注入することにより、深さの異なるスルーホール
に、タングステンを選択的かつ平坦に成長させることが
出来、多層配線の信頼性が向上する。
なお、本発明は上記した実施例に限定されるものではな
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線に注入する不純物イ
オン種．注入量．注入エネルギーあるいは注入の有無．
層間絶縁膜の膜厚は適宜決定することが出来ることは言
うまでもない。また４層以上の多層配線にも適用し得る
ことは言うまでもない。更に導体材料としてもＷＳｉｘ
配線に代えてＭＯＳｉｘ．Ａｌ−Ｓｉなどの他の導体材
料を用いても良いことは言うまでもない。
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線に注入する不純物イ
オン種．注入量．注入エネルギーあるいは注入の有無．
層間絶縁膜の膜厚は適宜決定することが出来ることは言
うまでもない。また４層以上の多層配線にも適用し得る
ことは言うまでもない。更に導体材料としてもＷＳｉｘ
配線に代えてＭＯＳｉｘ．Ａｌ−Ｓｉなどの他の導体材
料を用いても良いことは言うまでもない。
＜発明の効果＞ 以上のように本発明によれば、深さの異なるスルーホー
ル内にタングステンからなる導体材料を選択的かつ平坦
に成長させることが出来、その結果、多層配線の信頼性
を著しく向上させることが出来る。
ル内にタングステンからなる導体材料を選択的かつ平坦
に成長させることが出来、その結果、多層配線の信頼性
を著しく向上させることが出来る。
第１図(a)乃至(i)はそれぞれ本発明に係る多層配線の製
造方法の一実施例の工程を説明するための図、第２図
(a)乃至(c)はそれぞれ従来の多層配線の製造方法の工程
を説明するための図である。 １……半導体基板、２……第１層ＷＳix配線、３……不
純物イオン注入層（Ｂ＋）、４……層間絶縁膜Ｉ、５…
…第２層ＷＳix配線、６……不純物イオン注入層
（Ｐ＋）、７……層間絶縁膜II、８．９……スルーホー
ル、１０……選択成長タングステン（導体）、１１……
第３層Ａｌ−Ｓｉ配線。
造方法の一実施例の工程を説明するための図、第２図
(a)乃至(c)はそれぞれ従来の多層配線の製造方法の工程
を説明するための図である。 １……半導体基板、２……第１層ＷＳix配線、３……不
純物イオン注入層（Ｂ＋）、４……層間絶縁膜Ｉ、５…
…第２層ＷＳix配線、６……不純物イオン注入層
（Ｐ＋）、７……層間絶縁膜II、８．９……スルーホー
ル、１０……選択成長タングステン（導体）、１１……
第３層Ａｌ−Ｓｉ配線。
Claims (1)
- 【請求項１】半導体基板上に第１層の導体配線を形成す
る工程と、 該第１層の導体配線にボロンを注入エネルギー５０ｋｅ
Ｖで３×１０16cm-2注入する工程と、 上記第１層の導体配線上に第１の層間絶縁膜を介して第
２層の導体配線を形成する工程と、 該第２層の導体配線にリンを注入エネルギー１００ｋｅ
Ｖで５×１０16cm-2注入する工程と、 上記第２層の導体配線上に第２の層間絶縁膜を形成する
工程と、 上記第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ
上記第１層及び第２層の導体配線に通じる第１及び第２
のスルーホールを形成する工程と、 該第１及び第２のスルーホールに選択成長により導体と
してタングステンを埋め込む工程と、 上記第２の層間絶縁膜上に上記第１及び第２のスルーホ
ールに埋め込まれた導体に接続される第３層の導体配線
を形成する工程と、 を含んでなることを特徴とする多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004672A JPH0618196B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004672A JPH0618196B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184849A JPH01184849A (ja) | 1989-07-24 |
| JPH0618196B2 true JPH0618196B2 (ja) | 1994-03-09 |
Family
ID=11590396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004672A Expired - Lifetime JPH0618196B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618196B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2782912B2 (ja) * | 1990-04-20 | 1998-08-06 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2596848B2 (ja) * | 1990-05-16 | 1997-04-02 | 猛英 白土 | 半導体装置の製造方法 |
| DE4021516A1 (de) * | 1990-07-06 | 1992-01-16 | Samsung Electronics Co Ltd | Verfahren zum differenzierten aufwachsen von wolfram fuer die selektive chemische abscheidung aus der gasphase |
| JP2691974B2 (ja) * | 1994-11-16 | 1997-12-17 | 株式会社東京機械製作所 | 刷版支持装置及び刷版着脱装置 |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6383916B1 (en) * | 1998-12-21 | 2002-05-07 | M. S. Lin | Top layers of metal for high performance IC's |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| US7521805B2 (en) * | 2004-10-12 | 2009-04-21 | Megica Corp. | Post passivation interconnection schemes on top of the IC chips |
-
1988
- 1988-01-14 JP JP63004672A patent/JPH0618196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184849A (ja) | 1989-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |