JPH061821B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH061821B2 JPH061821B2 JP56189340A JP18934081A JPH061821B2 JP H061821 B2 JPH061821 B2 JP H061821B2 JP 56189340 A JP56189340 A JP 56189340A JP 18934081 A JP18934081 A JP 18934081A JP H061821 B2 JPH061821 B2 JP H061821B2
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- metal wiring
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Description
【発明の詳細な説明】 本発明は、多層金属配線構造を有する金属酸化物（ＭＯ
Ｓ）型半導体装置、特にＭＯＳ型集積回路装置（ＬＳ
Ｉ）に関する。
Ｓ）型半導体装置、特にＭＯＳ型集積回路装置（ＬＳ
Ｉ）に関する。
近年、半導体集積回路装置（ＬＳＩ）の高集積化を図る
ために多層金属配線技術の開発が盛んに行なわれてお
り、既にバイポーラ型ＬＳＩにおいては実用化されてい
る。この点に関しては、例えばＪ．Pomeranz他：Custom
ized metal layers vary standard gate-array chip;El
ectronics,March15(1979),105-108pに詳しい。他方、Ｍ
ＯＳ型ＬＳＩにおいても、多層金属配線の必要性は年々
増大している。しかしながら、バイポーラ型ＬＳＩにお
ける多層金属配線技術をＭＯＳ型ＬＳＩに適用すること
はできない。これは、バイポーラ型ＬＳＩは原理的に電
流駆動で雑音に強いために、上層金属配線と下層金属配
線により形成される容量がＬＳＩの動作特性に及ぼす影
響いついて考慮された設計がなされていないためであ
る。
ために多層金属配線技術の開発が盛んに行なわれてお
り、既にバイポーラ型ＬＳＩにおいては実用化されてい
る。この点に関しては、例えばＪ．Pomeranz他：Custom
ized metal layers vary standard gate-array chip;El
ectronics,March15(1979),105-108pに詳しい。他方、Ｍ
ＯＳ型ＬＳＩにおいても、多層金属配線の必要性は年々
増大している。しかしながら、バイポーラ型ＬＳＩにお
ける多層金属配線技術をＭＯＳ型ＬＳＩに適用すること
はできない。これは、バイポーラ型ＬＳＩは原理的に電
流駆動で雑音に強いために、上層金属配線と下層金属配
線により形成される容量がＬＳＩの動作特性に及ぼす影
響いついて考慮された設計がなされていないためであ
る。
ところで、多層金属配線構造に付随した容量がＭＯＳ型
半導体装置の動作特性に及ぼす影響は、十分に暑い層間
絶縁膜を形成すれば防止することができる。しかしなが
ら、暑い層間絶縁膜を形成するとその堆積応力のため
に、該半導体装置を製造する際に製造基板であるＳｉウ
エーハのソリが大きくなる。そのため、選択食刻用マス
クを該Ｓｉウエーハ上に形成する際、該Ｓｉウエーハと
露光装置または描画装置の試料台との密着性が悪くな
り、微細なマスクを精度よく形成することが困難にな
る。一方、多層金属配線技術によりＭＯＳ型半導体装置
の高集積化を図るためには、該層間絶縁膜の接続孔（ス
ルーホール）は第１層金属配線層以下の絶縁膜の接続孔
と同程度に微細であることが要求される。層間絶縁膜が
厚いと、該接続孔において上層の金属配線に抵抗の増大
または断線が発生する。
半導体装置の動作特性に及ぼす影響は、十分に暑い層間
絶縁膜を形成すれば防止することができる。しかしなが
ら、暑い層間絶縁膜を形成するとその堆積応力のため
に、該半導体装置を製造する際に製造基板であるＳｉウ
エーハのソリが大きくなる。そのため、選択食刻用マス
クを該Ｓｉウエーハ上に形成する際、該Ｓｉウエーハと
露光装置または描画装置の試料台との密着性が悪くな
り、微細なマスクを精度よく形成することが困難にな
る。一方、多層金属配線技術によりＭＯＳ型半導体装置
の高集積化を図るためには、該層間絶縁膜の接続孔（ス
ルーホール）は第１層金属配線層以下の絶縁膜の接続孔
と同程度に微細であることが要求される。層間絶縁膜が
厚いと、該接続孔において上層の金属配線に抵抗の増大
または断線が発生する。
以上に述べた２つの制約（Ｓｉウエーハのソリ，微細接
続孔における上層金属配線の抵抗増大・断線）を考慮す
ると層間絶縁膜の厚さは2.5μｍ以下である必要があ
る。このような層間絶縁膜を有する多層金属配線構造Ｍ
ＯＳ型半導体装置においては、多層金属配線に付属した
容量が動作特性に及ぼす影響を考慮に入れた設計が不可
欠となる。
続孔における上層金属配線の抵抗増大・断線）を考慮す
ると層間絶縁膜の厚さは2.5μｍ以下である必要があ
る。このような層間絶縁膜を有する多層金属配線構造Ｍ
ＯＳ型半導体装置においては、多層金属配線に付属した
容量が動作特性に及ぼす影響を考慮に入れた設計が不可
欠となる。
本発明の目的は、層間絶縁膜の厚さが2.5μｍ以下の場
合においてＭＯＳ型半導体装置の動作特性に変化が生じ
ない多層金属配線技術を確立することにある。
合においてＭＯＳ型半導体装置の動作特性に変化が生じ
ない多層金属配線技術を確立することにある。
以下においては、先ず本発明の契機となった実験につい
て述べ、その結果をもとに本発明を総括的に説明する。
て述べ、その結果をもとに本発明を総括的に説明する。
前記発明の目的を達成するために、多層金属配線構造が
ＭＯＳ型半導体装置の動作特性に及ぼす影響については
検討した。第１図に本実験に用いた試料の断面概略図を
示す。該試料はＡｌ１層配線技術によりＮチャネルＭＯ
Ｓ型ダイナミック動作ランダム・アクセス・メモリ（Ｒ
ＡＭ）を作成した後、同メモリ上にA.Hiraiwa他：159tH
ＥＣＳMeeting,Extended Abstracts81-1,298(1981)記載
のプラズマＣＶＤ法により厚さ1.7μmの窒化シリコン膜
８を形成し、第２層Ａｌ配線９を形成したものである。
第２図に、記憶素子（メモリセル）領域における該試料
の平面概略図を示す。同図において、１１〜２３は第１
層Ａｌ配線であり、メモリセルへ情報の入出力を行なう
データ線となっている。また、２４〜３８は第２層Ａｌ
配線であり、２４〜２７は３６，２８〜３１は３７，３
２〜３５は３８にそれぞれ結合されており、配線３６，
３７，３８はそれぞれ接地線、電源線、アドレス入力線
に接続されている。なお、データ線１１〜２３の幅は５
μｍ、長さは３００μｍ、また第２層Ａｌ配線２４〜３
５の幅は５μｍ、ワード線上における長さは２４，２
８，３２が５０μｍ、２５，２９，３３が１００μｍ、
２６，３０，３４が１５０μｍ、２７，３１，３５が２
００μｍである。
ＭＯＳ型半導体装置の動作特性に及ぼす影響については
検討した。第１図に本実験に用いた試料の断面概略図を
示す。該試料はＡｌ１層配線技術によりＮチャネルＭＯ
Ｓ型ダイナミック動作ランダム・アクセス・メモリ（Ｒ
ＡＭ）を作成した後、同メモリ上にA.Hiraiwa他：159tH
ＥＣＳMeeting,Extended Abstracts81-1,298(1981)記載
のプラズマＣＶＤ法により厚さ1.7μmの窒化シリコン膜
８を形成し、第２層Ａｌ配線９を形成したものである。
第２図に、記憶素子（メモリセル）領域における該試料
の平面概略図を示す。同図において、１１〜２３は第１
層Ａｌ配線であり、メモリセルへ情報の入出力を行なう
データ線となっている。また、２４〜３８は第２層Ａｌ
配線であり、２４〜２７は３６，２８〜３１は３７，３
２〜３５は３８にそれぞれ結合されており、配線３６，
３７，３８はそれぞれ接地線、電源線、アドレス入力線
に接続されている。なお、データ線１１〜２３の幅は５
μｍ、長さは３００μｍ、また第２層Ａｌ配線２４〜３
５の幅は５μｍ、ワード線上における長さは２４，２
８，３２が５０μｍ、２５，２９，３３が１００μｍ、
２６，３０，３４が１５０μｍ、２７，３１，３５が２
００μｍである。
本試料を動作させたところ、メモリとして正常動作は得
られなかった。しかし、メモリセルを個々に調べてみる
と多くのメモリセルは正常動作をしており、誤動作を生
ずるのは一部分であることが分った。第３図に、誤動作
を生じたメモリセルを第２図の平面図に示した位置に対
応させて示す。同図において、メモリセル列４１〜５３
はそれぞれデータ線１１〜２３に接続されているメモリ
セル列に対応している。斜線で示した部分が誤動作の生
じたメモリセルである。同図から以下のことが分る。
られなかった。しかし、メモリセルを個々に調べてみる
と多くのメモリセルは正常動作をしており、誤動作を生
ずるのは一部分であることが分った。第３図に、誤動作
を生じたメモリセルを第２図の平面図に示した位置に対
応させて示す。同図において、メモリセル列４１〜５３
はそれぞれデータ線１１〜２３に接続されているメモリ
セル列に対応している。斜線で示した部分が誤動作の生
じたメモリセルである。同図から以下のことが分る。
(a)誤動作は、メモリセル列ごとに発生する。
(b)誤動作は、アドレス入力線に接続された第２層Ａｌ
配線下のデータ線２２，２３に接続されたメモリセル列
５２，５３においてのみ発生する。
配線下のデータ線２２，２３に接続されたメモリセル列
５２，５３においてのみ発生する。
(c)データ線上の第２層Ａｌ配線長が短いデータ線２
０，２１に接続されたメモリセル列５０，５１は正常な
動作をする。
０，２１に接続されたメモリセル列５０，５１は正常な
動作をする。
以上の結果から前記誤動作は、第２層Ａｌ配線における
電位変化が該第２層Ａｌ配線とデータ線との間の容量を
介してデータ線の電位変動を引き起こし、誤変動値が許
容範囲を越えたために発生したと考えられる。従って、
前記誤動作を防止するためには、データ線の電位変動幅
Ｖ１を許容変動幅Ｖ０以下にする必要がある。すなわ
ち、 Ｖ１Ｖ０……………… ところで、データ線に付随した容量のうち、第２層Ａｌ
配線との間に形成される容量をＣ２，Ｃ２を除く他の付
随容量をＣ１、第２層Ａｌ配線の電位の振幅をＶ１とす
ればＶ１は次式で表わされる。
電位変化が該第２層Ａｌ配線とデータ線との間の容量を
介してデータ線の電位変動を引き起こし、誤変動値が許
容範囲を越えたために発生したと考えられる。従って、
前記誤動作を防止するためには、データ線の電位変動幅
Ｖ１を許容変動幅Ｖ０以下にする必要がある。すなわ
ち、 Ｖ１Ｖ０……………… ところで、データ線に付随した容量のうち、第２層Ａｌ
配線との間に形成される容量をＣ２，Ｃ２を除く他の付
随容量をＣ１、第２層Ａｌ配線の電位の振幅をＶ１とす
ればＶ１は次式で表わされる。
ゆえに、前記実験試料に誤動作を生じない条件として、
式、より次式を得る。
式、より次式を得る。
なお、次式 で定義される臨界容量ＣＣを用いれば、式を次式で表
わすこともできる。
わすこともできる。
Ｃ２ＣＣ……………… 式の関係を、前記実験結果(a)〜(c)と比較し検討す
る。先ずＣＣを計算する。本実験に用いた試料において
は、Ｖ１は５Ｖ、Ｃ１は0.42ｐＦである。また、Ｖ０は
データ線を流れる信号の振幅にほぼ等しく、２８０ｍＶ
である、従って、式よりＣＣの値として次式を得る。
る。先ずＣＣを計算する。本実験に用いた試料において
は、Ｖ１は５Ｖ、Ｃ１は0.42ｐＦである。また、Ｖ０は
データ線を流れる信号の振幅にほぼ等しく、２８０ｍＶ
である、従って、式よりＣＣの値として次式を得る。
ＣＣ＝0.025pF. 次に、Ｃ２を求める。真空の誘電率をε０、データ線と
第２層Ａｌ配線との間の層間絶縁膜の比誘電率をε、厚
さをｄ、第２層Ａｌ配線の幅をｗ該第２層Ａｌ配線のデ
ータ線上の長さをｌとすれば、Ｃ２は次式で表わすされ
る。
第２層Ａｌ配線との間の層間絶縁膜の比誘電率をε、厚
さをｄ、第２層Ａｌ配線の幅をｗ該第２層Ａｌ配線のデ
ータ線上の長さをｌとすれば、Ｃ２は次式で表わすされ
る。
本実験においては、ｗ，ｄはそれぞれ５μｍ，1.7μｍ
である。また、ε０は8.85×１０-18Ｖ／μｍであり、
プラズマＣＶＤ法による窒化シリコン膜の比誘電率εは
測定の結果８であった。従って、式より次式を得る。
である。また、ε０は8.85×１０-18Ｖ／μｍであり、
プラズマＣＶＤ法による窒化シリコン膜の比誘電率εは
測定の結果８であった。従って、式より次式を得る。
Ｃ２＝2.08×１０-16×ｌμｍ-1……………… 式より、ｌ＝５０μｍ，１００μｍ，１５０μｍ，２
００μｍに対して、Ｃ２はそれぞれ0.010pF,0.021pF,0.
031pF,0.042pFとなる。ゆえに、本実験試料に誤動作が
生ずるのは、式が成立しない場合であることが分る。
００μｍに対して、Ｃ２はそれぞれ0.010pF,0.021pF,0.
031pF,0.042pFとなる。ゆえに、本実験試料に誤動作が
生ずるのは、式が成立しない場合であることが分る。
上記検討結果から、下層金属配線と上層金属配線との間
に形成される容量Ｃ２が式を満足するように多層金属
配線構造の設計をすれば、誤動作を防止することができ
る。なお、以上においては配線について述べてきたが、
外部配線引出電極が配線または素子の形成された能動領
域上に形成されている場合には、該引出電極を含めて前
記式またはの成立することが必要であることは言う
までもない。以下においては、前記した式に従って誤
動作を防止する方法について、特に下層金属配線と上層
金属配線とを互いに平行に形成する場合に即して具体的
に説明する。
に形成される容量Ｃ２が式を満足するように多層金属
配線構造の設計をすれば、誤動作を防止することができ
る。なお、以上においては配線について述べてきたが、
外部配線引出電極が配線または素子の形成された能動領
域上に形成されている場合には、該引出電極を含めて前
記式またはの成立することが必要であることは言う
までもない。以下においては、前記した式に従って誤
動作を防止する方法について、特に下層金属配線と上層
金属配線とを互いに平行に形成する場合に即して具体的
に説明する。
(a)第１の方法は、下層金属配線上における上層金属配
線の長さｌをＣＣに対応する長さｌＣより短くすること
である。前記実験試料では、ｌＣはメモリセル上におい
て１２０μｍである。
線の長さｌをＣＣに対応する長さｌＣより短くすること
である。前記実験試料では、ｌＣはメモリセル上におい
て１２０μｍである。
(b)第２の方法は、上層金属配線の幅ｗを小さくするこ
とである。しかしながら、ｗは下層金属配線および上層
金属配線の加工技術によりその下限が制約されるので、
ｗの減少を図ることは容易でない。これに対して、上層
金属配線の少なくとも一部を下層金属配線の形成されて
いない領域の上方に形成すれば実効的にｗを減少させる
ことができる。
とである。しかしながら、ｗは下層金属配線および上層
金属配線の加工技術によりその下限が制約されるので、
ｗの減少を図ることは容易でない。これに対して、上層
金属配線の少なくとも一部を下層金属配線の形成されて
いない領域の上方に形成すれば実効的にｗを減少させる
ことができる。
(c)第３の方法は、電位が時間的に変化する上層金属配
線を電位の許容変動幅Ｖ０の大きい下層金属配線上に形
成することである。本実験試料のようなメモリ装置いお
いては、非メモリセル領域の下層金属配線（第１層Ａｌ
配線）の多くは低インピーダンスを介して定電位の配線
に結合されており、該下層金属配線に付随した容量Ｃ１
が実効的に大きくなっている。従って、前記上層金属配
線を該非メモリセル領域上に形成すればよい。
線を電位の許容変動幅Ｖ０の大きい下層金属配線上に形
成することである。本実験試料のようなメモリ装置いお
いては、非メモリセル領域の下層金属配線（第１層Ａｌ
配線）の多くは低インピーダンスを介して定電位の配線
に結合されており、該下層金属配線に付随した容量Ｃ１
が実効的に大きくなっている。従って、前記上層金属配
線を該非メモリセル領域上に形成すればよい。
(d)外部配線引出電極が能動領域（配線または素子の形
成された領域）上に形成されている半導体装置において
は、該外部配線引出電極の最大長方向を下層の金属配線
の配線方向と異なるようにするとｌを小さくする上で効
果がある。
成された領域）上に形成されている半導体装置において
は、該外部配線引出電極の最大長方向を下層の金属配線
の配線方向と異なるようにするとｌを小さくする上で効
果がある。
以下、実施例により本発明をさらに詳細に説明する。
実施例１ 本発明の一実施例を第４図により説明する。同図は、本
実施例の半導体装置の一部分を示す平面概略図である。
本実施例の半導体装置は、第１図，第２図に示した実験
試料と同様にしてＡｌ１層配線技術によりＮチャンネル
ＭＯＳ型ダイナミック動作ＲＡＭを作成した後、プラズ
マＣＶＤ法により厚さ1.7μｍの窒化シリコン膜を形成
し、Ｔｉ−Ｃｕ−Ｔｉの３層から成る厚さ１μｍの第２
層金属配線を形成した後、直径２００μｍのハンダ電極
を形成したものである。同図において、Ｔｉ−Ｃｕ−Ｔ
ｉ配線６５，６６，６７はワイヤボンディング用電極６
２，６３，６４とハンダ電極６８，６９，７０とをそれ
ぞれ結合している。このようにワイヤボンディング用電
極の他に新たにハンダ電極を形成したのは、ワイヤボン
ディング用に開発されたＲＡＭを設計変更することなく
Ｃ−４(Controlled Collapse Chip Connection)実装す
るためである。
実施例の半導体装置の一部分を示す平面概略図である。
本実施例の半導体装置は、第１図，第２図に示した実験
試料と同様にしてＡｌ１層配線技術によりＮチャンネル
ＭＯＳ型ダイナミック動作ＲＡＭを作成した後、プラズ
マＣＶＤ法により厚さ1.7μｍの窒化シリコン膜を形成
し、Ｔｉ−Ｃｕ−Ｔｉの３層から成る厚さ１μｍの第２
層金属配線を形成した後、直径２００μｍのハンダ電極
を形成したものである。同図において、Ｔｉ−Ｃｕ−Ｔ
ｉ配線６５，６６，６７はワイヤボンディング用電極６
２，６３，６４とハンダ電極６８，６９，７０とをそれ
ぞれ結合している。このようにワイヤボンディング用電
極の他に新たにハンダ電極を形成したのは、ワイヤボン
ディング用に開発されたＲＡＭを設計変更することなく
Ｃ−４(Controlled Collapse Chip Connection)実装す
るためである。
ところで、ハンダ電極６８，６９，７０は、それぞれア
ドレス入力用、データ出力用、行アドレスストローブ用
であり、振幅５Ｖで電位変動している。したがって、Ｔ
ｉ−Ｃｕ−Ｔｉ配線６５，６６は、メモリセル領域のデ
ータ線６１に対して電位変動を引き起こす可能性があ
る。データ線上における第２層金属配線の許容配線長ｌ
ｃは前記実験試料と同様に１２０μｍである。そのた
め、本半導体装置においては、第４図に示した様に、デ
ータ線６１上におけるＴｉ−Ｃｕ−Ｔｉ配線６５，６６
の長さがｌｃを越えない様に設計してある。一方、同期
パルス発生回路領域７２においては第１層金属配線の電
位変動に対する許容値Ｖ０が大きいので、Ｔｉ−Ｃｕ−
Ｔｉ配線６７はその配線長に制限を設けすに設計してあ
る。また、ハンダ電極６８〜７０の直径は２００μｍで
あり、メモリセル領域における配線許容長ｌｃを越えて
いる。そのため、該ハンダ電極は、Ｖ０の大きい同期パ
ルス発生回路７２およびプリアンプ領域７１上に形成し
てある。該半導体装置を動作させたところ、第２層金属
配線（Ｔｉ−Ｃｕ−Ｔｉ配線）を形成していない半導体
装置と同一の特性を得た。
ドレス入力用、データ出力用、行アドレスストローブ用
であり、振幅５Ｖで電位変動している。したがって、Ｔ
ｉ−Ｃｕ−Ｔｉ配線６５，６６は、メモリセル領域のデ
ータ線６１に対して電位変動を引き起こす可能性があ
る。データ線上における第２層金属配線の許容配線長ｌ
ｃは前記実験試料と同様に１２０μｍである。そのた
め、本半導体装置においては、第４図に示した様に、デ
ータ線６１上におけるＴｉ−Ｃｕ−Ｔｉ配線６５，６６
の長さがｌｃを越えない様に設計してある。一方、同期
パルス発生回路領域７２においては第１層金属配線の電
位変動に対する許容値Ｖ０が大きいので、Ｔｉ−Ｃｕ−
Ｔｉ配線６７はその配線長に制限を設けすに設計してあ
る。また、ハンダ電極６８〜７０の直径は２００μｍで
あり、メモリセル領域における配線許容長ｌｃを越えて
いる。そのため、該ハンダ電極は、Ｖ０の大きい同期パ
ルス発生回路７２およびプリアンプ領域７１上に形成し
てある。該半導体装置を動作させたところ、第２層金属
配線（Ｔｉ−Ｃｕ−Ｔｉ配線）を形成していない半導体
装置と同一の特性を得た。
以上に述べた結果は、静的動作ＲＡＭに対しても成立す
ることは言うまでもない。
ることは言うまでもない。
実施例２ 本発明の他の実施例を第５図および第６図により説明す
る。第５図は、本実施例の半導体装置の一部分を示す平
面概略図、第６図は断面概略図である。本実施例の半導
体装置は、Ｔｉ−Ｃｕ−Ｔｉ配線８０の形状を除いて前
記実施例の半導体装置と同一である。本発明実施例にお
いては、Ｔｉ−Ｃｕ−Ｔｉ配線６５，６６はメモリセル
領域においてデータ線６１（Ａｌ配線）の形成されてい
ない箇所の上方に形成してある。これにより式におけ
るｗは実効的に２μｍより小さくなり、ｌ＝３００μｍ
であるにもかかわらずｌ＜ｌｃとなる。該半導体装置を
動作させたところ、第２層金属配線（Ｔｉ−Ｃｕ−Ｔｉ
配線）を形成していない半導体装置と同一の特性を得
た。
る。第５図は、本実施例の半導体装置の一部分を示す平
面概略図、第６図は断面概略図である。本実施例の半導
体装置は、Ｔｉ−Ｃｕ−Ｔｉ配線８０の形状を除いて前
記実施例の半導体装置と同一である。本発明実施例にお
いては、Ｔｉ−Ｃｕ−Ｔｉ配線６５，６６はメモリセル
領域においてデータ線６１（Ａｌ配線）の形成されてい
ない箇所の上方に形成してある。これにより式におけ
るｗは実効的に２μｍより小さくなり、ｌ＝３００μｍ
であるにもかかわらずｌ＜ｌｃとなる。該半導体装置を
動作させたところ、第２層金属配線（Ｔｉ−Ｃｕ−Ｔｉ
配線）を形成していない半導体装置と同一の特性を得
た。
実施例３ 本発明の第３の実施例を第７図により説明する。同図は
本実施例の半導体装置の一部分を示す平面概略図であ
る。該半導体装置は、第１図，第２図に示した実験試料
と同様にしてＡｌ１層配線技術によりＮチャンネルＭＯ
Ｓ型ダイナミック動作ＲＡＭを作成した後、プラズマＣ
ＶＤ法により厚さ1.7μmの窒化シリコン膜を形成した
後、第２層Ａｌ配線８５〜８８および外部配線引出電極
８１〜８４を形成したものである。本実施例において
は、ワイヤボンディング用外部配線引出電極８１〜８４
がメモリセル領域上に形成されているために該電極形成
用の領域が不要となり、半導体基板（チップ）の面積が
縮小されている。
本実施例の半導体装置の一部分を示す平面概略図であ
る。該半導体装置は、第１図，第２図に示した実験試料
と同様にしてＡｌ１層配線技術によりＮチャンネルＭＯ
Ｓ型ダイナミック動作ＲＡＭを作成した後、プラズマＣ
ＶＤ法により厚さ1.7μmの窒化シリコン膜を形成した
後、第２層Ａｌ配線８５〜８８および外部配線引出電極
８１〜８４を形成したものである。本実施例において
は、ワイヤボンディング用外部配線引出電極８１〜８４
がメモリセル領域上に形成されているために該電極形成
用の領域が不要となり、半導体基板（チップ）の面積が
縮小されている。
ところで、電極８１，８２はアドレス入力用、８３はデ
ータ出力用、８４は行アドレスストローブ用であり、振
幅５Ｖで電位変動している。従って、該電極および配線
が誤動作の原因となる可能性がある。本実施例において
新たに問題になるのは、電極８１〜８４の影響である。
本実施例におけるデータ線６１上の許容配線長ｌｃは、
前記実施例と同様に１２０μｍである。これに対して、
電極の大きさは８１〜８３が１００μｍ×１００μｍ，
８４が１５０μｍ×１００μｍで、パッドの最大長（本
実施例では対角線の長さ）がそれぞれ１４０μｍ，２３
０μｍとなりｌｃより大きい。従って、電極の最大長方
向とデータ線方向とが異なるように電極を配置すること
が必要となる。本実施例においては、電極のデータ線上
の長さがｌｃより小さくなるように考慮してある。さら
に、本実施例においては、電極８１と配線８５，８２と
８６，８３と８７，８４と８８のデータ線６１上におけ
る長さの和がｌｃ以下になるように設計することが必要
である。そのため、配線８５〜８８のうち電極８１〜８
４に近接した部分はデータ線方向と異なる方向に形成し
てある。なお、配線８５〜８８については、第４図の実
施例と同様にデータ線上の配線長がｌｃをこえないよう
に設計してある。本実施例の半導体装置を動作させたと
ころ、第２層Ａｌ配線を形成したいない半導体装置と同
一の特性を得た。
ータ出力用、８４は行アドレスストローブ用であり、振
幅５Ｖで電位変動している。従って、該電極および配線
が誤動作の原因となる可能性がある。本実施例において
新たに問題になるのは、電極８１〜８４の影響である。
本実施例におけるデータ線６１上の許容配線長ｌｃは、
前記実施例と同様に１２０μｍである。これに対して、
電極の大きさは８１〜８３が１００μｍ×１００μｍ，
８４が１５０μｍ×１００μｍで、パッドの最大長（本
実施例では対角線の長さ）がそれぞれ１４０μｍ，２３
０μｍとなりｌｃより大きい。従って、電極の最大長方
向とデータ線方向とが異なるように電極を配置すること
が必要となる。本実施例においては、電極のデータ線上
の長さがｌｃより小さくなるように考慮してある。さら
に、本実施例においては、電極８１と配線８５，８２と
８６，８３と８７，８４と８８のデータ線６１上におけ
る長さの和がｌｃ以下になるように設計することが必要
である。そのため、配線８５〜８８のうち電極８１〜８
４に近接した部分はデータ線方向と異なる方向に形成し
てある。なお、配線８５〜８８については、第４図の実
施例と同様にデータ線上の配線長がｌｃをこえないよう
に設計してある。本実施例の半導体装置を動作させたと
ころ、第２層Ａｌ配線を形成したいない半導体装置と同
一の特性を得た。
第１図は本発明の原理を説明する実験試料の断面図、第
２図は本発明の原理を説明する実験試料の平面図、第３
図は本発明の原理を説明する実験試料の動作特性を示す
模式図、第４図は本発明の一実施例における半導体装置
を示す平面図、第５図，第６図は本発明の他の実施例に
おける半導体装置を示す平面図と断面図、第７図は本発
明の第３の実施例における半導体装置を示す平面図であ
る。 １…シリコン基板、２…拡散層、３…二酸化珪素膜、４
…第１層多結晶シリコン膜、５…第２層多結晶シリコン
膜、６…リンガラス膜、７…第１層Ａｌ配線、８…窒化
珪素膜、９…第２層Ａｌ配線、１０…ポリイミド樹脂
膜、１１〜２３…データ線（第１層Ａｌ配線）、２４〜
３８…第２層Ａｌ配線、４１〜５３…それぞれデータ線
１１〜２３に対応したメモリセル列、６１…データ線、
６２〜６４…ワイヤボンディング用外部配線引出電極、
６５〜６７…Ｔｉ−Ｃｕ−Ｔｉ配線、６８〜７０…ハン
ダ電極、７１…プリアンプ領域、７２…同期パルス発生
回路領域、８０…Ｔｉ−Ｃｕ−Ｔｉ配線、８１〜８４…
ワイヤボンディング用外部配線引出電極、８５〜８８…
第２層Ａｌ配線。
２図は本発明の原理を説明する実験試料の平面図、第３
図は本発明の原理を説明する実験試料の動作特性を示す
模式図、第４図は本発明の一実施例における半導体装置
を示す平面図、第５図，第６図は本発明の他の実施例に
おける半導体装置を示す平面図と断面図、第７図は本発
明の第３の実施例における半導体装置を示す平面図であ
る。 １…シリコン基板、２…拡散層、３…二酸化珪素膜、４
…第１層多結晶シリコン膜、５…第２層多結晶シリコン
膜、６…リンガラス膜、７…第１層Ａｌ配線、８…窒化
珪素膜、９…第２層Ａｌ配線、１０…ポリイミド樹脂
膜、１１〜２３…データ線（第１層Ａｌ配線）、２４〜
３８…第２層Ａｌ配線、４１〜５３…それぞれデータ線
１１〜２３に対応したメモリセル列、６１…データ線、
６２〜６４…ワイヤボンディング用外部配線引出電極、
６５〜６７…Ｔｉ−Ｃｕ−Ｔｉ配線、６８〜７０…ハン
ダ電極、７１…プリアンプ領域、７２…同期パルス発生
回路領域、８０…Ｔｉ−Ｃｕ−Ｔｉ配線、８１〜８４…
ワイヤボンディング用外部配線引出電極、８５〜８８…
第２層Ａｌ配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 吉田 育生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 春田 亮 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭53−144692（ＪＰ，Ａ)
Claims (7)
- 【請求項１】層間絶縁膜を介して形成された少なくとも
２層の金属配線を有するＭＯＳ型半導体装置において、
該層間絶縁膜の厚さは２．５μｍ以下であり、かつ、上
層の上記金属配線のうち電位が時間的に変化する少なく
とも１つの金属配線と下層の上記金属配線との間に、上
記上層配線の電位の振幅をＶ１、上記下層金属配線の電
位の許容変動幅をＶ０、上記上層配線と上記下層配線と
の間の容量をＣ２、上記下層配線に付随した容量のうち
上記上層配線との間の容量Ｃ２を除外したものをＣ１と
して の関係を満たすことにより、上記多層金属配線に付属し
た容量に起因する誤動作を防止することを特徴とするＭ
ＯＳ型半導体装置。 - 【請求項２】上記上層金属配線と上記下層金属配線とが
平行して形成されている箇所の少なくとも一部分におい
て、上記上層金属配線の少なくとも一部分が上記下層金
属配線の形成されていない箇所の上方に形成されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】記憶素子を内部に含んでいることを特徴と
する特許請求の範囲第１項もしくは第２項記載の半導体
装置。 - 【請求項４】上記上層金属配線が上記記憶素子を含まな
い領域上に形成されていることを特徴とする特許請求の
範囲第３項記載の半導体装置。 - 【請求項５】上記記憶素子がダイナミック動作をするこ
とを特徴とする特許請求の範囲第３項もしくは第４項記
載の半導体装置。 - 【請求項６】外部配線引出電極および素子特性測定電極
のうちの少なくとも１つが上記記憶素子または配線を含
む領域上に形成されていることを特徴とする特許請求の
範囲第３項乃至第５項の何れかに記載の半導体装置。 - 【請求項７】上記外部配線引出電極の最大長方向が下層
の金属配線の配線方向と異なっていることを特徴とする
特許請求の範囲第６項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189340A JPH061821B2 (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189340A JPH061821B2 (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891658A JPS5891658A (ja) | 1983-05-31 |
| JPH061821B2 true JPH061821B2 (ja) | 1994-01-05 |
Family
ID=16239694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189340A Expired - Lifetime JPH061821B2 (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061821B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144692A (en) * | 1977-05-23 | 1978-12-16 | Nec Corp | Semiconductor device |
-
1981
- 1981-11-27 JP JP56189340A patent/JPH061821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5891658A (ja) | 1983-05-31 |
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