JPH0618316B2 - 電圧制御発振器 - Google Patents

電圧制御発振器

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JPH0618316B2
JPH0618316B2 JP62179270A JP17927087A JPH0618316B2 JP H0618316 B2 JPH0618316 B2 JP H0618316B2 JP 62179270 A JP62179270 A JP 62179270A JP 17927087 A JP17927087 A JP 17927087A JP H0618316 B2 JPH0618316 B2 JP H0618316B2
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vco
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controlled oscillator
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は概して言えば発振器、より特定して言えば、例
えば位相ロツクループ（ＰＬＬ）回路に使われる電圧で
制御される発振器に関する。
Ｂ、従来の技術及びその問題点 電圧で制御される発振器［以下、電圧制御発振器又はＶ
ＣＯという］回路は、周波数が入力制御電圧の関数とし
て変化する出力信号を発生する。これらの回路は、ＰＬ
Ｌ回路を用いたシステムに広く使われていると同時に、
可変周波数出力信号が入力信号の関数として必要される
システムにおいても使われる。
データ伝送システムにおいて、ＰＬＬ回路は遠隔地にあ
るデータ処理システムを同期して動作させる調時情報を
受信信号から抽出するために使われる。そのような装置
の例は米国特許第４１３１８６１号及び同第４５１３４
２７号に示されている。これらの装置におけるＶＣＯ
は、所定のシステム・クロツク周波数において、若しく
はその付近で高度に安定化した中心周波数と、入力電圧
の与えられた変化に対して出力周波数の高い利得、即ち
高い変化とを有していることが好ましい。最後に、シス
テムの大きさや消費電力、そして信号の遅延やシステム
のコストなどを小さくするために、ＶＣＯがＰＬＬ及び
他の回路と同じ半導体チツプに集積化することが出来る
ならば、それは特に望ましいことである。
高度な安定性を有するＶＣＯは、バラクタ・ダイオー
ド、バルク結晶デバイス、バルク及び表面音波デバイス
のような固有の安定した周波数決定素子を使つて製造さ
れて来た。相対的に高いＶＣＯ利得（ＭＨｚ／ボルト）
は米国特許第４１１８６７４号などに示され、水晶発振
器を用いた差動増幅器によつて達成することが出来る。
然しながら、これらの素子はＶＣＯ、又はＰＬＬに必要
な素子と一緒に半導体チツプ中に集積化することが出来
ない。
従来のシステムで使われていた他のＶＣＯの構成は、例
えば米国特許第４０７２９１０号に開示されているよう
に、発振器のリングを形成するために、環状構造に接続
された縦続インバータを用いている。他の環状発振器Ｖ
ＣＯは米国特許第４０５２６７３号及び同第４５１３４
２７号に示されている。このような発振器は大きさが小
さく、コストが低く、同調範囲が広いという利点に加え
て、集積回路化しうるという利点を具えている。環状発
振器の最大周波数は論理速度により制限され、換言すれ
ば、インバータ回路を形成するのに用いられたデバイス
のスイツチ遅延によつて制限される。上述した米国特許
第４５１３４２７号はタツプが設けられた遅延線を用い
た環状発振器ＶＣＯを開示している。この素子は単一の
集積回路チツプに設けることが出来るけれども、この特
許に示された実施例の発振器周波数は４０ＭＨｚの範囲
であり、且つデータ伝送速度は毎秒１０メガビツトであ
る。より速いクロツク周波数を必要とするより速いデー
タ伝送速度に対しては、タツプ付きの遅延線の技術は充
分ではない。
データ伝送速度が毎秒数百メガビツトの範囲にある通信
リンクを含むデータ処理システムの場合において、毎秒
数百メガヘルツの中心周波数と、少くとも１ボルト当り
１ギガヘルツの利得とを有するＶＣＯが、使用可能な雑
音性能を達成するために必要である。従来のＶＣＯ回路
は、単一の集積回路チツプ上に形成されてこの性能を達
成することは出来ない。
従つて、本発明の目的は、高い周波数で且つ高利得の動
作を行い、しかも関連するすべての素子を単一の集積回
路チツプに、集積化することの出来る電圧制御発振器を
提供することにある。
本発明の他の目的は、ＶＣＯの中心周波数と利得とが選
択可能であるような、複数個の縦続インバータ回路を環
状に形成したＶＣＯを提供することにある。
Ｃ、問題点を解決するための手段 本発明の実施例に従うと、電圧制御発振器は環状に構成
された複数個の縦続インバータ回路を構成している。各
インバータはゲート遅延を短かくするために、能動プル
アツプ（引き込み）段を有する接地エミツタ回路であ
る。環状発振器の周波数はインバータ段の数で決めら
れ、そして利得は、幾つかのインバータだけに外部制御
電圧を結合することによつて決定される。本発明のＶＣ
Ｏは、ＰＬＬ、周波数合成器、又は他の周波数発生シス
テムを形成するために必要な他の回路と一緒に単一の集
積回路として製造することが出来る。
Ｄ、実施例 第１図は本発明の電圧制御発振器の実施例、ＶＣＯ１０
を示す図である。ＶＣＯ１０は、環状発振器構造に接続
された複数個の縦続インバータ段１２で構成されてお
り、各インバータ１２は前段のインバータ段１２の出力
１６へ接続された入力１４を持つている。ＶＣＯ電圧制
御発振器１８は、各インバータ段１２の制御入力２０へ
接続された出力を持つている。ＶＣＯの電圧制御発振器
１８はＶＣＯ１０の周波数を変化する制御電圧信号を発
生する。制御電圧信号は、ＶＣＯ１０の名目の動作周波
数を設定する固定バイアス電圧と、名目周波数の付近で
ＶＣＯ周波数を変化する外部電圧信号Ｖextとで構成さ
れている。ＶＣＯ１０の出力端子２２の出力Ｆoutは任
意のインバータ段１２の入力１４を通つた出力から取り
出すことが出来る。雑音に対してより大きな余裕を持た
せるため、信号の振幅を増幅する差動電流スイツチ論理
ゲートが出力端子２２に跨つて設けられる。冗長化を防
ぐために、１１個のインバータ段だけが第１図に示され
ている。奇数個の段を設けることを条件として、ＶＣＯ
の所望の中心周波数に従つて、より多い段、または、よ
り少ない段を使うことが出来る。ＶＣＯの周波数ｆは次
式によつて表わされる。
ｆ＝１／２ＮＤ 上式において、Ｎはインバータ段の数であり、Ｄは各段
の平均遅延時間である。従つて、遅延時間が小さくなる
とＶＣＯの周波数は高くなる。
第２図はＶＣＯのインバータ段１２のうちの１個を示す
模式的な回路図である。各段１２は能動プルアツプ（引
き込み）回路を有する接地エミツタ・インバータであ
る。トランジスタＴのベースへの入力信号Ｖinは前段の
インバータ１２の出力である。Ｔ１のエミツタは接地さ
れ、Ｔ１のコレクタはインバータ１２の出力である。ま
た、プルアツプ・トランジスタＴ２のエミツタはＴ１の
コレクタに接続されている。端子２０におけるＴ２のベ
ースへの入力信号ＶgenはＶＣＯ発振器からの制御電圧
である。Ｔ２のコレクタはシステムの電源Ｖccへ接続さ
れ、プルアツプ抵抗ＲpuはＴ２のベース及びエミツタ間
に接続されている。
動作について説明すると、Ｔ１のベースの「上昇」レベ
ル、即ちＴ１がオンのときの電圧は、その「オン」電流
におけるＴ１のベース／エミツタ電圧Ｖbeである。この
電流はＶgen及びＲpuにより決められる。Ｔ１のベース
の「降下」レベルはその電流におけるＶgen−Ｖbe（Ｔ
２）の値、換言すれば前段からの全電流からＲpu中の電
流を差し引いた大きさである。プルアツプ・トランジス
タＴ２と、抵抗Ｒpuとは、以下に説明するように、イン
バータ１２の短い遅延に寄与する。インバータ１２がオ
ンのとき、電流はＴ１及びＴ２の両方に流れる。Ｔ１へ
の入力Ｖinが降下したとき、電流をオフにし、Ｔ２中の
電流はＴ２のベース／エミツタの時定数によつて決めら
れる或る付加的な遅延時間の間、持続する。Ｔ２のエミ
ツタ電流は次段のＴ１のベースへ直接に流れて、Ｔ１を
非常に速くオンにする。Ｔ１及びＴ２間のこの遅延の正
味の影響はオンに転ずる遷移の通り越しを与えることに
なり、上昇時間の減少と、次段の遅延を生じる。同様な
影響が次段のオフに転じる間に発生する。信号の振幅は
約１００ミリボルトの大きさである。遅延時間は約１０
０ピコ秒の大きさであり、これは同じデバイス内で製造
された差動電流スイツチ論理ゲートの遅延時間よりも約
５倍速い。Ｔ１のベースの入力信号によつて示されてい
るように、上昇レベル及び降下レベルは両方ともクラン
プされる。従つて、制御電圧Ｖgenを調節することによ
つて、発振電流に非常に大きな変化を生じさせることが
出来る。このようにして、ＶＣＯ１０のパワーは発振器
の動作に悪影響を与えることなく変化することが出来
る。
第３図を参照すると、制御電圧Ｖgenの関数として、本
発明に従つた１１段のＶＣＯの出力周波数のグラフが示
されている。４００メガヘルツの周波数において、ＶＣ
Ｏの利得は１ボルト当り約４ギガヘルツであつた。この
ＶＣＯの利得は次式で表わされている。
上式において、Δｆは制御電圧ＶgenのΔＶの変化に対
する出力周波数の変化であり、Ｄは各段の平均遅延時間
であり、ΔＤは遅延時間の変化であり、ＮはＶＣＯの段
数である。利得の変化は、主として、段の遅延の変化に
依存する。遅延変化の主な源はＴ２のベース／エミツタ
電圧Ｖbeに関連する制御電圧Ｖgenの変化である。Ｖgen
の名目値はＶbe1（オフ）からＶbe2（オン）を差し引い
た値である。
第４図は第１図のＶＣＯの電圧制御発振器１８の他の例
であり、この装置はＶＣＯの利得を調節することが出来
る。第１図のように、インバータ段１２のすべてに同じ
制御電圧Ｖgenを印加するのではなく、第４図の装置
は、制御信号が電圧発振器ＧＥＮ１及びＧＥＮ２によつ
て２つの成分に分割される。電圧発振器ＧＥＮ１は、例
えば第１段乃至第９段のような選択されたインバータ段
に一定のバイアス電圧Ｖgen1を印加しているが、他方、
電圧発振器ＧＥＮ２は残りのインバータ段１０及び１１
へ制御電圧信号Ｖgen2を供給している。信号Ｖgen2は固
定バイアスと外部制御信号Ｖextとの組合せである。こ
の例においては、ＶＣＯの利得は第１図に示したＶＣＯ
の利得な１１分の２である。同様な方法でＶＣＯの他の
利得値を選択することが出来る。
本発明のＶＣＯは、例えば、第５図に示したＰＬＬ回路
に用いることが出来る。代表的なＰＬＬは位相検出器２
６と、低域ループ・フイルタ２８と、ＶＣＯ１０とを含
んでいる。このクロツク抽出回路において、ｆinは入力
データ流であり、 ｆoutはデータ流から再生され、或は抽出されたクロツ
ク信号である。ＰＬＬの動作は公知なので詳細な説明を
する必要がない。ＰＬＬの入力周波数ｆinが増加する
と、所望の性能を達成し且つ雑音に対する所望の余裕度
を達成するために、より高い利得を必要とする。従来の
システムはパラクタ・ダイオード、又は表面音波デバイ
スの如き単独素子を含むＶＣＯによつてのみしか所望の
周波数を達成することが出来なかった。そのような単独
素子を使つてさえも、ＶＣＯの利得は実用上低すぎて限
られた用途にしか利用できなかつた。更に、そのような
素子は相対的に高価であり、ＶＣＯ及びＰＬＬに用いる
ほかの素子と共に半導体チツプ内に集積することが出来
ない。本発明の上述の実施例においては、ＶＣＯはＰＬ
Ｌへのアプリケーシヨンとして説明して来たが、本発明
は同様な発振器を必要とする任意の装置に適用すること
が出来る。
Ｅ、発明の効果 本発明は選択しうる利得及び周波数を有する高周波数、
高利得のＶＣＯを提供し、しかも本発明のＶＣＯは一個
の半導体チツプ中に集積化することが出来る。
【図面の簡単な説明】
第１図は本発明に従つた電圧制御発振器（ＶＣＯ）のブ
ロツク図、第２図は第１図のＶＣＯに用いられるインバ
ータ段の模式的な回路図、第３図は制御電圧の関数とし
て、第１図のＶＣＯの周波数を示すグラフ、第４図はＶ
ＣＯの電圧制御発振器の他の例を示すブロツク図、第５
図は本発明のＶＣＯを含む位相ロツクループシステムの
ブロツク図である。 １０……電圧制御発振器（ＶＣＯ）、１２……インバー
タ段、１４……インバータ段の入力、１６……インバー
タ段の出力、１８……ＶＣＯの電圧制御発振器、２０…
…インバータ段の制御入力端子、２２……ＶＣＯの出力
端子。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】各段の出力端子が夫々次段の入力端子へ接
    続されて複数個のインバータ段が環状に構成されて成る
    電圧制御発振器であって、 上記の各インバータ段は第１及び第２のトランジスタを
    含み、 上記第１のトランジスタのベースは上記各インバータ段
    の入力端子を成し、上記第１のトランジスタのコレクタ
    は上記各インバータ段の出力端子を成し、上記第２のト
    ランジスタのエミッタは上記第１のトランジスタのコレ
    クタに接続され、上記第２のトランジスタのコレクタは
    電力供給端子に接続され、上記第１のトランジスタのエ
    ミッタは接地され、 上記環状に構成された各インバータ段の上記第２のトラ
    ンジスタのベースには制御電圧を供給するための電圧発
    生器が夫々接続され、上記電圧発生器は選択された複数
    の上記インバータ段に固定バイアス電圧を供給する第１
    の電圧発生器と、上記選択された複数のインバータ段以
    外のインバータ段に上記固定バイアス電圧及び可変制御
    電圧を供給する第２の電圧発生器とを含み、 上記複数個のインバータ段のうちの１つの段の入力端子
    及び出力端子間に発振器出力端子が接続されているこ
    と、を特徴とする電圧制御発振器。
  2. 【請求項２】上記複数個のインバータ段及び上記電圧発
    生器が単一の集積回路チップ上に形成されることを特徴
    とする特許請求の範囲第１項記載の電圧制御発振器。
JP62179270A 1986-10-29 1987-07-20 電圧制御発振器 Expired - Lifetime JPH0618316B2 (ja)

Applications Claiming Priority (2)

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US924701 1986-10-29
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Publication Number Publication Date
JPS63116512A JPS63116512A (ja) 1988-05-20
JPH0618316B2 true JPH0618316B2 (ja) 1994-03-09

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ID=25450575

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EP (1) EP0265666B1 (ja)
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