JPH0618356B2 - 多重変換回路 - Google Patents
多重変換回路Info
- Publication number
- JPH0618356B2 JPH0618356B2 JP60037696A JP3769685A JPH0618356B2 JP H0618356 B2 JPH0618356 B2 JP H0618356B2 JP 60037696 A JP60037696 A JP 60037696A JP 3769685 A JP3769685 A JP 3769685A JP H0618356 B2 JPH0618356 B2 JP H0618356B2
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- JP
- Japan
- Prior art keywords
- signal
- address
- channel
- parallel
- serial
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル同期網におけるディジタル同期端
局の多重変換回路に関する。
局の多重変換回路に関する。
（従来の技術） ディジタル同期網におけるディジタル同期端局方式は、
例えば「施設」第３４巻第１号（昭和５７年１月１５
日）社団法人電気通信協会、「市外系ディジタル同期端
局方式＜その３＞」， Ｐ．９９−Ｐ．１１２に記載されるように、デイジタル
１次群（１．５４４Ｍbit/s）およびディジタル２次群
（６．３１２Ｍbit/s）を同期化し、そのフレーム構成
をオクテット多重形式とすることにより、ディジタル交
換機など各種信号源の間を８．１９２Mbit/s又は２．０
４８Mbit/sの局内インタフェースにより接続している。
例えば「施設」第３４巻第１号（昭和５７年１月１５
日）社団法人電気通信協会、「市外系ディジタル同期端
局方式＜その３＞」， Ｐ．９９−Ｐ．１１２に記載されるように、デイジタル
１次群（１．５４４Ｍbit/s）およびディジタル２次群
（６．３１２Ｍbit/s）を同期化し、そのフレーム構成
をオクテット多重形式とすることにより、ディジタル交
換機など各種信号源の間を８．１９２Mbit/s又は２．０
４８Mbit/sの局内インタフェースにより接続している。
このような、ディジタル同期網におけるディジタル同期
端局装置における基本機能の一つに１．５４４Ｍbit/s
ディジタル１次群インタフェース、又は６．３１２Ｍbi
t/sディジタル２次群インタフェースなどの伝送路イン
タフェース、８．１９２Ｍbit/s又は２．０４８Ｍbit/s
の局内インタフェース間の多重変換を行う多重変換機能
がある。
端局装置における基本機能の一つに１．５４４Ｍbit/s
ディジタル１次群インタフェース、又は６．３１２Ｍbi
t/sディジタル２次群インタフェースなどの伝送路イン
タフェース、８．１９２Ｍbit/s又は２．０４８Ｍbit/s
の局内インタフェース間の多重変換を行う多重変換機能
がある。
１．５４４Ｍbit/sディジタル１次群，６．３１２Ｍbit
/sディジタル２次群の各伝送路インタフェースの伝送容
量は、６４Ｋbit/s電話チャネル換算にして、それぞれ
２４チャネル、９６チャネルであり、また、２．０４８
Ｍbit/s，８．１９２Mbit/sの各局内インタフェースの
伝送容量はそれぞれ３０チャネル，１２０チャネルであ
る。これらの各インタフェースに於いて伝送速度および
チャネル容量の違いが存在するために、ディジタル同期
端局においてこれらのインタフェース間の変換を行う多
重変換機能がしばしば要求されることとなる。
/sディジタル２次群の各伝送路インタフェースの伝送容
量は、６４Ｋbit/s電話チャネル換算にして、それぞれ
２４チャネル、９６チャネルであり、また、２．０４８
Ｍbit/s，８．１９２Mbit/sの各局内インタフェースの
伝送容量はそれぞれ３０チャネル，１２０チャネルであ
る。これらの各インタフェースに於いて伝送速度および
チャネル容量の違いが存在するために、ディジタル同期
端局においてこれらのインタフェース間の変換を行う多
重変換機能がしばしば要求されることとなる。
多重変換機能が要求される更に一つの例としては、PCM
多重変換装置における多重変換機能である。PCM多重変
換装置について、上記文献に示される如く、市外系２形
PCM多重変換装置においては２４チャネル（１．５７８
Ｍbit/s）×４９６チャネル（６．３１２Ｍbit/s）、
市外系３形PCM多重変換装置においては２４チャネル
（２．０４８Ｍbit/s）×５１２０チャネル（８．１
９２Ｍbit/s）、また市内系３Ｂ形PCM多重変換装置にお
いては２４チャネル（２．０４８Ｍbit/s）×５３０
チャネル（２．０４８Ｍbit/s）×４などの各種多重変
換機能が必要である。
多重変換装置における多重変換機能である。PCM多重変
換装置について、上記文献に示される如く、市外系２形
PCM多重変換装置においては２４チャネル（１．５７８
Ｍbit/s）×４９６チャネル（６．３１２Ｍbit/s）、
市外系３形PCM多重変換装置においては２４チャネル
（２．０４８Ｍbit/s）×５１２０チャネル（８．１
９２Ｍbit/s）、また市内系３Ｂ形PCM多重変換装置にお
いては２４チャネル（２．０４８Ｍbit/s）×５３０
チャネル（２．０４８Ｍbit/s）×４などの各種多重変
換機能が必要である。
（発明が解決しようとする問題点） ディジタル同期端局方式においては、上記代表例にとど
まらず、今後さらにインタフェース間の接続、各ディジ
タル同期多重次群間の接続、またディジタル同期端局相
互間の接続など様々な要求に対応した各種多重変換が必
要となるものと考えられる。
まらず、今後さらにインタフェース間の接続、各ディジ
タル同期多重次群間の接続、またディジタル同期端局相
互間の接続など様々な要求に対応した各種多重変換が必
要となるものと考えられる。
従来、こうした多重変換機能を実現するハードウェアと
しては、入出力インタフェースのチャネル容量、信号速
度、信号多重フォーマット、ハイウェイ数など、入出力
インタフェースの各種条件に個々に対応して構成される
のが一般的であり、従って入出力インタフェースの個別
的な諸条件に全面的制約されたハードウェアになってい
るという欠点を有していた。
しては、入出力インタフェースのチャネル容量、信号速
度、信号多重フォーマット、ハイウェイ数など、入出力
インタフェースの各種条件に個々に対応して構成される
のが一般的であり、従って入出力インタフェースの個別
的な諸条件に全面的制約されたハードウェアになってい
るという欠点を有していた。
（問題点を解決するための手段） 本発明は、２．０４８Ｍｂｉｔ／ｓの信号速度で、チャ
ネル当り６４ｋｂｉｔ／ｓで２４チャネル多重されたハ
イウエイ入力信号を５つ並列に入力し、直列の１２０チ
ャネル多重信号に変換する並列−直列変換回路と、書込
みアドレス信号を発生するアドレスカウンタと、前記ア
ドレスカウンタより生成された書込みアドレスを読出し
アドレス信号に変換するアドレス変換メモリと、前記ア
ドレスカウンタの書込みアドレス信号により前記直列の
120チャネル多重信号を一時記憶し、前記アドレス変換
メモリの読出しアドレス信号により前記一時記憶したデ
ータをチャネル毎に直列に読み出すデータメモリと、前
記データメモリより読み出された直列１２０チャネル多
重信号を２．０４８Ｍｂｉｔ／ｓの信号速度で、チャネ
ル当り６４ｋｂｉｔ／ｓで３０チャネル多重された４つ
の並列のハイウエイデータに変換する直列−並列変換回
路と、からなり、前記読出しアドレス信号により前記デ
ータメモリからタイムスロット変換してチャネル毎に直
列に読み出し、前記直列−並列変換回路では前記読み出
された直列データを順次、４つのハイウエイ順に割当て
て並列データとすることを特徴とする多重変換回路であ
る。
ネル当り６４ｋｂｉｔ／ｓで２４チャネル多重されたハ
イウエイ入力信号を５つ並列に入力し、直列の１２０チ
ャネル多重信号に変換する並列−直列変換回路と、書込
みアドレス信号を発生するアドレスカウンタと、前記ア
ドレスカウンタより生成された書込みアドレスを読出し
アドレス信号に変換するアドレス変換メモリと、前記ア
ドレスカウンタの書込みアドレス信号により前記直列の
120チャネル多重信号を一時記憶し、前記アドレス変換
メモリの読出しアドレス信号により前記一時記憶したデ
ータをチャネル毎に直列に読み出すデータメモリと、前
記データメモリより読み出された直列１２０チャネル多
重信号を２．０４８Ｍｂｉｔ／ｓの信号速度で、チャネ
ル当り６４ｋｂｉｔ／ｓで３０チャネル多重された４つ
の並列のハイウエイデータに変換する直列−並列変換回
路と、からなり、前記読出しアドレス信号により前記デ
ータメモリからタイムスロット変換してチャネル毎に直
列に読み出し、前記直列−並列変換回路では前記読み出
された直列データを順次、４つのハイウエイ順に割当て
て並列データとすることを特徴とする多重変換回路であ
る。
（作用） 本発明の多重変換回路は、並列−直列変換回路と、アド
レスカウンタと、アドレス変換メモリと、データメモリ
と、直列−並列変換回路とからなる。
レスカウンタと、アドレス変換メモリと、データメモリ
と、直列−並列変換回路とからなる。
データメモリは、並列ハイウェイ入力信号が並列−直列
変換回路で変換された直列のチャネル多重信号を一時記
憶し、一時記憶した信号をタイムスロット変換してチャ
ネル毎に直列に読み出して直列−並列変換回路に送出す
る。直列−並列変換回路は、上記読み出された直列信号
を順次所定のハイウェイ順に割当てて並列信号とする。
そして、データメモリにおける直列のチャネル多重信号
の一時記憶は、アドレスカウンタにより生成された書込
みアドレス信号に従って行なわれ、一時記憶した信号を
チャネル毎に直列に読み出すことは、アドレスカウンタ
の書込みアドレス信号をアドレス変換メモリにより変換
された読出しアドレス信号に従って行なわれる。
変換回路で変換された直列のチャネル多重信号を一時記
憶し、一時記憶した信号をタイムスロット変換してチャ
ネル毎に直列に読み出して直列−並列変換回路に送出す
る。直列−並列変換回路は、上記読み出された直列信号
を順次所定のハイウェイ順に割当てて並列信号とする。
そして、データメモリにおける直列のチャネル多重信号
の一時記憶は、アドレスカウンタにより生成された書込
みアドレス信号に従って行なわれ、一時記憶した信号を
チャネル毎に直列に読み出すことは、アドレスカウンタ
の書込みアドレス信号をアドレス変換メモリにより変換
された読出しアドレス信号に従って行なわれる。
（実施例） 第１図は、本発明の実施例を示す回路図であり、入力端
子INは並列−直列変換回路１の入力に接続され、並列−
直列変換回路１の出力はデータメモリ２のデータ入力に
接続され、データメモリ２の出力は直列−並列変換回路
５の入力に接続され、直列−並列変換回路４の出力は出
力端子OUTに接続され、アドレスカウンタ３の出力はデ
ータメモリ２のアドレス入力とアドレス変換メモリアド
レス入力に接続され、アドレス変換メモリ４の出力はデ
ータメモリ２のアドレス入力に接続されている。
子INは並列−直列変換回路１の入力に接続され、並列−
直列変換回路１の出力はデータメモリ２のデータ入力に
接続され、データメモリ２の出力は直列−並列変換回路
５の入力に接続され、直列−並列変換回路４の出力は出
力端子OUTに接続され、アドレスカウンタ３の出力はデ
ータメモリ２のアドレス入力とアドレス変換メモリアド
レス入力に接続され、アドレス変換メモリ４の出力はデ
ータメモリ２のアドレス入力に接続されている。
この多重変換回路を、市外系３Ｂ形PCM多重変換装置に
おける２４チャネル（２．０４８Ｍbit/s）×５→３０
チャネル（２．０４８Ｍbit/s）×４の多重変換（以後5
/4変換と称する。）に適用した場合について説明する。
おける２４チャネル（２．０４８Ｍbit/s）×５→３０
チャネル（２．０４８Ｍbit/s）×４の多重変換（以後5
/4変換と称する。）に適用した場合について説明する。
第２図は、5/4変換の変換過程をタイムチャートに示し
たものである。第２図においては第１図の入力端子IN
に与えられる多重変換回路の入力信号である。入力信号
２．０４８Ｍbit/sの信号速度を有し、チャネルの多重
フォーマットは第２図のに示すごとく分散配置で２４
チャネルの信号がオクテット多重（各チャネルの１標本
値に対応する８ビットずつをまとめて行う多重化方法）
されている。入力端子INには、この様な２４チャネル多
重信号が５本即ち５ハイウェイ（HW）分与えられる。ま
た、第２図において、は第１図の出力端子OUTに送出
されるべき多重変換回路の出力信号である。出力信号も
また２．０４８Ｍbit/sの信号速度を有し、チャネルの
多重フォーマットは第２図のに示すごとく分散配置で
３０チャネルの信号がオクテット多重されている。出力
端子OUTにはこの様な３０チャネル多重信号が４ハイウ
ェイ送出される。
たものである。第２図においては第１図の入力端子IN
に与えられる多重変換回路の入力信号である。入力信号
２．０４８Ｍbit/sの信号速度を有し、チャネルの多重
フォーマットは第２図のに示すごとく分散配置で２４
チャネルの信号がオクテット多重（各チャネルの１標本
値に対応する８ビットずつをまとめて行う多重化方法）
されている。入力端子INには、この様な２４チャネル多
重信号が５本即ち５ハイウェイ（HW）分与えられる。ま
た、第２図において、は第１図の出力端子OUTに送出
されるべき多重変換回路の出力信号である。出力信号も
また２．０４８Ｍbit/sの信号速度を有し、チャネルの
多重フォーマットは第２図のに示すごとく分散配置で
３０チャネルの信号がオクテット多重されている。出力
端子OUTにはこの様な３０チャネル多重信号が４ハイウ
ェイ送出される。
並列−直列変換回路１は、５ハイウェイの２４チャネル
多重信号をビット多重して１２０チャネル多重信号をつ
くる（第２図）と共に、この信号をチャネル単位にオ
クテット（８ビット）並列に展開して、オクテット並列
１２０チャネル多重信号に変換する。並列−直列変換回
路１により変換されたオクテット並列１２０チャネル多
重信号は、データメモリ２に書込まれる。データメモリ
２の書込みアドレスはアドレスカウンタ３により発生し
た書込みアドレス信号により与えられている。一方アド
レスカウンタ３により発生した書込みアドレス信号はア
ドレス変換メモリ４により読出しアドレスに変換され、
この読出しアドレスがデータメモリ２のアドレス入力に
与えられる。アドレス変換メモリ４は、例えばROM（読
出し専用メモリ）で構成され、書込みアドレスを受けて
予じめプログラムにより対応させた読出しアドレスを生
成する。なお、前記ROMとして、EPROMを用いることによ
り汎用性をもたせることができる。データメモリ２に記
憶されている１２０チャネル多重信号は、アドレス変換
メモリ４により生成された読出しアドレスにより指定さ
れた順番にタイスロット変換して読み出される。
多重信号をビット多重して１２０チャネル多重信号をつ
くる（第２図）と共に、この信号をチャネル単位にオ
クテット（８ビット）並列に展開して、オクテット並列
１２０チャネル多重信号に変換する。並列−直列変換回
路１により変換されたオクテット並列１２０チャネル多
重信号は、データメモリ２に書込まれる。データメモリ
２の書込みアドレスはアドレスカウンタ３により発生し
た書込みアドレス信号により与えられている。一方アド
レスカウンタ３により発生した書込みアドレス信号はア
ドレス変換メモリ４により読出しアドレスに変換され、
この読出しアドレスがデータメモリ２のアドレス入力に
与えられる。アドレス変換メモリ４は、例えばROM（読
出し専用メモリ）で構成され、書込みアドレスを受けて
予じめプログラムにより対応させた読出しアドレスを生
成する。なお、前記ROMとして、EPROMを用いることによ
り汎用性をもたせることができる。データメモリ２に記
憶されている１２０チャネル多重信号は、アドレス変換
メモリ４により生成された読出しアドレスにより指定さ
れた順番にタイスロット変換して読み出される。
データメモリ２より読み出されたオクテット並列１２０
チャネル多重信号は直列−並列変換回路５により順次４
ハイウェイ順に割当てられて、４ハイウェイのオクテッ
ト多重形式の３０チャネル多重信号に変換され出力端子
OUTへ送出される。
チャネル多重信号は直列−並列変換回路５により順次４
ハイウェイ順に割当てられて、４ハイウェイのオクテッ
ト多重形式の３０チャネル多重信号に変換され出力端子
OUTへ送出される。
この様にして入力された５ハイウェイの２４チャネル多
重信号は４ハイウェイの３０チャネル多重信号に多重変
換される。この多重変換の変換内容は、前述したように
アドレス変換メモリのプログラムに依存する。
重信号は４ハイウェイの３０チャネル多重信号に多重変
換される。この多重変換の変換内容は、前述したように
アドレス変換メモリのプログラムに依存する。
（発明の効果） 本発明によれば、各種多重変換回路を入出力インタフェ
ースの個別的な諸条件の制約を受けず、統一したハード
ウェアにより汎用性に富む多重変換回路を実現すること
ができる。
ースの個別的な諸条件の制約を受けず、統一したハード
ウェアにより汎用性に富む多重変換回路を実現すること
ができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のフローチャートである。 １……並列−直列変換回路、２……データメモリ、３…
…アドレスカウンタ、４……アドレス変換メモリ、５…
…直列−並列変換回路。
図のフローチャートである。 １……並列−直列変換回路、２……データメモリ、３…
…アドレスカウンタ、４……アドレス変換メモリ、５…
…直列−並列変換回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 紀之 東京都千代田区内幸町１丁目１番６号 日 本電信電話公社内 (56)参考文献 特開 昭56−109091（ＪＰ，Ａ)
Claims (1)
- 【請求項１】２．０４８Ｍｂｉｔ／ｓの信号速度で、チ
ャネル当り６４ｋｂｉｔ／ｓで２４チャネル多重された
ハイウエイ入力信号を５つ並列に入力し、直列の１２０
チャネル多重信号に変換する並列−直列変換回路と、 書込みアドレス信号を発生するアドレスカウンタと、 前記アドレスカウンタより生成された書込みアドレスを
読出しアドレス信号に変換するアドレス変換メモリと、 前記アドレスカウンタの書込みアドレス信号により前記
直列の１２０チャネル多重信号を一時記憶し、前記アド
レス変換メモリの読出しアドレス信号により前記一時記
憶したデータをチャネル毎に直列に読み出すデータメモ
リと、 前記データメモリより読み出された直列１２０チャネル
多重信号を２．０４８Ｍｂｉｔ／ｓの信号速度で、チャ
ネル当り６４ｋｂｉｔ／ｓで３０チャネル多重された４
つの並列のハイウエイデータに変換する直列−並列変換
回路と、 からなり、前記読出しアドレス信号により前記データメ
モリからタイムスロット変換してチャネル毎に直列に読
み出し、前記直列−並列変換回路では前記読み出された
直列データを順次、４つのハイウエイ順に割当てて並列
データとすることを特徴とする多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037696A JPH0618356B2 (ja) | 1985-02-28 | 1985-02-28 | 多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037696A JPH0618356B2 (ja) | 1985-02-28 | 1985-02-28 | 多重変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198939A JPS61198939A (ja) | 1986-09-03 |
| JPH0618356B2 true JPH0618356B2 (ja) | 1994-03-09 |
Family
ID=12504711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037696A Expired - Lifetime JPH0618356B2 (ja) | 1985-02-28 | 1985-02-28 | 多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618356B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109091A (en) * | 1980-02-01 | 1981-08-29 | Nec Corp | Time slot replacing system |
-
1985
- 1985-02-28 JP JP60037696A patent/JPH0618356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198939A (ja) | 1986-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |