JPH06186308A - 論理回路テスト方法及びテスト入力回路及びテスト出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理回路のテスト能率の向上を図る。 【構成】 入力マルチプレクサ１４は、ユーザ回路出力
ＵＯと、システムバステストデータ入力ＴＤＩとを切り
替え選択する。該入力マルチプレクサ１４の出力は、テ
スト入力用レジスタ１２の入力Ｄに接続されている。出
力マルチプレクサ１６は、前記ユーザ回路出力ＵＯと、
前記テスト入力用レジスタ１２の出力Ｑとの、いずれか
一方を切り替え、マクロセル入力ＭＩとして出力する。
前記ユーザ回路出力ＵＯの論理状態を、前記テスト入力
用レジスタ１２に保持し、システムバステストデータ出
力ＴＤＯへと読み出す。又、前記システムバステストデ
ータ入力ＴＤＩから、テストデータを、前記テスト入力
用レジスタ１２に保持し、前記マクロセル入力ＭＩへと
出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレスバスとデータ
バスとを有するシステムバスを備え、又、予め用意され
ているマクロセルを用いて設計された論理回路をテスト
対象とする論理回路テスト方法に係り、あるいは、この
ような論理回路テスト方法に用いられるテスト入力回路
あるいはテスト出力回路に係り、特に、テスト能率を向
上することができる論理回路テスト方法及びテスト入力
回路及びテスト出力回路に関する。

【０００２】

【従来の技術】従来から、論理回路のテストを容易化す
るために、スキャンパス方式と呼ばれる方式が用いられ
ている。

【０００３】これは、回路中の全てのフリップフロップ
を、テスト時に通常の回路接続から切り離して、１つの
長大なシフトレジスタに切り替えるというものである。
又、この方式では、テスト中の各フリップフロップへの
アクセスは、全てのフリップフロップを１つのシフトレ
ジスタとして動作させながら行う。

【０００４】例えば、全てのフリップフロップを１つの
シフトレジスタとして動作させながら、所望のテストパ
ターンをシリアルに入力する。あるいは、それぞれのフ
リップフロップの論理状態を読み出す際には、全てのフ
リップフロップを１つのシフトレジスタとして動作させ
ながら、順次それぞれの論理状態を読み出す。

【０００５】一般に、論理回路は、フリップフロップや
カウンタ等の順序回路と、ゲート等の組合せ回路とに分
けることができる。このようなスキャンパステスト法で
は、テスト対象となる論理回路を、このような順序回路
の部分と、組合せ回路の部分とに分けてテストするとい
うものである。

【０００６】一方、従来から用いられている論理回路の
テスト方式として、いわゆるバウンダリスキャンレジス
タを用いたものがある。

【０００７】これは、ユーザ回路等のテスト対象となる
論理回路の入力あるいは出力、更にはその内部に、バウ
ンダリスキャンレジスタを予め接続しておくというもの
である。又、このようなテスト対象の論理回路の入力や
出力等の論理状態の設定あるいはその論理状態の読出し
の際には、前記バウンダリスキャンレジスタを介してア
クセスするというものである。

【０００８】一般的な前記バウンダリスキャンレジスタ
は、主として、フリップフロップと、マルチプレクサと
により構成されている。

【０００９】又、その論理状態の設定の際には、個々の
バウンダリスキャンレジスタ内のマルチプレクサを切り
替えることによって、多数のバウンダリスキャンレジス
タを、１つの長大なシフトレジスタに構成する。従っ
て、このようなシフトレジスタとして構成されたものに
対して、シリアルなデータパターンを入力することによ
り、個々のバウンダリスキャンレジスタの論理状態の設
定を行うことができる。

【００１０】一方、個々の前記バウンダリスキャンレジ
スタの論理状態を読み出す際には、その内部のマルチプ
レクサを切り替えることによって、多数のバウンダリス
キャンレジスタを１つの長大なシフトレジスタとして構
成する。又、このようにシフトレジスタとして構成され
たものから、シリアルにデータをシフトさせながら、個
々の前記バウンダリスキャンレジスタの論理状態を順次
外部へと読み出すことができる。

【００１１】しかしながら、前記スキャンパス方式の論
理回路テスト方法や、前記バウンダリスキャンレジスタ
を用いた論理回路テスト方法等では、ＲＡＭ（random a
ccess memory）やビット幅が広いレジスタ等があると、
能率良くテストすることができないという問題がある。
又、テスト対象の論理回路が大規模になると、用いるテ
ストパターンが増大してしまうという問題もある。

【００１２】このような問題を解決するために、特開昭
６０−４２６６５では、複数の機能的に独立な規格化さ
れた機能論理ブロックと、これら機能論理ブロックを独
立にテストする手段と、前記機能論理ブロックを全体の
論理回路から論理的に無関係にする手段と、前記機能論
理ブロック以外の複合論理回路部分を独立にテストする
手段とを備えた半導体集積回路をテストするという技術
がある。該特開昭６０−４２６６５によれば、用いるテ
ストパターンを比較的容易に生成し、能率良くテストを
行うことが可能である。

【００１３】又、特開平１−１９５３７９では、複数の
論理回路部分でなる論理回路をテストする場合に、それ
ぞれの論理回路部分の入力データ及び出力データの入出
力を独立して行うようにしている。又、与えられる入力
データを第１の保持手段で保持した後、第２の保持手段
に転送することにより、テストの実行と平行して次のテ
ストの入力データを第１の保持手段に与えて保持するよ
うにしている。このような前記特開平１−１９５３７９
で開示されている技術によれば、テスト対象の論理回路
を複数の論理回路部分に分割しながらテストする際、こ
れを能率的に行うことが可能である。

【００１４】

【発明が達成しようとする課題】しかしながら、従来か
ら論理回路のテスト能率を向上させるべく、様々な技術
が開示されているものの、テストを能率良く行うことが
困難になってきている。これは、例えば集積回路の集積
度の向上等に伴って、テスト対象の論理回路がより大規
模になり、又、その構成もより複雑なものとなっている
ためである。又、論理回路のテスト能率は、更に、より
向上されなければならないという要請もある。

【００１５】本発明は、前記従来の問題点を解決するべ
く成されたもので、よりテスト能率を向上することがで
きる論理回路テスト方法及びテスト入力回路及びテスト
出力回路を提供することを目的とする。

【００１６】

【課題を達成するための手段】本願の第１発明の論理回
路テスト方法は、アドレスバスとデータバスとを有する
システムバスを備え、又、予め用意されているマクロセ
ルを用いて設計された論理回路をテスト対象とする論理
回路テスト方法において、テスト対象論理回路中のマク
ロセルの入力のうち、前記システムバスに接続されてい
ない少なくとも１つの入力に、前記システムバスを介し
てデータ設定可能なテスト入力用レジスタと、テスト入
力モードにて通常入力側を前記テスト入力用レジスタの
出力に切り替える出力マルチプレクサとを有するテスト
入力回路の出力を接続しておき、前記マクロセルの出力
のうち、前記システムバスに接続されていない少なくと
も１つの出力に、前記システムバスを介してデータ読出
し可能なテスト出力用レジスタを有するテスト出力回路
の入力を接続しておき、前記システムバスを介して、前
記テスト入力用レジスタへ所望のテストパターンを設定
しながら、又、前記テスト入力回路の前記マルチプレク
サを所望入力へと切り替えながら、前記システムバスを
介して、前記テスト出力用レジスタに保持されているデ
ータを読み出し、テストすることにより、前記課題を達
成したものである。

【００１７】又、前記第１発明の論理回路テスト方法に
おいて、前記テスト入力回路が、前記通常入力側を前記
テスト入力用レジスタの入力へと切り替えて接続する入
力マルチプレクサを更に有し、又、前記テスト出力回路
が、これに対応する前記マクロセルの出力と、前記テス
ト出力用レジスタの出力とのいずれか一方を選択切り替
えして、前記マクロセルの通常出力側へ接続する出力マ
ルチプレクサを更に備えていることにより、前記課題を
達成すると共に、前記マクロセル以外のいわゆるユーザ
回路のテスト能率をも、より向上させたものである。

【００１８】又、本願の第２発明のテスト入力回路は、
テスト対象論理回路中のマクロセルの入力のうち、アド
レスバスとデータバスとを有するシステムバスに接続さ
れていない入力にあって、該マクロセル入力と、該マク
ロセル入力に接続するユーザ回路出力との間に設けら
れ、前記ユーザ回路出力と、前記システムバスのデータ
線との、いずれか一方を切り替え選択する入力マルチプ
レクサと、該入力マルチプレクサの出力に、その入力が
接続されたテスト入力用レジスタと、前記ユーザ回路出
力と、前記テスト入力用レジスタの出力との、いずれか
一方を切り替え選択する出力マルチプレクサとを備えた
ことにより、前記課題を達成したものである。

【００１９】又、本願の第３発明のテスト出力回路は、
テスト対象論理回路中のマクロセルの入力のうち、アド
レスバスとデータバスとを有するシステムバスに接続さ
れていない出力にあって、該マクロセル出力と、該マク
ロセル出力に接続するユーザ回路入力との間に設けら
れ、前記マクロセル出力に、その入力が接続されたテス
ト出力用レジスタと、該テスト出力用レジスタの出力
と、前記マクロセル出力との、いずれか一方を切り替え
選択する出力マルチプレクサと、前記テスト出力用レジ
スタに保持されるデータを前記システムバスへと出力す
るシステムバス出力回路とを備えたことにより、前記課
題を達成したものである。

【００２０】

【作用】前述の如く、近年、集積回路に組み込む論理回
路等は、より大規模化していると共に、その構成もより
複雑なものとなっている。

【００２１】例えば、１つの集積回路内に、ＣＰＵ（ce
ntral processing unit ）や、該ＣＰＵにてアクセスさ
れるＲＡＭや、ＲＯＭ（read only memory）等のメモリ
やＩ／Ｏ（input ／output）等の周辺回路をも組み込ん
だものも提供されている。このような集積回路は、ＣＰ
Ｕを含むマイクロコンピュータシステムを１つに組み込
んだものということができる。

【００２２】又、ＣＰＵが共に組み込まれていても、あ
るいは組み込まれていなくても、一般的なコンピュータ
システムで多く用いられている、アドレスバスとデータ
バスとを有するシステムバスを備えた論理回路が組み込
まれた集積回路も多く提供されている。

【００２３】本発明は、このように、システムバスを備
え、又、予め用意されているマクロセルを用いて設計さ
れた論理回路に特に着目し、このような論理回路のテス
ト能率を向上すべく成されたものである。即ち、本発明
は、テスト対象となる論理回路自体の動作のために備え
られたシステムバスを、その論理回路のテストにも活用
するという点に着目して成されたものである。

【００２４】前述の如く、テスト対象となる論理回路が
大規模化すると、そのテストパターンも増大してしまう
という問題が従来からある。このようにテストパターン
が増大してしまうと、その設定や読出しに時間がかか
り、テスト能率を低下させてしまう。

【００２５】このような問題を解決するために、本発明
においては、テストパターンの設定等に、テスト対象と
なる論理回路自体の動作のために備えられたシステムバ
スを活用するようにしている。即ち、従来シリアルに１
ビットずつシフトさせながら設定あるいは読み出してい
たテストパターンを、本発明においては、システムバス
を用いて、可能な範囲でパラレルに設定するというもの
である。従って、本発明によれば、能率良くテストパタ
ーンの設定及び読出しが可能であり、テスト能率を向上
させることができる。

【００２６】又、本発明は、論理回路の設計の際には、
予め用意されているマクロセルを用いるということが、
近年多くなっていることに着目して成されたものであ
る。即ち、前述のようにシステムバスを活用してテスト
するために、前記システムバスに接続されていないテス
ト対象論理回路中のマクロセルの入力や出力に、所定の
テスト入力回路やテスト出力回路を予め接続しておくよ
うにしている。

【００２７】このようなテスト入力回路やテスト出力回
路は、これらが接続されているマクロセルの入力や出力
の論理状態の設定や読出しを、より効果的に前記システ
ムバスを介して行うためのものである。本発明では、こ
のようなテスト入力回路やテスト出力回路を利用するこ
とで、前述のようなシステムバスを活用するテストをよ
り能率良く行えるようにしている。

【００２８】なお、本発明はこれに限定されるものでは
ないが、このようにシステムバスを活用して論理回路の
テストを行うようにする際、該システムバスをアクセス
可能なＣＰＵにて実行される、所定のテストプログラム
にて、論理回路のテストをソフト的に行えるように配慮
することも可能である。このように、テストプログラム
にて論理回路のテストを行えるようにすることにより、
例えば、対象となる論理回路を、その電源立上げ時等
に、自動的に行うことも可能である。

【００２９】又、本発明はこれに限定されるものではな
いが、例えば後述する第３実施例の如く、本発明に係る
前記テスト入力回路や前記テスト出力回路自体について
も、テスト対象に含めるように配慮することも可能であ
る。これによって、前記テスト入力回路や前記テスト出
力回路を、テスト対象の論理回路に共に組み込むように
した場合にも、その全般的なテストの信頼性をより向上
させることが可能である。

【００３０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３１】図１は、前記第１発明が適用された第１実
施例のテスト入力回路の論理回路図である。

【００３２】この図１に示されるテスト入力回路は、前
記第１発明の論理回路テスト方法にも用いることができ
るものである。又、前記第２発明のテスト入力回路か
ら、前記入力マルチプレクサを省略したものとなってい
る。

【００３３】この図１に示されるテスト入力回路は、主
として、テスト入力用レジスタ１２と、出力マルチプレ
クサ１６とにより構成されている。又、この図１のテス
ト入力回路には、テスト入力回路入力ＤＩと、システム
バステストデータ入力ＴＤＩと、クロック信号ＣＬＫ
と、テストモード信号Ｔ０が入力されている。又、この
ようなテスト入力回路において、テスト入力回路出力Ｄ
Ｏが出力される。

【００３４】当該テスト入力回路は、あるマクロセル
（本実施例ではマクロコアとなっている）と、所定のユ
ーザ回路との間の信号線の配線上に設けられるものであ
る。特に、前記テスト入力回路入力は、前記ユーザ回路
の出力ＵＯに接続される。又、前記テスト入力回路出力
ＤＯは、前記ユーザ回路の入力ＭＩに接続される。

【００３５】前記テスト入力用レジスタ１２は、一般的
なＤ型フリップフロップである。又、前記出力マルチプ
レクサ１６は、前記テストモード信号Ｔ０が“０（Ｌ状
態）”の場合に、前記テスト入力回路入力ＤＩを、前記
テスト入力回路出力ＤＯへと選択接続する。一方、該出
力マルチプレクサ１６は、前記テストモード信号ＴＯが
“１（Ｈ状態）”の場合に、前記テスト入力用レジスタ
１２の出力Ｑを、前記テスト入力回路出力ＤＯへ選択接
続する。又、該テスト入力用レジスタ１２のＤ入力は、
前記システムバステストデータ入力ＴＤＩが入力されて
いる。

【００３６】このような構成の前記第１実施例のテスト
入力回路によれば、所定のシステムバスから、前記シス
テムバステストデータ入力ＴＤＩを経由して、所望のテ
ストデータを、前記クロック信号ＣＬＫの立上りにて、
前記テスト入力用レジスタ１２へと保持することができ
る。又、このようなテストデータを、前記出力マルチプ
レクサ１６を介して前記マクロコア入力ＭＩへと入力す
ることができる。この際、該出力マルチプレクサ１６
は、“１”の前記テストモード信号Ｔ０が入力され、前
記出力Ｑを前記テスト入力回路出力ＤＯへと選択接続す
る。

【００３７】図２は、前記第１発明及び前記第２発明が
適用された第２実施例のテスト入力回路の論理回路図で
ある。

【００３８】この図２に示される前記テスト入力回路
は、前記第１発明の論理回路テスト方法にも用いること
ができるものである。又、該テスト入力回路は、前記第
１発明のテスト入力回路が適用されたものである。

【００３９】本第２実施例は、前記第１実施例と同様の
入出力信号に加え、システムバステストデータ出力ＴＤ
Ｏの出力信号と、選択信号ＳＥＬの入力信号と、テスト
モード信号Ｔ１の入力信号とを有する。又、本第２実施
例は、前記第１実施例の構成に加え、入力マルチプレク
サ１４と、トライステートバッファ３８とを有してい
る。

【００４０】前記入力マルチプレクサ１４は、前記テス
ト入力用レジスタ１２の入力Ｄへと、前記テスト入力回
路入力ＤＩ又は前記システムバステストデータ入力ＴＤ
Ｉを選択接続する。即ち、前記テストモード信号Ｔ１が
“０”の場合に、前記テスト入力用レジスタ１２の前記
入力Ｄへと、前記テスト入力回路入力ＤＩを選択接続す
る。又、前記選択信号ＳＥＬが“１”の場合には、前記
入力Ｄへと、前記システムバステストデータ入力ＴＤＩ
を選択接続する。

【００４１】又、前記システムバステストデータ出力Ｔ
ＤＯは、所定のシステムバスへ、テストデータを出力す
るものである。又、前記選択信号ＳＥＬは、本第２実施
例のテスト入力回路の前記テスト入力用レジスタ１２か
ら、前記システムバスへと、テストデータを出力する際
に、“１”となる信号である。

【００４２】前記トライステートバッファ３８は、前記
選択信号ＳＥＬが“０”となると、その出力がハイイン
ピーダンス状態となる。一方、該トライステートバッフ
ァ３８の出力は、前記選択信号ＳＥＬが“１”となる
と、通常のバッファゲートとして動作する。即ち、その
入力の論理状態を、その出力へとそのまま出力する。

【００４３】このような本第２実施例のテスト入力回路
によれば、前記第１実施例が有している機能に加え、前
記ユーザ回路出力ＵＯを、前記システムバスを介してモ
ニタする機能をも提供することができる。即ち、前記テ
ストモード信号Ｔ１を“１”とすることで、前記ユーザ
回路出力ＵＯのテストデータを、前記テスト入力回路入
力ＤＩのテストデータとして、前記テスト入力用レジス
タ１２へと保持することができる。又、該テスト入力用
レジスタ１２に保持されたテストデータは、前記選択信
号ＳＥＬを“１”とすることで、前記システムバステス
トデータ出力ＴＤＯから、所定のシステムバスへと読出
しモニタすることができる。

【００４４】図３は、前記第１発明及び前記第２発明が
適用されたテスト入力回路の論理回路図である。

【００４５】この図３に示される前記テスト入力回路
は、前記第１発明の論理回路テスト方法にも用いること
ができるものである。又、該テスト入力回路は、前記第
２発明のテスト入力回路が適用されたものである。

【００４６】本第３実施例は、前記第２実施例と同様の
入出力信号を有する。又、本第３実施例は、前記第２実
施例と同様の構成要素、即ち論理ゲートを有する。しか
しながら、本第３実施例の配線接続は、前記第２実施例
のものとは一部異なる。即ち、本第３実施例において
は、前記入力マルチプレクサ１４の一方の入力へと、前
記出力マルチプレクサ１６の出力が配線接続されてい
る。

【００４７】このような構成の本第３実施例によれば、
前記第２実施例と同様の機能を備えることができる。例
えば、前記テストモード信号Ｔ０を“０”とし、且つ、
前記テストモード信号Ｔ１を“０”とすることで、前記
出力マルチプレクサ１６及び前記入力マルチプレクサ１
４を経由して、前記ユーザ回路出力ＵＯである前記テス
ト入力回路入力ＤＩの論理状態を、前記テスト入力用レ
ジスタ１２へと保持することができる。又、該テスト入
力用レジスタ１２に保持されたものは、前記トライステ
ートバッファ３８を経由して、所定のシステムバスへと
読み出すことが可能である。又、このようにして読み出
されるテストデータは、最終出力側の前記出力マルチプ
レクサ１６の出力を経由しているので、このような読み
出しによって、当該テスト入力回路自体の自己診断を行
うことも可能である。

【００４８】図４は、前記第１発明及び前記第２発明が
適用された第４実施例のテスト入力回路の論理回路図で
ある。

【００４９】この図４のテスト入力回路は、前記第１発
明の論理回路テスト方法にも用いることができるもので
ある。又、該テスト入力回路は、前記第２発明のテスト
入力回路が適用されたものである。本第４実施例は、前
記第３実施例の入出力信号と同様のものに加え、更に、
シフトデータ入力ＳＩの入力信号と、シフトデータ出力
ＳＯの出力信号とを有している。又、本第４実施例の構
成は、前記第３実施例の構成とは一部異なり、第１入力
マルチプレクサ１４a と、第２入力マルチプレクサ１４
b とを備えている。

【００５０】前記第２入力マルチプレクサ１４b は、前
記シフトデータ入力ＳＩと、前記システムバステストデ
ータ入力ＴＤＩとを、前記第１入力マルチプレクサ１４
a の一方の入力へと選択接続するものである。即ち、該
第２入力マルチプレクサ１４b は、前記テストモード信
号Ｔ０が“０”となると、前記シフトデータ入力ＳＩを
前記第１入力マルチプレクサ１４a の一方の入力へと選
択接続する。一方、前記テストモード信号Ｔ０が“１”
となると、前記システムバステストデータ入力ＴＤＩ
を、前記第１入力マルチプレクサ１４a の一方の入力へ
と選択接続する。

【００５１】又、前記第１入力マルチプレクサ１４a
は、前記出力マルチプレクサ１６の出力と、前記第２入
力マルチプレクサ１４b の出力とを、前記テスト入力用
レジスタ１２の前記入力Ｄへと選択接続する。即ち、該
第１入力マルチプレクサ１４aは、前記テストモード信
号Ｔ１が“０”となると、前記出力マルチプレクサ１６
の出力を、前記テスト入力用レジスタ１２の前記入力Ｄ
へと選択接続する。一方、前記テストモード信号Ｔ１が
“１”となると、前記第２入力マルチプレクサ１４b の
出力を、前記テスト入力用レジスタ１２の前記入力Ｄへ
と選択接続する。

【００５２】なお、前記テスト入力用レジスタ１２の出
力Ｑは、前記出力マルチプレクサ１６の一方の入力へと
入力されていると共に、前記シフトデータ出力ＳＯの出
力信号として出力をされている。

【００５３】このような本第４実施例においては、前記
シフトデータ入力ＳＩと前記シフトデータ出力ＳＯに関
して、他の同様のテスト入力回路と共に、シフトレジス
タが構成されるようになっている。即ち、前段のテスト
入力回路の前記シフトデータ出力ＳＯと、当段の前記シ
フトデータ入力ＳＩとを接続する。又、当段の前記シフ
トデータ出力ＳＯは、次段の前記シフトデータ入力ＳＩ
と配線接続する。このようにシリアルに接続すること
で、前記テストモード信号Ｔ０を“０”とし、且つ、前
記テストモード信号Ｔ１を“１”とすることで、前記ク
ロック信号ＣＬＫと同期して、複数の当該テスト入力回
路において、テストデータをシリアルに順次シフトする
ことができる。

【００５４】従って、本実施例においては、所定のシス
テムバスから、前記第２入力マルチプレクサ１４b 及び
前記第１入力マルチプレクサ１４a を介して、テストデ
ータを前記テスト入力用レジスタ１２へと保持すること
ができる。又、該テストデータを、前記出力マルチプレ
クサ１６を経由して、前記マクロコア入力ＭＩへと入力
することが可能である。

【００５５】又、前記ユーザ回路出力ＵＯの論理状態
は、前記出力マルチプレクサ１６及び前記第１入力マル
チプレクサ１４a を経由して、前記テスト入力用レジス
タ１２へと保持することができる。又、該テスト入力用
レジスタ１２に保持されたものは、前記シフトデータ出
力ＳＯによって、他のテスト入力回路を順次経由しなが
ら、シリアルにシフトしながら順次読み出すことが可能
である。

【００５６】なお、本第４実施例において、前記テスト
モード信号Ｔ０と、前記テストモード信号Ｔ１と、全体
の動作状態との関係は、次の通りである。

【００５７】（１）前記テストモード信号Ｔ０＝０；前
記テストモード信号Ｔ１＝０のとき。前記テスト入力回
路入力ＤＩに接続されるユーザ回路と、前記テスト入力
回路出力ＤＯに接続される前記マクロコアとの接続は、
直接的な接続となる。従って、前記ユーザ回路及び前記
マクロコアを含むテスト対象となる論理回路は、通常の
動作を行う。この際、前記クロック信号ＣＬＫの立上り
にて、前記テスト入力回路入力ＤＩ、即ち前記ユーザ回
路出力ＵＯの論理状態を、前記テスト入力用レジスタ１
２に取り込むことが可能である。

【００５８】（２）前記テストモード信号Ｔ０＝０；前
記テストモード信号Ｔ１＝１のとき。前記テスト入力回
路入力ＤＩと前記テスト入力回路出力ＤＯとは、直接接
続される。この際、前記シフトデータ入力ＳＩ及び前記
シフトデータ出力ＳＯに関してシフトレジスタとして構
成される複数の当該テスト入力回路において、前記クロ
ック信号ＣＬＫの立上りにて、テストデータを順次シフ
トすることができる。シフトされるテストデータは、そ
れぞれの前記テスト入力回路の前記テスト入力用レジス
タ１２に保持される。

【００５９】（３）前記テストモード信号Ｔ０＝１；前
記テストモード信号Ｔ１＝０のとき。前記マクロコア入
力ＭＩへは、前記テスト入力回路出力ＤＯとして、前記
テスト入力用レジスタ１２に保持されているものが出力
される。一方、前記テスト入力回路入力ＤＩは無視され
る。なお、前記クロック信号ＣＬＫの立上りでも、前記
テスト入力用レジスタ１２の内容は変化しない。

【００６０】（４）前記テストモード信号Ｔ０＝１；前
記テストモード信号Ｔ１＝１のとき。前記マクロコア入
力ＭＩへは、前記テスト入力回路出力ＤＯとして、前記
テスト入力用レジスタ１２に保持されている内容が出力
される。この際、前記テスト入力回路入力ＤＩは無視さ
れる。前記クロック信号ＣＬＫの立上りでは、前記シス
テムバステストデータ入力ＴＤＩから、所定のシステム
バスを介したテストデータの取り込みが行われる。

【００６１】図５は、前記第１発明が適用された第５実
施例のテスト出力回路の論理回路図である。

【００６２】この図５の前記テスト出力回路は、前記第
１発明の論理回路テスト方法にも用いることができるも
のである。又、該テスト出力回路は、前記第３発明のテ
スト出力回路から、その前記出力マルチプレクサが省略
されたものである。該テスト出力回路は、主として、テ
スト出力用レジスタ３２と、トライステートバッファ３
８とにより構成されている。

【００６３】又、該テスト出力回路は、テスト出力回路
入力ＤＩの入力信号と、テスト出力回路出力ＤＯの出力
信号と、システムバステストデータ出力ＴＤＯの出力信
号と、クロック信号ＣＬＫの入力信号と、選択信号ＳＥ
Ｌの入力信号とを有している。なお、前記テスト出力回
路入力ＤＩは、テスト対象となる論理回路中のマクロコ
ア出力ＭＯともなっている。又、前記テスト出力回路出
力ＤＯは、テスト対象となる論理回路中のユーザ回路入
力ＵＩともなっている。又、前記システムバステストデ
ータ出力ＴＤＯは、所定のシステムバスに接続されてい
る。

【００６４】このような本第５実施例のテスト入力回路
において、前記テスト出力用レジスタ３２の入力Ｄに
は、前記テスト出力回路入力ＤＩが入力されている。前
記テスト出力用レジスタ３２の出力Ｑと、前記トライス
テートバッファ３８の入力とは接続されている。又、該
トライステートバッファ３８の出力は、前記システムバ
ステストデータ出力ＴＤＯとなっている。

【００６５】このような構成の本第５実施例において
は、前記テスト出力回路入力ＤＩとして入力される前記
マクロコア出力ＭＯのその論理状態を、前記クロック信
号ＣＬＫの立上りにて、前記テスト出力用レジスタ３２
へと保持することができる。又、該出力用レジスタ３２
に保持されたものは、前記選択信号ＳＥＬを“１”とす
ることで、所定のシステムバスから読み出すことが可能
である。

【００６６】なお、マクロコアの出力はクロックを停止
させれば変化しないので、前記テスト出力回路入力ＤＩ
の論理状態を保持する前記テスト出力用レジスタ３２は
必ずしも必要でない。前記テスト出力回路入力ＤＩを、
前記トライステートバッファ３８の入力へと、直接入力
するようにしてもよい。

【００６７】図６は、前記第１発明及び前記第３発明と
が適用された第６実施例のテスト出力回路の論理回路図
である。

【００６８】この図６に示されるテスト出力回路は、前
記第１発明の論理回路テスト方法にも用いることができ
るものである。又、該テスト出力回路は、前記第３発明
のテスト出力回路を適用したものである。

【００６９】本第６実施例は、前記第５実施例の入出力
信号に加え、テストモード信号Ｔ２を有している。又、
本第６実施例の構成は、前記第５実施例の構成に加え、
出力マルチプレクサ３６を備えたものとなっている。

【００７０】該出力マルチプレクサ３６は、前記テスト
モード信号Ｔ２に従って、前記テスト出力回路入力ＤＩ
又は前記テスト出力用レジスタ３２の出力Ｑを、前記テ
スト出力回路出力ＤＯへと選択接続するものである。即
ち、前記テストモード信号Ｔ２が“０”の場合、前記テ
スト出力回路入力ＤＩを前記テスト出力回路出力ＤＯへ
と選択接続する。一方、前記テストモード信号Ｔ２が
“１”の場合には、前記テスト出力用レジスタ３２の前
記出力Ｑを、前記テスト出力回路出力ＤＯへと選択接続
する。

【００７１】このような構成の本第６実施例において
は、前記第５実施例と同様の機能を有する。又、本第６
実施例によれば、前記テスト出力用レジスタ３２に保持
されるものを、前記出力マルチプレクサ３６を介して、
前記テスト出力回路出力ＤＯとして出力することが可能
である。

【００７２】図７は、前記第１発明及び前記第３発明が
適用された第７実施例のテスト出力回路の論理回路図で
ある。

【００７３】この図７に示されるテスト出力回路は、前
記第１発明の論理回路テスト方法にも用いることができ
るものである。又、該テスト出力回路は、前記第３発明
のテスト出力回路が適用されたものである。

【００７４】本第７実施例は、前記第６実施例の入出力
信号に加え、更に、シフトデータ入力ＳＩの入力信号
と、シフトデータ出力ＳＯの出力信号と、テストモード
信号Ｔ３の入力信号とを有する。又、本第７実施例の構
成は、前記第６実施例の構成に加え、更に、入力マルチ
プレクサ３４を備えたものである。

【００７５】前記入力マルチプレクサ３４は、前記テス
ト出力回路入力ＤＩと、前記シフトデータ入力ＳＩと
を、前記テスト出力用レジスタ３２の入力Ｄへと選択接
続するものである。即ち、該入力マルチプレクサ３４
は、前記テストモード信号Ｔ３が“０”となると、前記
テスト出力回路出力ＤＩを、前記テスト出力用レジスタ
３２の前記入力Ｄへと選択接続する。一方、前記テスト
モード信号Ｔ３が“１”となると、前記シフトデータ入
力ＳＩを、前記テスト出力用レジスタ３２の前記入力Ｄ
へと選択接続する。

【００７６】なお、前記テスト出力用レジスタ３２の出
力Ｑは、前記シフトデータ出力ＳＯともなっている。

【００７７】このような本第７実施例の構成によれば、
前記第６実施例の機能に加え、前記シフトデータ入力Ｓ
Ｉと前記シフトデータ出力ＳＯに関して、本第７実施例
の複数のテスト出力回路をシフトレジスタの如く接続す
ることができるという機能をも備えることができる。こ
れによって、前記クロック信号ＣＬＫに同期して、複数
の本第７実施例のテスト出力回路それぞれの前記テスト
出力用レジスタ３２に記憶されるデータを、順次シフト
することが可能である。

【００７８】従って、本第７実施例では、前記テスト出
力回路入力ＤＩとして入力された前記マクロコア出力Ｍ
Ｏを、一旦前記テスト出力用レジスタ３２に保持した
後、前記システムバステストデータ出力ＴＤＯや、前記
シフトデータ出力ＳＯへと出力し、読み出すことが可能
である。又、前記テスト出力回路入力ＤＩとして前記マ
クロコア出力ＭＯから過去に入力されたデータや、前記
シフトデータ入力ＳＩとして入力されたデータを、一旦
前記テスト出力用レジスタ３２に保持した後に、前記ユ
ーザ回路入力ＵＩへと、前記テスト出力回路出力ＤＯと
して出力することも可能である。

【００７９】図８は、前記第１発明の第８実施例に用い
るテスト出力回路の回路図である。又、図９は、前記第
１発明及び前記第２発明を適用したテスト対象となる論
理回路の回路図である。

【００８０】前記図９においては、前記第１発明の論理
回路テスト方法が適用され、又、前記第２発明が適用さ
れた前記第４実施例のテスト入力回路と共に、前記図８
に示されるテスト出力回路が用いられている。

【００８１】前記図８のテスト出力回路は、前記入力マ
ルチプレクサ３４と、前記テスト出力用レジスタ３２と
により構成されている。又、該テスト出力回路は、テス
ト出力回路入力ＤＩと、テスト出力回路出力ＤＯと、テ
ストモード信号Ｔ２と、シフトデータ入力ＳＩと、シフ
トデータ出力ＳＯと、クロック信号ＣＬＫとを有してい
る。

【００８２】このような前記図８に示されるテスト出力
回路においては、前記シフトデータ入力ＳＩ及び前記シ
フトデータ出力ＳＯに関して、複数で、シフトレジスタ
として構成することができる。又、それぞれのテスト出
力回路が備える前記テスト出力用レジスタ３２に保持さ
れるデータを、前記入力マルチプレクサ３４を介して、
前記テスト出力回路出力ＤＯとして前記ユーザ回路入力
ＵＩへと入力することができる。

【００８３】この図８のテスト出力回路において、前記
テスト出力用レジスタ３２は、前記テストモード信号Ｔ
２の論理状態に拘らず、前記クロック信号ＣＬＫの立上
りにて、前記シフトデータ入力ＳＩの論理状態を保持す
る。本テスト出力回路においては、前記シフトデータ入
力ＳＩ及び前記シフトデータ出力ＳＯに関して、複数が
シフトレジスタとして構成され、前記クロック信号ＣＬ
Ｋの立上りにて、データを順次シリアルにシフトする。

【００８４】又、本テスト出力回路において、前記テス
トモード信号Ｔ２が“０”のときには、前記テスト出力
回路入力ＤＩを、前記テスト出力回路出力ＤＯとして出
力する。即ち、前記マクロコア出力ＭＯは、前記ユーザ
回路入力ＵＩへとそのまま出力される。一方、前記テス
トモード信号Ｔ２が“１”のときには、前記テスト出力
回路入力ＤＩは無視される。又、このとき、前記テスト
出力用レジスタ３２に保持されている論理状態は、その
出力Ｑから前記入力マルチプレクサ３４を経由して、前
記テスト出力回路出力ＤＯとして出力される。

【００８５】次に、前記図９に示される如く、本第８実
施例の論理回路には、マクロセル６０が含まれている。
該マクロセル６０は、合計３個のテスト入力回路１０
と、合計３個のテスト出力回路３０a と、マクロコア５
０と、マルチプレクサ６４とを備えている。前記テスト
入力回路１０は、前記第４実施例のものである。又、前
記テスト出力回路３０a は、前記図８に示したものであ
る。

【００８６】前記マクロセル６０には、当該マクロセル
６０と共に所定の論理回路を構成する、図示されないユ
ーザ回路との入出力信号が接続されている。例えば、ユ
ーザ回路出力ＵＯ１〜ＵＯ３、ＵＳＯが入力されてい
る。又、ユーザ回路入力ＵＩ１〜ＵＩ３、ＵＳＩが出力
されている。

【００８７】又、当該マクロセル６０は、所定のシステ
ムバスからのシステムバス入力ＳＢ１を入力している。
又、このようなシステムバスへは、システムバス出力Ｓ
Ｂ２を出力している。前記マルチプレクサ６４は、前記
システムバス出力ＳＢ２へと、前記マクロコア５０から
のバスを接続するか、あるいは、前記テスト出力回路３
０a それぞれに入力されているものを接続するかを、テ
ストモード信号Ｔ４に従って選択するものである。前記
テストモード信号Ｔ４が“０”の場合、前記マクロコア
５０からのバスが選択接続される。一方、前記テストモ
ード信号Ｔ４が“１”の場合、前記テスト出力回路３０
a それぞれに入力されているものが選択接続される。

【００８８】この図９においては、まず、前記ユーザ回
路からの前記ユーザ回路出力ＵＳＯのテストデータを、
合計３個の前記テスト入力回路１０及び合計３個の前記
テスト出力回路３０a それぞれの、前記シフトデータ入
力及び前記シフトデータ出力ＳＯに関して、順次シリア
ルにシフトすることができる。又、最終的には、前記ユ
ーザ回路入力ＵＳＩとして読み出すことが可能である。

【００８９】従って、本第８実施例では、前記テスト入
力回路１０及び前記テスト出力回路３０a それぞれが備
える前記テスト入力用レジスタ１２や前記テスト出力用
レジスタ３２へのテストデータの設定を、前記ユーザ回
路出力ＵＳＯから行うことができる。又、前記テスト入
力回路１０それぞれに設定されたテストデータは、前記
マクロコア５０へと出力することができる。

【００９０】更に、前記テスト出力回路３０a それぞれ
に設定されたテストデータは、それぞれ、ユーザ回路入
力ＵＩ１〜ＵＩ３へと出力することができる。又、前記
ユーザ回路出力ＵＯ１〜ＵＯ３の論理状態は、前記テス
ト入力回路１０がそれぞれ備える前記テスト入力用レジ
スタ１２に一旦保持した後、このように順次シリアルに
シフトすることで、前記ユーザ回路入力ＵＳＩから読み
出すことができる。

【００９１】このように、本第８実施例では、論理回路
のテスト中に、前記マクロコア５０へ入力するテストデ
ータを容易に設定することができる。更に、本第８実施
例では、当該マクロセル６０に係る前記ユーザ回路の入
出力信号、即ち前記ユーザ回路出力ＵＯ１〜ＵＯ３や、
前記ユーザ回路入力ＵＩ１〜ＵＩ３を、前記テスト入力
回路１０にて読み出したり、前記テスト出力回路３０a
にて設定することができ、このような点でもテスト能率
を向上することが可能である。

【００９２】図１０は、前記第１発明、前記第２発明及
び前記第３発明が適用された、テスト対象となる論理回
路の一部の論理回路図である。

【００９３】この図１０に示されるマクロセル６０は、
テスト対象となる論理回路の一部となっている。該論理
回路においては、前記第１発明の論理回路テスト方法が
適用されている。又、前記マクロセル６０は、前記第２
発明が適用された前記第４実施例のテスト入力回路と、
前記第３発明が適用された前記第７実施例のテスト出力
回路とが用いられている。

【００９４】まず、この図１０の前記マクロセル６０
は、合計３個のテスト入力回路１０と、合計３個のテス
ト出力回路３０b と、マクロコア５０と、マルチプレク
サ６４とを備える。前記テスト入力回路１０は、前記図
４に示されるものである。前記テスト出力回路３０b
は、前記図７に示されるものである。このような前記マ
クロセル６０に入出力される信号は、前記第８実施例と
同様である。

【００９５】本第９実施例では、前記第８実施例の機能
に加え、前記第７実施例のテスト出力回路を用いている
ことにより、特に、前記ユーザ回路入力ＵＩ１〜ＵＩ３
に関する、ユーザ回路のテストに関する機能が強化され
ている。即ち、本第９実施例では、それぞれの前記シフ
トデータ入力ＳＩや前記シフトデータ出力ＳＯによって
順次シフトされ、前記テスト出力用レジスタ３２へと保
持されるテストデータを、前記ユーザ回路入力ＵＩ１〜
ＵＩ３へと出力することができる。従って、ユーザ回路
のテストをより能率良く行うことが可能である。

【００９６】以上説明した通り、前記第１実施例〜前記
第９実施例によれば、論理回路の動作テストを、より能
率良く行うことができる。特に、テスト対象となる論理
回路中で、前記第１実施例〜第９実施例に係る、マクロ
セルに関するテストの能率を、より向上することができ
る。又、前記第２実施例〜第４実施例では、前記マクロ
セルに入力される、前記ユーザ回路の論理状態を、効果
的にモニタすることができ、効果的なテストを行うこと
が可能である。又、特に、前記第６実施例及び第７実施
例では、前記マクロセルから前記ユーザ回路への出力の
論理状態を、容易に設定することができ、テスト能率を
向上させることが可能である。

【００９７】

【発明の効果】以上説明した通り、本発明によれば、論
理回路のテスト能率の向上を図ることができるという優
れた効果を得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明の論理回路テスト方法にも用い
られる第１実施例のテスト入力回路の論理回路図

【図２】前記第１発明及び本願の第２発明のテスト入力
回路が適用された第２実施例のテスト入力回路の論理回
路図

【図３】前記第１発明及び前記第２発明が適用された第
３実施例のテスト入力回路の論理回路図

【図４】前記第１発明及び前記第２発明が適用された第
４実施例のテスト入力回路の論理回路図

【図５】前記第１発明及び本願の第３発明のテスト出力
回路が適用された第５実施例のテスト出力回路の論理回
路図

【図６】前記第１発明及び前記第３発明が適用された第
６実施例のテスト出力回路の論理回路図

【図７】前記第１発明及び前記第３発明が適用された第
７実施例のテスト出力回路の論理回路図

【図８】前記第１発明及び前記第２発明が適用された第
８実施例のテスト対象となる論理回路に用いられている
テスト出力回路の論理回路図

【図９】前記第８実施例の論理回路の一部の論理回路図

【図１０】前記第１発明及び前記第２発明及び前記第３
発明が適用された第９実施例のテスト対象となる論理回
路の一部の論理回路図

【符号の説明】

１０…テスト入力回路 １２…テスト入力用レジスタ １４…入力マルチプレクサ（テスト入力回路用） １４a …第１入力マルチプレクサ（テスト入力回路用） １４b …第２入力マルチプレクサ（テスト入力回路用） １６…出力マルチプレクサ（テスト入力回路用） ３０a 、３０b …テスト出力回路 ３２…テスト出力用レジスタ ３４…入力マルチプレクサ（テスト出力回路用） ３６…出力マルチプレクサ（テスト出力回路用） ３８…トライステートバッファ（テスト出力回路用） ５０…マクロコア ６０…マクロセル ６４…マルチプレクサ ＭＩ…マクロコア入力 ＭＯ…マクロコア出力 ＤＩ…テスト入力回路又はテスト出力回路の入力 ＤＯ…テスト入力回路又はテスト出力回路の出力 ＴＤＩ…システムバステストデータ入力 ＴＤＯ…システムバステストデータ出力 ＳＩ…シフトデータ入力 ＳＯ…シフトデータ出力 ＣＬＫ…クロック信号 Ｔ０〜Ｔ３…テストモード信号 ＳＥＬ…選択信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】アドレスバスとデータバスとを有するシス
   テムバスを備え、又、予め用意されているマクロセルを
   用いて設計された論理回路をテスト対象とする論理回路
   テスト方法において、 テスト対象論理回路中のマクロセルの入力のうち、前記
   システムバスに接続されていない少なくとも１つの入力
   に、前記システムバスを介してデータ設定可能なテスト
   入力用レジスタと、テスト入力モードにて通常入力側を
   前記テスト入力用レジスタの出力に切り替える出力マル
   チプレクサとを有するテスト入力回路の出力を接続して
   おき、 前記マクロセルの出力のうち、前記システムバスに接続
   されていない少なくとも１つの出力に、前記システムバ
   スを介してデータ読出し可能なテスト出力用レジスタを
   有するテスト出力回路の入力を接続しておき、 前記システムバスを介して、前記テスト入力用レジスタ
   へ所望のテストパターンを設定しながら、 又、前記テスト入力回路の前記マルチプレクサを所望入
   力へと切り替えながら、 前記システムバスを介して、前記テスト出力用レジスタ
   に保持されているデータを読み出し、テストすることを
   特徴とする論理回路テスト方法。
2. 【請求項２】請求項１において、 前記テスト入力回路が、前記通常入力側を前記テスト入
   力用レジスタの入力へと切り替えて接続する入力マルチ
   プレクサを更に有し、 又、前記テスト出力回路が、これに対応する前記マクロ
   セルの出力と、前記テスト出力用レジスタの出力とのい
   ずれか一方を選択切り替えして、前記マクロセルの通常
   出力側へ接続する出力マルチプレクサを更に備えている
   ことを特徴とする論理回路テスト方法。
3. 【請求項３】テスト対象論理回路中のマクロセルの入力
   のうち、アドレスバスとデータバスとを有するシステム
   バスに接続されていない入力にあって、該マクロセル入
   力と、該マクロセル入力に接続するユーザ回路出力との
   間に設けられ、 前記ユーザ回路出力と、前記システムバスのデータ線と
   の、いずれか一方を切り替え選択する入力マルチプレク
   サと、 該入力マルチプレクサの出力に、その入力が接続された
   テスト入力用レジスタと、 前記ユーザ回路出力と、前記テスト入力用レジスタの出
   力との、いずれか一方を切り替え選択する出力マルチプ
   レクサとを備えたことを特徴とするテスト入力回路。
4. 【請求項４】テスト対象論理回路中のマクロセルの入力
   のうち、アドレスバスとデータバスとを有するシステム
   バスに接続されていない出力にあって、該マクロセル出
   力と、該マクロセル出力に接続するユーザ回路入力との
   間に設けられ、 前記マクロセル出力に、その入力が接続されたテスト出
   力用レジスタと、 該テスト出力用レジスタの出力と、前記マクロセル出力
   との、いずれか一方を切り替え選択する出力マルチプレ
   クサと、 前記テスト出力用レジスタに保持されるデータを前記シ
   ステムバスへと出力するシステムバス出力回路とを備え
   たことを特徴とするテスト出力回路。