JPH06187231A - 計算機システム - Google Patents

Abstract

(57)【要約】 【目的】 入出力装置、複数のプロセッサ、記憶装置お
よび記憶装置のデータの一部の写しデータを格納するバ
ッファを有する記憶制御装置から成る計算機にて、入出
力装置から記憶装置をアクセスした時のスル−プット低
下を少なくする。 【構成】 アクセス要求にアクセス順序識別子を付加す
るＩＤ付加回路３１０、アクセス順序識別子に従い応答
データをアクセス元に返す制御を行なう順序保証回路３
１２、記憶装置４からバッファ３０５へのデータ格納タ
イミングを検出するＣＢＳ格納検出回路３１１、３１１
の検出結果を基にアクセス要求の受付を停止する機能を
設けた優先順位決定回路３００を記憶制御装置内に設け
る。 【効果】 アクセス順での応答が保証されることからア
クセスを並行して出せ、記憶装置からバッファへのデー
タ格納がアクセスより優先され競合が無く、スループッ
ト低下が減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムに関
し、特に階層構成の記憶装置を有する計算機システムに
関する。

【０００２】

【従来の技術】従来、計算機システムにおいてはプロセ
ッサ内にバッファ記憶を設けたり、バッファ記憶と主記
憶装置の間にワ−ク記憶を設けるなどして、記憶装置を
階層化し、その際、上位階層（アクセス側に近い階層）
ほど小容量ながら高速アクセスが可能なＲＡＭ（Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることに
より、デ−タに対するアクセスを高速化している。ま
た、特開平３−２２８１６９号公報にある様に、複数プ
ロセッサを有する計算機システムにおいては、プロセッ
サ間の通信を高速化するために用途を限定したバッファ
記憶（通信バッファ）を記憶制御装置内に設けることも
ある。

【０００３】以下では、通信バッファを有する計算機シ
ステムにおける記憶装置へのアクセスについて図６を用
いて説明する。図６において、１は入出力処理装置（Ｉ
ＯＰ）、２ａないし２ｄは命令プロセッサ（ＩＰ０〜
３）、３は記憶制御装置（ＳＣ）、４は主記憶装置（Ｍ
Ｓ）である。ここで、記憶制御装置３は、入出力装置お
よび命令プロセッサと主記憶装置４との間に位置し、入
出力装置および命令プロセッサから主記憶装置へのアク
セスを制御する。

【０００４】３００は入出力装置および命令プロセッサ
からのアクセス要求を予め定められた優先順位に従い１
つに絞り込む優先順位決定回路、３０１は通信バッファ
ＣＢＳに要求されたデータが格納されているかどうか、
格納されているのなら何処にあるのかを示す情報を保持
している通信バッファＣＢＳのアドレス・アレイＣＢＡ
Ａ、３０２は該アドレス・アレイＣＢＡＡの検索結果か
ら通信バッファＣＢＳにアクセスすべきか否かを決定す
るＨＩＴ検出回路、３０３は後述する通信バッファＣＢ
Ｓ、制御情報スタック、およびデ−タ・スタックなどを
制御する制御回路、３０４は主記憶装置ＭＳに対するア
クセスに関連した制御情報を記憶制御装置ＳＣ内に保持
しておくためのスタック、３０５は通信バッファＣＢ
Ｓ、３０６は入出力装置ＩＯＰに対するデ−タ・スタッ
ク、３０７ａないし３０７ｄは各々命令プロセッサＩＰ
０〜３に対するデ−タ・スタック、３０８は入出力処理
装置ＩＯＰへ送出するためのデ−タを選択するセレク
タ、３０９ａないし３０９ｄは各々命令プロセッサＩＰ
０ないしＩＰ３へ送出するためのデ−タを選択するセレ
クタである。なお、通信バッファ（ＣＢＳ）３０５は、
高速アクセス可能なバッファであり、命令プロセッサ間
の通信を高速化するために設けられている。一般に、命
令プロセッサ間で共有するメモリを介した通信は、各命
令プロセッサが主記憶装置ＭＳに対して排他的にアクセ
スすることを保証するインタ−ロック命令を用いて行わ
れるので、インタ−ロック命令のオペランドを通信バッ
ファＣＢＳに格納し、インターロック命令の実行時にオ
ペランドが通信バッファＣＢＳにある場合は、通信バッ
ファＣＢＳから読み出すようにすることにより通信を高
速化することが出来る。

【０００５】記憶制御装置ＳＣでのアクセス要求の処理
を、命令プロセッサからのアクセス要求の場合と、入出
力装置からのアクセス要求の場合に分けて説明する。

【０００６】（１）命令プロセッサからのアクセス要求
に対する処理 命令プロセッサＩＰ０からのアクセス要求が優先順位決
定回路３００によって選択されると、アドレス・アレイ
ＣＢＡＡが検索される。ＨＩＴ検出回路３０２は、検索
の結果、要求されたデ−タが通信バッファＣＢＳにある
場合、通信バッファＣＢＳにアクセスし、主記憶装置Ｍ
Ｓにはアクセスしない。（ただし、記憶装置ＭＳと通信
バッファＣＢＳとのデータの一致制御にストア・スル−
方式（記憶装置ＭＳと通信バッファＣＢＳに同時にデー
タを書き込む方式）を採用した時は、書き込み要求で
は、通信バッファＣＢＳにデータが格納されている場合
でも、主記憶装置ＭＳへのアクセスが行われる。）一
方、検索の結果、要求されたデ−タが通信バッファＣＢ
Ｓに無い場合は、要求されたデ−タが、インタ−ロック
命令のオペランドかどうかで異なる。インタ−ロック命
令である場合、要求されたデ−タを含むある単位のデ−
タ（ブロックまたはラインと呼ぶ。）が主記憶装置ＭＳ
から読み出されて通信バッファＣＢＳに格納されるとと
もに、アドレス・アレイＣＢＡＡにデータのアドレスが
登録される。これ以後、このブロックに対するアクセス
は、通信バッファＣＢＳに対して行えばよい様になる。
要求されたデ−タがインタ−ロック命令のオペランドで
ない場合は、主記憶装置ＭＳにアクセスする。命令プロ
セッサＩＰ１〜３に関しても、同様に処理される。

【０００７】（２）入出力装置ＩＯＰからのアクセス要
求に対する処理 入出力装置ＩＯＰからのアクセス要求が優先順位決定回
路３００によって選択されると、アドレス・アレイＣＢ
ＡＡ３０１が検索される。ＨＩＴ検出回路３０２は、検
索の結果、要求されたデ−タが通信バッファＣＢＳにあ
る場合、通信バッファＣＢＳにアクセスし、主記憶装置
ＭＳにはアクセスしない。（ただし、主記憶装置ＭＳと
通信バッファＣＢＳとのデータの一致制御にストア・ス
ル−方式を採用した時は、書き込み要求では通信バッフ
ァＣＢＳに格納されている場合でも、主記憶装置ＭＳへ
のアクセスが行われる。）一方、検索の結果、要求され
たデ−タが通信バッファＣＢＳに無い場合は、主記憶装
置ＭＳにアクセスする（入出力装置ＩＯＰからのアクセ
スの場合、主記憶装置ＭＳから通信バッファＣＢＳへの
ブロックの転送、およびアドレス・アレイＣＢＡＡへの
登録は行われない。）。

【０００８】優先順位決定回路３００によって選択され
たアクセス要求がＨＩＴ検出回路３０２に送られると、
ＨＩＴ検出回路３０２は、アクセス要求元とアクセスの
種類とアドレスおよびアドレス・アレイＣＢＡＡの検索
結果を制御情報として制御回路３０３に送る。

【０００９】制御回路３０３は、通信バッファＣＢＳに
対するアクセスの場合には、該制御情報を通信バッファ
ＣＢＳ、セレクタ３０８および３０９ａないし３０９
ｄ、またはデ−タ・スタック３０６および３０７ａない
し３０７ｄを制御するのに用いる。一方、主記憶装置Ｍ
Ｓに対するアクセスの場合には、制御回路３０３は、制
御情報スタック３０４に該制御情報をスタックした後、
主記憶装置ＭＳからの応答に応じて該制御情報を取り出
し、通信バッファＣＢＳ、セレクタ３０８および３０９
ａないし３０９ｄ、またはデ−タ・スタック３０６およ
び３０７ａないし３０７ｄを制御するのに用いる。な
お、主記憶装置（ＭＳ）４に対するアクセスの場合に、
制御情報スタック３０４に一旦スタックされた制御情報
を通信バッファＣＢＳの制御に用いる。このスタック動
作により、上記（１）で述べたインタ−ロック命令のオ
ペランドが通信バッファに格納されていない場合に、主
記憶装置ＭＳから通信バッファＣＢＳへのブロック転送
の間、該制御情報を保持する。

【００１０】命令プロセッサＩＰ０〜３または入出力装
置ＩＯＰからのアクセス要求が読み出しの場合には、主
記憶装置ＭＳまたは通信バッファＣＢＳから読み出され
たデ−タは、３０８または３０９ａないし３０９ｄの
内、要求元に対応するセレクタで選択され、３０６また
は３０７ａないし３０７ｄの内、要求元に対応するデ−
タ・スタックを介して要求元に送られる。

【００１１】

【発明が解決しようとする課題】上記従来技術において
は、主記憶装置ＭＳに対するアクセスよりも通信バッフ
ァＣＢＳに対するアクセスの方が高速なことから、アク
セスの終了順に応答を返すと、アクセス要求順序と応答
順序が一致しなくなる。そのため、記憶制御装置ＳＣに
おいて、入出力装置ＩＯＰからのアクセス要求の順序で
入出力装置ＩＯＰに応答を返すことを保証するために、
通信バッファＣＢＳへアクセスする前に主記憶装置ＭＳ
に対するアクセスが行われていれば、該主記憶装置ＭＳ
に対するアクセスが終了するのを待たなければならな
い。

【００１２】また、入出力装置ＩＯＰから通信バッファ
ＣＢＳに対するアクセスの前に、１つの命令プロセッサ
（ＩＰ０〜３のいずれか）からインタ−ロック命令のオ
ペランドがアクセスされ、通信バッファＣＢＳに該オペ
ランドが存在せず、主記憶装置ＭＳから通信バッファＣ
ＢＳへ該オペランドを含むブロックの転送が行われてい
る場合には、主記憶装置ＭＳから通信バッファＣＢＳへ
の該ブロックの転送および通信バッファＣＢＳへの書き
込みと、入出力装置ＩＯＰからの通信バッファＣＢＳへ
のアクセスとが競合する可能性があるため、先行する該
ブロックの転送の終了を待って入出力装置ＩＯＰからの
アクセスを開始しなければならない。

【００１３】上記原因により、入出力装置ＩＯＰからの
アクセスに対するスル−プットが低下するという問題が
あった。

【００１４】更に、主記憶装置ＭＳからデ−タ・スタッ
ク３０６および３０７ａないし３０７ｄへのパスと、通
信バッファＣＢＳからデ−タ・スタック３０６および３
０７ａないし３０７ｄへのパスを個別に設け、セレクタ
３０８および３０９ａないし３０９ｄで選択する様にし
ているので、記憶制御装置ＳＣ内のデ−タおよびそれを
制御するための信号本数が膨大になり、物量の増加ある
いは信号遅延時間の増大による性能低下を招くという問
題があった。この問題は、主記憶装置ＭＳを共有するプ
ロセッサが多ければ多いほど顕著となる。

【００１５】本発明は、主記憶装置ＭＳと通信バッファ
ＣＢＳの様に異なる階層の複数の記憶装置に対する並行
アクセス（主記憶装置ＭＳへのアクセスと通信バッファ
ＣＢＳへのアクセス、主記憶装置ＭＳから通信バッファ
ＣＢＳへのブロック転送時のアクセスと入出力装置ＩＯ
Ｐから通信バッファＣＢＳへのアクセス）を出来る範囲
で可能とする計算機システムを提供し、入出力装置ＩＯ
Ｐから主記憶装置ＭＳや通信バッファＣＢＳへのアクセ
スに対するスル−プットの低下を押えることにある。

【００１６】また、本発明のもう一つの目的は、主記憶
装置ＭＳと通信バッファＣＢＳの様に並行アクセス可能
な異なる階層の複数の記憶装置から受け取ったデ−タを
要求元へ送出する信号本数を記憶制御装置内で少なく
し、ひいては物量を押さえ遅延を省くことにより、高性
能な計算機システムを提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、複数のプロセッサと入出力装置と記憶装置および前
記記憶装置のデ−タの一部を写し格納する共有バッファ
記憶を有する記憶制御装置を備え、前記複数のプロセッ
サおよび前記入出力装置と、前記記憶装置との間に位置
する前記記憶制御装置は、前記複数のプロセッサまたは
前記入出力装置から前記記憶装置または前記共有バッフ
ァ記憶へのアクセスを選択し、実行し、応答を前記アク
セスをした前記プロセッサまたは入出力装置へ返す計算
機システムにおいて、前記入出力装置からの前記記憶装
置または前記共有バッファ記憶に対するアクセス要求に
アクセス順序を示すアクセス要求識別子を付加する手段
と、前記アクセス要求識別子を付加したアクセスが終了
したことを検出し、前記アクセス要求識別子で一意的に
決まる順序に従い入出力装置に応答を返す手段と、前記
記憶装置へのアクセスの実行に伴いデ−タの一部を前記
共有バッファ記憶に格納するタイミングを検出する共有
バッファ記憶格納タイミング検出手段と、該共有バッフ
ァ記憶格納タイミング検出手段の検出結果に対応して定
まる期間、アクセス要求の前記選択を停止する手段と
を、前記記憶制御装置に設けた。

【００１８】また、前記計算機システムにおいて、前記
複数のプロセッサおよび前記入出力装置から前記記憶装
置に対するアクセスが書き込み要求の場合には、前記共
有バッファ記憶にも前記書込み要求の対象が格納されて
いれば、前記記憶装置と前記共有バッファ記憶の何れに
も書き込みを行う手段と、前記入出力装置から前記記憶
装置に対するアクセスが読み出し要求の場合には、前記
読み出し要求の対象が前記共有バッファにあるか否かを
問わず、前記記憶装置から前記読み出し要求の対象を読
み出し入出力装置に応答を返す手段と、前記記憶装置へ
のアクセスの実行に伴いデ−タの一部を前記共有バッフ
ァ記憶に格納するタイミングを検出する共有バッファ記
憶格納タイミング検出手段と、該共有バッファ記憶格納
タイミング検出手段の検出結果に対応して定まる期間、
アクセス要求の前記選択を停止する手段とを、前記記憶
制御装置に設けた。

【００１９】更に、複数のプロセッサと入出力装置と記
憶装置およびバッファ記憶装置を有する記憶制御装置を
備え、前記記憶装置と前記バッファ記憶装置とが階層構
成を構成し、前記記憶制御装置は前記複数のプロセッサ
または前記入出力装置から前記記憶装置または前記バッ
ファ記憶装置へのアクセスを制御する計算機システムに
おいて、前記階層構成を構成する前記記憶装置と前記バ
ッファ記憶装置のうち、並行アクセス可能な記憶装置か
ら、前記アクセスに対応して、システム・クロックｎＴ
のピッチで送られてくるデ−タを受け取り、Ｔのピッチ
に変換し、時間ｎＴ内のｎ個の時間帯のうち、前記並行
アクセス可能な記憶装置毎にあらかじめ決められた順番
の時間帯にデ−タを出力する手段と、および前記手段の
出力を受けｎＴピッチのデ−タに変換し前記アクセス要
求元のプロセッサまたは入出力装置にデ−タを出力する
手段とを前記記憶制御装置内に設けた。

【００２０】

【作用】本発明の計算機システムにおいては、入出力装
置からのアクセス要求にアクセス要求識別子を付加する
手段と付加されたアクセス要求識別子により一意的に決
まる順序で入出力処理装置に応答を返す手段により、記
憶装置または共有バッファ記憶からの応答の順序によら
ず、入出力装置に対しアクセス順序を保証することが出
来るので、本来、並行アクセスが可能な記憶装置または
共有バッファ記憶に対し、記憶装置のアクセスの終了を
待つことなく、並行して共有バッファ記憶へのアクセス
要求を出すことが出来るようになる。また、記憶装置か
らデ−タの一部を共有バッファ記憶に写し格納する処理
が行われている場合でも、共有バッファ記憶格納タイミ
ング検出手段と該検出結果に対応して特定タイミングの
期間、アクセス要求の選択を停止する手段とにより、記
憶装置からデ−タの一部を共有バッファ記憶に写し格納
する処理を優先して行うことが出来るので、共有バッフ
ァ記憶のアクセス競合を回避しつつ、記憶装置と共有バ
ッファ記憶への並行アクセスが可能となる。

【００２１】また、本発明の別の計算機システムにおい
ては、前記複数のプロセッサまたは前記入出力装置から
前記記憶装置に対するアクセスが書き込み要求の場合に
は、前記共有バッファ記憶にも前記書込み要求の対象が
格納されていれば、前記記憶装置と前記共有バッファ記
憶の何れにも書き込む手段と、前記入出力装置から前記
記憶装置に対するアクセスが読み出し要求の場合には、
前記読み出し要求の対象が前記共有バッファにあるか否
かを問わず、前記記憶装置から前記読み出し要求の対象
を読み出し入出力装置に応答を返す手段とにより、入出
力装置からのアクセスは常に前記記憶装置に対して行う
ことができるので、入出力装置に対するアクセス順序の
保証が可能となる。また、記憶装置からデ−タの一部を
共有バッファ記憶に写し格納する処理が行われている場
合でも、共有バッファ記憶格納タイミング検出手段と該
検出結果に対応して特定タイミングの期間、アクセス要
求の選択を停止する手段とにより、記憶装置からデ−タ
の一部を共有バッファ記憶に写し格納する処理を優先し
て行うことが出来るので、共有バッファ記憶のアクセス
競合を回避しつつ、記憶装置と共有バッファ記憶への並
行アクセスが可能となる。

【００２２】更に、複数のプロセッサと入出力装置と記
憶装置およびバッファ記憶装置を有する記憶制御装置を
備え、前記記憶装置と前記バッファ記憶装置とが階層構
成を構成し、前記記憶制御装置は前記複数のプロセッサ
または前記入出力装置から前記記憶装置または前記バッ
ファ記憶装置へのアクセスを制御する計算機システムに
おいて、並行アクセス可能な異なる階層の複数記憶装置
からシステム・クロックｎＴのピッチで送られて来るデ
−タを受け取り、Ｔのピッチに変換し、時間ｎＴ内のｎ
個の時間帯の内、記憶装置毎にあらかじめ決められた順
番の時間帯にデ−タを出力する手段と、前記手段の出力
を受けｎＴピッチのデ−タに変換し要求元のプロセッサ
または入出力装置にデ−タを出力する手段により、記憶
制御装置内でのデ−タ線を並行アクセス可能な異なる階
層の複数記憶装置で共用でき、その分記憶制御装置内の
信号本数が少なくなり、ひいては物量が少なくなり、高
性能化できる。また、Ｔピッチのデ−タは、記憶制御装
置からアクセス要求元のプロセッサに送出されるとき、
ｎＴピッチのデ−タに変換されるので、周期Ｔのクロッ
クで動作する部分はシステムのごく限られたところに限
定できるため、システム設計を極端に難しくすることが
ない。

【００２３】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明の一実施例に係る計算機
システムの構成を示すブロック図である。図１におい
て、３１０は入出力装置ＩＯＰからのアクセス要求に対
してアクセス順序を識別するアクセス要求識別子を付加
するＩＤ付加回路、３１１は主記憶装置ＭＳからの応答
に応じて制御情報スタック３０４から取り出された情報
を元に、主記憶装置ＭＳから通信バッファＣＢＳへのブ
ロックの転送を検出し、通信バッファへの書き込みタイ
ミングを優先順位決定回路（前もって定めれれる優先順
位に従いアクセス要求を絞り込む、即ち、アクセス要求
を選択する回路）３００へ報告するＣＢＳ格納検出回
路、３１２は入出力装置ＩＯＰからのアクセス要求に付
加したアクセス要求識別子を元にアクセス要求を受け付
けた順序で入出力装置ＩＯＰに応答を返すことを保証す
る順序保証回路である。また、優先順位決定回路３００
にはＣＢＳ格納検出回路からの入力に従い動作する機能
が追加され、データ・スタック３０６およびセレクタ３
０８は順序保証回路３１２により制御される。これに関
しては以下の実施例の中で具体的に説明する。その他の
同じ番号で示されるものは、図１と図６において同じ内
容を表している。

【００２４】本実施例における入出力装置ＩＯＰからの
アクセス要求の処理のされ方を、記憶装置ＭＳまたは通
信バッファＣＢＳからのアクセス要求が読み出しの場合
を例に説明する。

【００２５】入出力装置ＩＯＰから読み出し要求が記憶
制御装置ＳＣに出され、優先順位決定回路３００により
選択されると、優先順位決定回路３００からＨＩＴ検出
回路３０２へ、選択されたアクセス要求（読みだし要
求）および入出力装置ＩＯＰの識別情報が通知される。
その後、ＨＩＴ検索回路３０２により、アドレス・アレ
イＣＢＡＡが検索される。該検索の結果、アクセス要求
に対応するデ−タが通信バッファＣＢＳにあれば、通信
バッファＣＢＳのみがアクセスされ、主記憶装置ＭＳは
アクセスされない。また、通信バッファＣＢＳになけれ
ば、通信バッファＣＢＳはアクセスされず、主記憶装置
ＭＳのみがアクセスされる。

【００２６】ＨＩＴ検出回路３０２は、主記憶装置ＭＳ
にアクセスする時のみ、ＩＤ付加回路３１０に、アクセ
ス要求（読みだし要求）、入出力装置ＩＯＰの識別情報
および主記憶装置ＭＳまたは通信バッファＣＢＳの何れ
にアクセスするのかを示す情報を含む制御情報を送出
し、また主記憶装置ＭＳへアクセス要求（読みだし要
求）を含む制御情報を送出する。なお、主記憶装置ＭＳ
は、制御情報を受け取ると、制御情報に従って処理を実
行し、記憶制御装置へ応答を返す。ＩＤ付加回路３１０
は、ＨＩＴ検出回路３０２から送られてきた制御情報か
ら、入出力装置ＩＯＰからのアクセス要求であることを
認識し、制御情報に新たな情報としてアクセス要求識別
子を付加する。このアクセス要求識別子は、記憶制御装
置ＳＣ内で処理中の入出力装置ＩＯＰからのアクセス要
求に関して、優先順位決定回路３００で選択された順序
が一意的に分かるように付けられる。ＩＤ付加回路３１
０によってアクセス要求識別子を付加された制御情報
は、制御回路３０３に送られる。制御回路３０３は、受
け取った制御情報を元に主記憶装置ＭＳへのアクセスで
あるか、通信バッファＣＢＳへのアクセスであるかを識
別する。識別後の処理を以下の様に行う。

【００２７】（１）主記憶装置ＭＳへのアクセスの場合 制御回路３０３は、主記憶装置ＭＳから記憶制御装置Ｓ
Ｃへの応答の到着を待つため、制御情報を一旦、制御情
報スタック３０４に格納する。主記憶装置ＭＳから制御
情報スタック３０４へ応答があると制御情報スタック３
０４から制御情報が取り出され、デ−タ・スタック群へ
送られる。また、アクセス要求元が入出力装置ＩＯＰで
ある事を示す情報が含まれている制御情報は、順序保証
回路３１２に送られる。一方、主記憶装置ＭＳからのデ
−タもデ−タ・スタック群へ送られる。順序保証回路３
１２は、制御情報に対応する主記憶装置ＭＳからの読み
出しデ−タをセレクタ３０８で選択する。また、順序保
証回路３１２は、セレクタ３０８で選択したデータを格
納するデータ・スタック内のアドレスをＩＤ付加回路３
１０によって付加されたアクセス要求識別子を含む制御
情報を基に決定し、かつ、前記決定したデータ・スタッ
クのアドレスをデータ・スタックへ指し示すことで、前
記選択されたデータをデータ・スタックの前記決定した
アドレスに格納する。更に、順序保証回路３１２は、ア
クセス要求識別子を含む制御情報を基に入出力装置ＩＯ
Ｐからのアクセス順序を再現する機能を持ち、この機能
により指示される順序でデ−タ・スタック３０６からデ
−タを取り出し、アクセス要求元である入出力装置ＩＯ
Ｐに送る。順序保証回路３１２の入出力装置ＩＯＰから
のアクセス順序を再現する機能は、ＩＤ付加回路３１０
において、アクセス要求識別子として優先順位決定回路
３００でアクセス要求を受け付けた順に０からＮ（Ｎは
適当な整数とする。）までの１個の整数を付加する場合
を例に取れば（Ｎまで来たら次は０に戻るものとす
る。）、０からＮまでのカウンタを設け、カウンタが指
し示すデ−タ・スタック内の位置にデ−タが格納された
とき、入出力装置ＩＯＰにデ−タを返し、同時にカウン
タを＋１するようにして、以後これを繰り返すことによ
り実現できる。ただし、順序保証回路３１２の入出力装
置ＩＯＰからのアクセス順序を再現する機能は、アクセ
ス要求識別子の与え方によって、カウンタを用いる方法
以外でも実現することが可能であることは言うまでもな
い。

【００２８】（２）通信バッファＣＢＳへのアクセスの
場合 通信バッファＣＢＳからデ−タを読み出す場合、主記憶
装置ＭＳへのアクセスは行われないため、制御情報を制
御情報スタック３０４へ格納する必要は無い。制御回路
３０３は、通信バッファＣＢＳへ読みだし指示をすると
ともに、制御情報をデ−タ・スタック群へ送る。通信バ
ッファＣＢＳから読み出されたデ−タもデ−タ・スタッ
ク群へ送られる。これ以降は、主記憶装置ＭＳへのアク
セスと同様にして、アクセス要求識別子を用いてデ−タ
がアクセス要求元である入出力装置ＩＯＰに送られる。

【００２９】以上纏めると以下のようになる。通信バッ
ファＣＢＳへのアクセスは、主記憶装置ＭＳへのアクセ
スに比べて高速であるため、優先順位決定回路３００で
は入出力装置からのアクセス要求を受け付けた順序で処
理しても、デ−タ・スタック３０６へのデ−タの到着順
序は、入出力装置からのアクセス要求を受け付けた順序
とは必ずしも一致しない。しかし、本発明の順序保証回
路３１２により、アクセス要求を受け付けた順序と等し
いアクセス要求識別子（ＩＤ付加回路で付加される）で
決る順序でデ−タ・スタックからデ−タを取りだし、入
出力装置ＩＯＰにデ−タを送出することができるので、
先行する主記憶装置ＭＳへのアクセスの終了を待つこと
なく、後続の通信バッファＣＢＳへのアクセスを開始す
ることによりスル−プットの低下を防ぎながら、入出力
装置ＩＯＰに対してアクセス順序の保証をすることがで
きる。

【００３０】次に、入出力装置ＩＯＰからの主記憶装置
ＭＳまたは通信バッファＣＢＳに対するアクセスのスル
−プットを低下させるもう一つの要因として、主記憶装
置ＭＳからデ−タの一部を通信バッファＣＢＳに写し格
納する処理の最中は、通信バッファＣＢＳへのアクセス
競合を回避するため、入出力装置ＩＯＰから通信バッフ
ァＣＢＳに対するアクセスを停止しなければならないと
いう問題を解決する手段について説明する。

【００３１】制御情報スタック３０４は、主記憶装置Ｍ
Ｓから応答を受け、通信バッファＣＢＳに対して書込み
を指示し、また、制御情報をＣＢＳ格納検出回路３１１
に送る。ＣＢＳ格納検出回路３１１は、主記憶装置ＭＳ
からの応答により制御情報スタック３０４から取り出さ
れた制御情報から、インタ−ロック命令のオペランドに
対するアクセスが主記憶装置ＭＳに対して行われている
ことが分かるので、主記憶装置ＭＳからデ−タの一部を
通信バッファＣＢＳに写し格納する処理が行われること
を識別する。また、ＣＢＳ格納検出回路３１１は、主記
憶装置ＭＳからの応答の到着と主記憶装置ＭＳからのデ
−タの到着との時間関係から、通信バッファＣＢＳに対
してデータを実際に書き込むタイミングを検出する。

【００３２】具体的には、主記憶装置ＭＳは、アクセス
要求に対するデータを通信バッファＣＢＳに送る際、送
信データ毎に応答を制御スタック３０４へ送り、応答を
送信した一定時間後にデータを通信バッファに送る。制
御スタック３０４は、応答を受けると通信バッファＣＢ
Ｓに主記憶装置からのデータを書き込む位置を指示し、
またＣＢＳ格納検出回路３１１へ制御情報を送る。ここ
で、設計条件により、主記憶装置が応答を送信した時点
から応答に対応した制御情報がＣＢＳ格納検出回路に到
着するまでの時間、主記憶装置で応答の送信からデータ
を送信するまでの時間、データが主記憶装置から送信さ
れ通信バッファに書き込まれる迄の時間が定まっている
から、ＣＢＳ格納検出回路３１１は、システムクロック
を考慮して、データが実際に通信バッファに書き込まれ
るタイミング（書込みタイミング）を検出することがで
きる。

【００３３】更に、ＣＢＳ格納検出回路３１１は、該検
出した通信バッファＣＢＳへの書き込みタイミングを優
先順位決定回路３００へ報告する。優先順位決定回路３
００は、ＣＢＳ格納検出回路３１１から受けた通信バッ
ファＣＢＳへの書き込みタイミングから、通信バッファ
ＣＢＳへのアクセスを停止しなければ通信バッファＣＢ
Ｓに対するアクセス競合が発生する特定のタイミングで
通信バッファＣＢＳへのアクセスの優先順位決定（選
択）を停止する。具体的には、設計条件により、優先順
位決定回路がアクセス要求を選択し通信バッファＣＢＳ
をアクセスするまでの時間（アクセス遅延時間）が定ま
っているから、優先順位決定回路３００は、ＣＢＳ格納
検出回路３１１から通知された書込みタイミングより、
アクセス遅延時間だけ以前の時点で通信バッファＣＢＳ
へのアクセスの優先順位決定（選択）を停止する。

【００３４】このため、ＣＢＳ格納検出回路３１１と優
先順位決定回路３００の連携により、通信バッファＣＢ
Ｓに対するアクセス競合を回避するために入出力装置Ｉ
ＯＰから通信バッファＣＢＳへのアクセスを停止させる
時間が短くなるので、主記憶装置ＭＳからデ−タの一部
を通信バッファＣＢＳに写し格納する処理の最中は、入
出力装置ＩＯＰから通信バッファＣＢＳに対するアクセ
スを停止する場合に比べ、入出力装置ＩＯＰからの主記
憶装置ＭＳまたは通信バッファＣＢＳに対するアクセス
のスル−プットを大幅に低下させることがない。

【００３５】次に、本発明の計算機システムの他の実施
例を説明する。図２は、本発明の第２の実施例に係る計
算機システムの構成を示すブロック図である。図１と図
２において、同じ番号で示すものは同じ内容を表してい
る。図２において、３１３は入出力装置ＩＯＰからのア
クセス要求が読み出しの場合、アドレス・アレイＣＢＡ
Ａの検索結果が、目的のデ−タが通信バッファＣＢＳに
存在していることを示していても、ＨＩＴ検出回路に対
し、目的のデ−タが通信バッファに存在していない様に
見せ掛けるＨＩＴ抑止制御回路である。図２と図１の違
いは、図１のＩＤ付加回路３１０及び順序保証回路３１
２が無いかわりに図２のＨＩＴ抑止制御回路３１３があ
ることである。図２に示す計算機システムにおいて、入
出力装置ＩＯＰからのアクセス順序を保証する仕組みは
以下の様になる。

【００３６】入出力装置ＩＯＰからのアクセス要求が、
書き込みの場合は、アドレス・アレイＣＢＡＡを検索し
た結果はそのままＨＩＴ検出回路３０２に伝えられる。
検索結果により、ＨＩＴ検出回路３０２は、書込み要求
のオペランドが通信バッファＣＢＳに格納されていれ
ば、主記憶装置ＭＳと通信バッファＣＢＳの両方にデー
タを書き込み、オペランドが通信バッファＣＢＳに格納
されていなければ、主記憶装置ＭＳのみにデータを書き
込む。データが通信バッファＣＢＳに書き込まれるとき
は主記憶装置ＭＳにも書き込まれるので通信バッファＣ
ＢＳと主記憶装置ＭＳの内容は常に一致している。

【００３７】入出力装置ＩＯＰからのアクセス要求が、
読み出しの場合は、アドレス・アレイＣＢＡＡを検索し
た結果は、ＨＩＴ抑止制御回路３１３により、オペラン
ドが通信バッファＣＢＳに格納されていないように見せ
掛けられる。つまり、オペランドが通信バッファＣＢＳ
に格納されていたとしても、通信バッファＣＢＳ内のオ
ペランドは無視される。従って、ＨＩＴ検出回路３０２
は、主記憶装置ＭＳからオペランドを読み出す様に指示
する。通信バッファＣＢＳの内容と主記憶装置ＭＳの内
容は、常に一致しているので、たとえ、読み出したいデ
−タが通信バッファＣＢＳに格納されている場合に、主
記憶装置ＭＳから読み出したとしても、デ−タを誤るこ
とはない。

【００３８】このようにすることにより、入出力装置Ｉ
ＯＰからの読み出しは全て主記憶装置ＭＳに対して行わ
れるので、ＨＩＴ検出回路３０２が主記憶装置ＭＳに読
み出し指示をした順序で、主記憶装置ＭＳからデ−タを
得ることができ、記憶制御装置ＳＣとしても同じ順序で
デ−タを入出力装置ＩＯＰ対して送出することにより、
入出力装置ＩＯＰ対してアクセス順序を保証することが
できる。従って、入出力装置ＩＯＰから通信バッファＣ
ＢＳに対するアクセスを停止する場合に比べ、入出力装
置ＩＯＰからの主記憶装置ＭＳ対するアクセスのスル−
プットを低下させることがない。

【００３９】なお、ＨＩＴ抑止制御回路３１３は、命令
プロッセＩＰ０〜３に対しては、アクセス要求が読み出
しか書き込みかを問わず、アドレス・アレイＣＢＡＡの
検索結果をそのままＨＩＴ検出回路３０２に伝える。

【００４０】図２において、ＨＩＴ抑止制御回路３１３
以外は、図１で説明したのと同様の動作を行う。ここ
で、図２の計算機システムにおいてもＣＢＳ格納検出回
路３１１およびＣＢＳ格納検出回路３１１からの報告に
より特定の期間、通信バッファＣＢＳへのアクセスの優
先順位決定を停止させる優先順位決定回路３００が必要
となる理由は、入出力装置ＩＯＰからアクセス要求が読
み出しの場合には通信バッファＣＢＳへのアクセスは無
いが、書き込みの場合には通信バッファＣＢＳへのアク
セスがありうるためである（入出力装置ＩＯＰからの書
き込みの場合にも、通信バッファＣＢＳと主記憶装置Ｍ
Ｓの内容を一致させておくため。）。

【００４１】図３は、本発明の第３の実施例に係る計算
機システムの構成を示すブロック図である。図６の計算
機システムでは、主記憶装置ＭＳからデ−タ・スタック
３０６および３０７ａないし３０７ｄまでのデ−タの信
号線と、通信バッファＣＢＳからデ−タ・スタック３０
６および３０７ａないし３０７ｄまでのデ−タの信号線
とは個別に必要であった。図３の計算機システムでは、
ピッチ変換回路３１４ｂからデ−タ・スタック３０６お
よび３０７ａないし３０７ｄまでのデ−タの信号線を、
ピッチ変換回路３１４ｂおよびデ−タ・スタック３０６
および３０７ａないし３０７ｄの機能により主記憶装置
ＭＳから読み出したデ−タと通信バッファＣＢＳから読
み出したデ−タとで共用することが可能である。また、
この信号線の共用化により、図６の計算機システムで必
要であったセレクタ３０８および３０９ａないし３０９
ｄは、図１の計算機システムでは不要となる。制御回路
３０３および制御情報スタック３０４からデ−タ・スタ
ック３０６および３０７ａないし３０７ｄへの制御情報
の信号線に関しても、ピッチ変換回路３１４ａおよびデ
−タ・スタック３０６および３０７ａないし３０７ｄの
機能によりデ−タの信号線と同様のことがいえる。

【００４２】図４は、図３のピッチ変換回路３１４ｂを
詳細に説明するための図である。図４において、１は主
記憶装置ＭＳから送られてきたデ−タを格納するレジス
タ、２は通信バッファＣＢＳから送られてきたデ−タを
格納するレジスタ、３は後に説明する５により生成され
る選択信号により、レジスタ１かまたはレジスタ２に格
納されたデ−タの何れか一方を選択するためのセレク
タ、４はセレクタ３の送出するデ−タを受け取るレジス
タ、５はセレクタ３へ選択信号を供給する選択信号生成
回路である。ここで、レジスタ１及び２は周期２Ｔのシ
ステム・クロックＣＬＫ２０で動作するのに対し、レジ
スタ３は周期ＴのクロックＣＬＫ０で動作する様にす
る。また、選択信号生成回路５は、システム・クロック
ＣＬＫ２０で動作する１つのフリップ・フロップとクロ
ックＣＬＫ０で動作する１つのフリップ・フロップとイ
ンバ−タおよび排他的論理和ゲ−トから構成されてい
る。選択信号生成回路５は、システム・クロックＣＬＫ
２０で規定される時間２Ｔの前半の時間Ｔの間だけ論理
値「０」を出力し、後半の時間Ｔの間は論理値「１」を
出力する。従って、レジスタ３には、システム・クロッ
クＣＬＫ２０で規定される時間２Ｔの前半の時間Ｔの間
は、レジスタ１に格納されたデ−タすなわち主記憶装置
ＭＳから送られてきたデ−タが格納され、後半の時間Ｔ
の間はレジスタ２に格納されたデ−タすなわち通信バッ
ファＣＢＳから送られてきたデ−タが格納される。以上
により、レジスタ３はシステム・クロックの周期２Ｔの
間に２つのデ−タを出力することが可能である。

【００４３】図５は、図４の示したピッチ変換回路の動
作をタイムチャ−トで表したものである。システム・ク
ロックＣＬＫ２０の周期２Ｔのピッチで主記憶装置ＭＳ
から送られてくるデ−タＡ０、Ａ１、Ａ２、・・・と、
同じく２Ｔのピッチで通信バッファＣＢＳから送られて
くるデ−タＢ０、Ｂ１、Ｂ２、・・・が、選択信号生成
回路５の出力する選択信号により選択されてレジスタ３
に格納されることにより、レジスタ３の出力ではＴのピ
ッチのデ−タに変換される。

【００４４】図４および図５を用いて説明したように、
図３のピッチ変換回路３１４ｂは、システム・クロック
の周期２Ｔの間に２つのデ−タを出力することが出来る
ので、ピッチ変換回路３１４ｂからデ−タ・スタック３
０６および３０７ａないし３０７ｄへデ−タを転送する
ための信号線は、図に示すとおり１組だけで良い。図３
のピッチ変換回路３１４ａからデ−タ・スタック３０６
および３０７ａないし３０７ｄへ制御情報を送る信号線
に関しても、同様に１組だけでよい。

【００４５】図３のデ−タ・スタック３０６および３０
７ａないし３０７ｄは基本的には、図６のデ−タ・スタ
ック３０６および３０７ａないし３０７ｄと同じである
が、アクセス要求元にシステム・クロック２Ｔのピッチ
で応答を返す機能も合わせ持っている（図６のデ−タ・
スタックではシステム・クロック２Ｔのピッチでデ−タ
が同時に２個格納されることがあり、システム・クロッ
ク２Ｔのピッチでデ−タが１個ずつ読み出されるのに対
し、図３のデ−タ・スタックではシステム・クロック２
Ｔの半分のピッチＴでデ−タが１個ずつ格納され、シス
テム・クロック２Ｔのピッチでデ−タが１個ずつ読み出
される。）。

【００４６】以上説明したように、ピッチ変換回路を設
けて信号線を共用することにより、記憶制御装置内の信
号数を削減することができ、またセレクタが不要になる
などして、物量を減らすことができる。また、物量を減
らすことにより、システム・クロックの周波数を上げる
ことが可能となり、より高性能な計算機システムを提供
できるという効果もある。

【００４７】図３、図４および図５では、ピッチ変換回
路からの出力がシステム・クロックの２分の１のピッチ
になる場合について説明したが、一般にｎを３以上の整
数としてｎ分の１のピッチで出力するようにしてもよ
い。

【００４８】

【発明の効果】以上説明した様に、本発明によれば、主
記憶装置の上位階層に位置し、複数のプロセッサおよび
入出力装置で共有するバッファを設けた計算機システム
において、アクセス要求にアクセス順序を示すアクセス
要求識別子を付与する手段と、アクセス要求識別子に従
って、アクセス要求に対する応答を返す手段とにより、
入出力装置から見た記憶装置に対するアクセス順序が、
主記憶装置に対するアクセス時間と共有バッファに対す
るアクセス時間の差から逆転するのを防ぐ効果がある。

【００４９】また、複数のプロセッサおよび入出力装置
から記憶装置に対する書込み要求の場合に、書込み対象
が共有バッファにも格納されていれば記憶装置と共有バ
ッファの何れにも書込みを行なう手段と、入出力装置か
ら記憶装置に対する読み出し要求の場合には、共有バッ
ファ内に格納されている読み出し対象を無視する手段に
より、入出力装置からのアクセスは常に記憶装置に対し
て行なうことができ、入出力装置に対するアクセス順序
で応答を返すことができるという効果がある。

【００５０】更に、共有バッファ記憶へのデータを格納
するタイミングを検出する手段と、タイミングの検出結
果からアクセス要求の優先順位の決定を停止する手段に
より、記憶装置からバッファへのデータ格納がアクセス
より優先され、共有バッファ記憶のアクセスの競合を回
避しつつ、記憶装置と共有バッファ記憶への並行アクセ
スが可能となり、入出力装置から記憶装置に対するアク
セスのスル−プットの低下を少なくする効果がある。

【００５１】更にまた、異なる記憶階層からｎＴのピッ
チで読み出されたデータを受け取り、Ｔのピッチに変換
して出力する手段（ピッチ変換出力手段）と、前記手段
の出力を受け、ｎＴピッチのデータに変換して要求もと
のプロセッサまたは入出力装置にデータを出力する手段
（データ出力手段）により、計算機システムの記憶制御
装置内でデータの信号線の共用が可能となるので、記憶
制御装置内の信号線の物量を減らす効果がある。ピッチ
変換出力手段とデータ出力手段は、データの制御信号の
信号線に対しても、記憶制御装置内の信号線の物量を減
らす効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る計算機システムの構成
を示すブロック図。

【図２】本発明の第２の実施例に係る計算機システムの
構成を示すブロック図。

【図３】本発明の第３の実施例に係る計算機システムの
構成を示すブロック図。

【図４】ピッチ変換回路の詳細を示す図。

【図５】ピッチ変換回路の動作を示すタイムチャ−ト。

【図６】従来技術に係る計算機システムの構成を示すブ
ロック図。

【符号の説明】

１ 入出力装置（ＩＯＰ） ２ａ、２ｂ、２ｃ、２ｄ 命令プロセッサ（ＩＰ０、Ｉ
Ｐ１、ＩＰ２、ＩＰ３） ３ 記憶制御装置（ＳＣ） ４ 主記憶装置（ＭＳ） ３００ 優先順位決定回路 ３０１ アドレス・アレイ（ＣＢＡＡ） ３０２ ＨＩＴ検出回路 ３０３ 制御回路 ３０４ 制御情報スタック ３０５ 通信バッファ（ＣＢＳ） ３０６、３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ デ
−タ・スタック ３０８、３０９ａ、３０９ｂ、３０９ｃ、３０９ｄ セ
レクタ ３１０ ＩＤ付加回路 ３１１ ＣＢＳ格納検出回路 ３１２ 順序保証回路 ３１３ ＨＩＴ抑止制御回路 ３１４ａ、３１４ｂ ピッチ変換回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと入出力装置と記憶装
   置および前記記憶装置のデ−タの一部を写し格納する共
   有バッファ記憶を有する記憶制御装置を備え、前記複数
   のプロセッサおよび前記入出力装置と、前記記憶装置と
   の間に位置する前記記憶制御装置は、前記複数のプロセ
   ッサまたは前記入出力装置から前記記憶装置または前記
   共有バッファ記憶へのアクセスを選択し、実行し、応答
   を前記アクセスをした前記プロセッサまたは入出力装置
   へ返す計算機システムにおいて、 前記入出力装置からの前記記憶装置または前記共有バッ
   ファ記憶に対するアクセス要求にアクセス順序を示すア
   クセス要求識別子を付加する手段と、 前記アクセス要求識別子を付加したアクセスが終了した
   ことを検出し、前記アクセス要求識別子で一意的に決ま
   る順序に従い入出力装置に応答を返す手段と、 前記記憶装置へのアクセスの実行に伴いデ−タの一部を
   前記共有バッファ記憶に格納するタイミングを検出する
   共有バッファ記憶格納タイミング検出手段と、該共有バ
   ッファ記憶格納タイミング検出手段の検出結果に対応し
   て定まる期間、アクセス要求の前記選択を停止する手段
   とを、前記記憶制御装置に設けたことを特徴とする計算
   機システム。
2. 【請求項２】 請求項１記載の計算機システムにおい
   て、 前記複数のプロセッサおよび前記入出力装置から前記記
   憶装置に対するアクセスが書き込み要求の場合には、前
   記共有バッファ記憶にも前記書込み要求の対象が格納さ
   れていれば、前記記憶装置と前記共有バッファ記憶の何
   れにも書き込みを行う手段と、 前記入出力装置から前記記憶装置に対するアクセスが読
   み出し要求の場合には、前記読み出し要求の対象が前記
   共有バッファにあるか否かを問わず、前記記憶装置から
   前記読み出し要求の対象を読み出し、入出力装置に応答
   を返す手段と、 前記記憶装置へのアクセスの実行に伴いデ−タの一部を
   前記共有バッファ記憶に格納するタイミングを検出する
   共有バッファ記憶格納タイミング検出手段と、 該共有バッファ記憶格納タイミング検出手段の検出結果
   に対応して定まる期間、アクセス要求の前記選択を停止
   する手段とを、前記記憶制御装置に設けたことを特徴と
   する計算機システム。
3. 【請求項３】 複数のプロセッサと入出力装置と記憶装
   置およびバッファ記憶装置を有する記憶制御装置を備
   え、前記記憶装置と前記バッファ記憶装置とが階層構成
   を構成し、前記記憶制御装置は前記複数のプロセッサま
   たは前記入出力装置から前記記憶装置または前記バッフ
   ァ記憶装置へのアクセスを制御する計算機システムにお
   いて、 前記階層構成を構成する前記記憶装置または前記バッフ
   ァ記憶のうち、並行アクセス可能な記憶装置から、前記
   アクセスに対応して、システム・クロックｎＴのピッチ
   で送られてくるデ−タを受け取り、Ｔのピッチに変換
   し、時間ｎＴ内のｎ個の時間帯のうち、前記並行アクセ
   ス可能な記憶装置毎にあらかじめ決められた順番の時間
   帯にデ−タを出力する手段と、および前記手段の出力を
   受けｎＴピッチのデ−タに変換し前記アクセス要求元の
   プロセッサまたは入出力装置にデ−タを出力する手段と
   を前記記憶制御装置内に備えたことを特徴とする計算機
   システム。