JPH06187498A - パターン認識方法と認識装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像から切り出された被識別パターンを基準
パターンと比較し同定するパターン認識方法および認識
装置に関し、対象となる文字や記号が増加しても短時間
で基準パターンと比較できるパターン認識装置の提供を
目的とする。 【構成】 複数の基準パターンをマトリクス状に配列さ
れた各画素31が対応するよう重ねて１個の合成パターン
３を形成し、記憶装置に設けられ合成パターン３のそれ
ぞれの画素31に対応する記憶領域41を複数のビット42で
構成し、合成パターン３の記憶に際して記憶領域41の各
ビット42をそれぞれ異なる基準パターンの画素に割り当
て、被識別パターンの二値化信号を画素毎にビット42に
記憶された信号と比較するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカメラを通して入力され
た画像から電子部品等に表示された文字や記号を読み取
り識別する装置に係り、特に画像から切り出された被識
別パターンを基準パターンと比較し同定するパターン認
識方法および認識装置に関する。

【０００２】近年、電子部品の製造工程やプリント板の
組立工程等において文字や記号を読み取り識別する装置
が利用されているが、かかる製造工程における文字や記
号の識別は表示された部品の移動速度を遅滞させないよ
う速やかに行う必要がある。

【０００３】しかし、カメラを通して入力された被識別
パターンを数多くの基準パターンと比較し同定するパタ
ーン認識方法は、一般に識別の対象となる文字や記号が
増加するに伴い基準パターンの数が増加し基準パターン
と比較する時間が長くなる。

【０００４】そこで対象となる文字や記号が増加しても
短時間で基準パターンと比較できるパターン認識装置の
開発が要望されている。

【０００５】

【従来の技術】図５は従来のパターン認識装置を示すブ
ロック図、図６は従来のパターン認識方法を示す模式図
である。

【０００６】図５において従来のパターン認識装置はカ
メラ１から入力された画像信号をデジタル信号化するＡ
Ｄ変換回路21を有し、デジタル信号化された画像信号は
２値化回路22で画素毎に信号レベルが２値化されフレー
ムメモリ23に記憶される。

【０００７】フレームメモリ23に記憶された前記画像信
号からパターン切出回路24によって順次切り出された被
識別パターンは、記憶装置26に予め記憶され比較に際し
順次呼び出された基準パターンとパターン照合回路25に
おいて画素毎に比較される。

【０００８】従来のパターン認識方法では被識別パター
ンと比較する基準パターンがそれぞれの文字や記号に対
応させており、例えば、図６(a) に示す被識別パターン
を図６(b) 、(c) 、(d) に示す基準パターンと比較し一
致しない画素を検出する。

【０００９】パターン照合回路25の出力信号は不一致画
素計数回路27に入力され基準パターンと一致しない画素
数が計数される。全ての基準パターンと比較し不一致画
素数が最小になる基準パターンが被識別パターンに対応
する文字や記号と同定する。

【００１０】即ち、パターン照合回路25は被識別パター
ンと基準パターンの互いに対応する画素を比較できる１
個の比較器を有し、不一致画素計数回路27はパターン照
合回路25が有する１個の比較器から出力される信号を計
数できれば良いことになる。

【００１１】

【発明が解決しようとする課題】しかし、従来のパター
ン認識方法では予め記憶させている基準パターンがそれ
ぞれの文字や記号に対応しているため、文字や記号の種
類が増加するに伴って被識別パターンを基準パターンと
比較する時間が増大するという問題があった。

【００１２】本発明の目的は対象となる文字や記号が増
加しても短時間で基準パターンと比較できるパターン認
識装置を提供することにある。

【００１３】

【課題を解決するための手段】図１は本発明になるパタ
ーン認識方法の原理を示す図である。なお全図を通し同
じ対象物は同一記号で表している。

【００１４】上記課題はマトリクス状に配列された複数
の画素からなる被識別パターンを予め記憶させている基
準パターンと比較し、不一致画素が最少になる基準パタ
ーンを被識別パターンに対応する文字や記号と同定する
パターン認識方法において、複数の基準パターンをマト
リクス状に配列された各画素31が対応するよう重ねて１
個の合成パターン３を形成し、記憶装置に設けられ合成
パターン３のそれぞれの画素31に対応する記憶領域41を
複数のビット42で構成し、合成パターン３の記憶に際し
て記憶領域41の各ビット42をそれぞれ異なる基準パター
ンの画素に割り当て、被識別パターンの二値化信号を画
素毎にビット42に記憶された信号と比較する本発明にな
るパターン認識方法によって達成される。

【００１５】

【作用】図１において複数の基準パターンをマトリクス
状に配列された各画素が対応するよう重ねて１個の合成
パターンを形成し、記憶装置に設けられ合成パターンの
それぞれの画素に対応する記憶領域を複数のビットで構
成し、合成パターンの記憶に際して記憶領域の各ビット
をそれぞれ異なる基準パターンの画素に割り当てること
によって、例えば、各画素に対応する記憶領域が８ビッ
トからなる場合は８種類の基準パターンからなる合成パ
ターンが構成される。

【００１６】基準パターンとの比較に際して被識別パタ
ーンの各画素信号を各ビットに記憶された信号と比較す
ることによって、合成パターンを構成する８種類の基準
パターンのそれぞれの画素と被識別パターンの画素を同
時に比較することが可能になり、対象となる文字や記号
が増加しても短時間で基準パターンと比較できるパター
ン認識装置を実現することができる。

【００１７】

【実施例】以下添付図により本発明の実施例について説
明する。図２は本発明になるパターン認識装置を示すブ
ロック図、図３は本発明になるパターン認識装置の一実
施例を示す回路図、図４は合成パターンを形成する回路
の一例である。

【００１８】本発明になるパターン認識方法は例えば図
６(b) 、(c) 、(d) に示す如く個々に形成された複数の
基準パターンを、マトリクス状に配列された各画素31が
対応する位置に来るよう重ねて図１(a) に示す合成パタ
ーン３が形成されている。

【００１９】このように複数の基準パターンを重ねて構
成されてなる合成パターン３ではそれぞれの画素31の比
重が異なっており、ある画素31は全ての基準パターンに
含まれるがある画素31は全ての基準パターンに含まれず
その中間の画素も存在する。

【００２０】そこで、図１(b) に示す如く記憶装置に設
けられそれぞれ画素31に対応させた記憶領域41を複数の
ビット42で構成し、合成パターン３の記憶に際して記憶
領域41の各ビット42がそれぞれ異なる基準パターンの画
素に割り当てられている。

【００２１】例えば、図６(b) の基準パターンを１桁目
のビット、図６(c) の基準パターンを２桁目のビット、
図６(d) の基準パターンを３桁目のビットに割り当てる
と、その画素31を含む場合は信号（○印）がそれぞれの
ビットに入力されている。

【００２２】即ち、図１(a) において各画素31に表示さ
れた数字はそれぞれの比重を示し２は２桁目のみに信号
が入力されており、同様に、６は２桁目および３桁目
に、７は１桁目と２桁目と３桁目にそれぞれ信号が入力
されていることを示している。

【００２３】本発明になるパターン認識装置は図２に示
す如く記憶装置４が複数のビット42で構成された複数の
記憶領域41を有し、合成パターン３の記憶に際して記憶
領域41の各ビット42がそれぞれ異なる基準パターンの画
素に割り当てられている。

【００２４】記憶装置４に記憶されている合成パターン
３の画素と被識別パターンを構成する画素を比較するパ
ターン照合回路５は、記憶領域41を構成する各ビット42
に対応した複数の比較器51を具えており各ビット42から
それぞれ信号が入力される。

【００２５】従来のパターン認識装置と同様に被識別パ
ターンがフレームメモリからパターン切出回路によって
切り出され、基準パターンとの比較に際して被識別パタ
ーンの各画素信号33が順次パターン照合回路５の全ての
比較器51に入力される。

【００２６】被識別パターンの各画素信号33は順次記憶
領域41からパターン照合回路５に入力される画素信号と
対応しており、各ビット42から入力される信号と比較す
ることにより被識別パターンを複数の基準パターンと同
時に比較することができる。

【００２７】一方、不一致画素計数回路６は比較器51か
ら出力されるパルスをそれぞれ計数する複数のカウンタ
61を具えており、比較器51が検出した基準パターンと一
致しない被識別パターンの画素の数はビット毎にカウン
タ61によって計数される。

【００２８】即ち、記憶装置４に記憶されている合成パ
ターン３とフレームメモリから切り出された被識別パタ
ーンを比較し、不一致画素数が最少のビットに対応する
基準パターンを被識別パターンに対応する文字や記号と
同定することができる。

【００２９】本発明になるパターン認識装置の一実施例
は図３に示す如く合成パターンを記憶するための辞書バ
ッファ71を有し、合成パターンの各画素に対応する記憶
領域は８個のビットがそれぞれ異なる基準パターンの画
素に割り当てられている。

【００３０】また、パターン切出回路によりフレームメ
モリから切り出された被識別パターンを記憶するフレー
ムバッファ72を有し、辞書バッファ71とフレームバッフ
ァ72のアドレスはアドレス選択回路73から出力される信
号に基づいて選択される。

【００３１】辞書バッファ71のアドレスが選択されると
対応する記憶領域から合成パターンの画素を示す辞書デ
ータが出力され、フレームバッファ72のアドレスが選択
されると対応する記憶領域から被識別パターンの画素を
示すデータが出力される。

【００３２】なお、被識別パターンの各画素に対応する
フレームバッファ72の記憶領域は８個のビットによって
構成されており、フレームデータとして出力する際は出
力側に設けられたセレクタ74により８個のビットの中か
ら１個のビットを選択する。

【００３３】アドレス選択回路73はＦＦ回路75とクロッ
ク発生器76とＸアドレス更新回路77およびＹアドレス更
新回路78を有し、スタートパルス79が入力されるとＦＦ
回路75のＱ端子がオンになりＡＮＤ回路80からサンプル
クロック信号が出力される。

【００３４】一方、スタートパルス79はＹアドレス更新
回路78のＲ端子に入力されＹアドレス更新回路78をリセ
ットすると共に、更新回路切換用のＯＲ回路81を介して
Ｘアドレス更新回路77のＲ端子にも入力されＸアドレス
更新回路77をリセットする。

【００３５】Ｘアドレス更新回路77はサンプルクロック
信号が入力される毎に出力するＸデータを０から最大値
まで順次更新し、ＸデータがＸ方向の画素数に相当する
最大値に達するとキャリーパルスを出力しＯＲ回路81を
介して自身をリセットする。

【００３６】Ｘアドレス更新回路77から出力されるキャ
リーパルスはＯＲ回路81の他にＹアドレス更新回路78に
も入力されており、キャリーパルスが入力される毎にＹ
アドレス更新回路78は出力するＹデータを最大値に達す
るまで０から順次更新する。

【００３７】ＸデータおよびＹデータはアドレスを選択
するための信号として辞書バッファ71とフレームバッフ
ァ72に入力され、Ｘデータの下位３桁は入力された８ビ
ットの情報からフレームデータを選択する信号としてセ
レクタ74に入力されている。

【００３８】パターン照合回路５はそれぞれコンパレー
タ52とＡＮＤ回路53が直列に接続されてなる８組の比較
器51を具えており、辞書バッファ71から出力される８ビ
ットの辞書データは各桁毎に分割されそれぞれ異なるコ
ンパレータ52に入力される。

【００３９】また、フレームバッファ72から全てのコン
パレータ52にセレクタ74を介して１ビットのフレームデ
ータが入力され、同一コンパレータ52に入力された辞書
データとフレームデータが一致しない場合はＡＮＤ回路
53からパルスが出力される。

【００４０】一方、不一致画素計数回路６はパターン照
合回路５のＡＮＤ回路53がそれぞれ接続されてなる８個
のカウンタ61を有し、被識別パターンの全ての画素を合
成パターンの各画素と比較する間にＡＮＤ回路53が出力
するパルスを計数している。

【００４１】合成パターンを形成する回路は図４に示す
如くパターン認識装置と同様に辞書バッファ71とフレー
ムバッファ72を有し、辞書バッファ71とフレームバッフ
ァ72のアドレスはアドレス選択回路73から出力される信
号に基づいて選択される。

【００４２】パターン認識装置とは異なり新規に登録さ
れる基準パターンに割り当てるビット位置を指定するビ
ット登録回路83、および辞書バッファ71内の合成パター
ンとフレームバッファ72内の新規登録パターンを合成す
る合成回路84を具えている。

【００４３】ビット登録回路83は新規登録パターンのビ
ット位置を16進法で示す登録番号データを出力する登録
バッファ85と、登録番号データを指定ビットのみが
“１”でその他が“０”になる８ビットのデータに変換
するデコーダ86を具えている。

【００４４】一方、合成回路84は辞書バッファ71から出
力される辞書データを８個のＡＮＤ回路87にそれぞれ入
力するバッファ88と、登録番号データに基づいて指定さ
れたビット以外のＡＮＤ回路87にマスクを掛ける８個の
インバータ89を具えている。

【００４５】また、合成回路84は１ビットのフレームデ
ータと８ビットの登録番号データを合成する８個のＡＮ
Ｄ回路90を具え、ＡＮＤ回路87とＡＮＤ回路90から出力
される辞書系データとフレーム系データは８個のＯＲ回
路91によって合成される。

【００４６】８個のＯＲ回路91によって合成された８ビ
ットのデータはバッファ92を介して辞書バッファ71に入
力されており、辞書バッファ71およびフレームバッファ
72から次のデータを出力する前に合成されたデータは辞
書バッファ71に記憶される。

【００４７】このように複数の基準パターンをマトリク
ス状に配列された各画素が対応するよう重ねて１個の合
成パターンを形成し、記憶装置に設けられ合成パターン
のそれぞれの画素に対応する記憶領域を複数のビットで
構成し、合成パターンの記憶に際して記憶領域の各ビッ
トをそれぞれ異なる基準パターンの画素に割り当てるこ
とによって、例えば、各画素に対応する記憶領域が８ビ
ットからなる場合は８種類の基準パターンからなる合成
パターンが構成される。

【００４８】基準パターンとの比較に際して被識別パタ
ーンの各画素信号を各ビットに記憶された信号と比較す
ることによって、合成パターンを構成する８種類の基準
パターンのそれぞれの画素と被識別パターンの画素を同
時に比較することが可能になり、対象となる文字や記号
が増加しても短時間で基準パターンと比較できるパター
ン認識装置を実現することができる。

【００４９】

【発明の効果】上述の如く本発明によれば対象となる文
字や記号が増加しても短時間で基準パターンと比較でき
るパターン認識装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明になるパターン認識方法の原理を示す
図である。

【図２】 本発明になるパターン認識装置を示すブロッ
ク図である。

【図３】 本発明になるパターン認識装置の一実施例を
示す回路図である。

【図４】 合成パターンを形成する回路の一例である。

【図５】 従来のパターン認識装置を示すブロック図で
ある。

【図６】 従来のパターン認識方法を示す模式図であ
る。

【符号の説明】

３ 合成パターン ４ 記憶装置 ５ パターン照合回路 ６ 不一致画素計数回
路 31 画素 33 画素信号 41 記憶領域 42 ビット 51 比較器 52 コンパレータ 53 ＡＮＤ回路 61 カウンタ 71 辞書バッファ 72 フレームバッファ 73 アドレス選択回路 74 セレクタ 75 ＦＦ回路 76 クロック発生器 77 Ｘアドレス更新回路 78 Ｙアドレス更新回
路 79 スタートパルス 80 ＡＮＤ回路 81 ＯＲ回路 83 ビット登録回路 84 合成回路 85 登録バッファ 86 デコーダ 87 ＡＮＤ回路 88 バッファ 89 インバータ 90 ＡＮＤ回路 91 ＯＲ回路 92 バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配列された複数の画素か
   らなる被識別パターンを予め記憶させている基準パター
   ンと比較し、不一致画素の最も少ない該基準パターンを
   もって被識別パターンと同定するパターン認識方法にお
   いて、 複数の基準パターンをマトリクス状に配列された各画素
   (31)が対応するよう重ねて１個の合成パターン(3) を形
   成し、記憶装置に設けられ該合成パターン(3)のそれぞ
   れの画素(31)に対応する記憶領域(41)を複数のビット(4
   2)で構成し、 該合成パターン(3) の記憶に際して該記憶領域(41)の各
   ビット(42)をそれぞれ異なる基準パターンの画素に割り
   当て、被識別パターンの二値化信号を画素毎に該ビット
   (42)に記憶された信号と比較することを特徴とするパタ
   ーン認識方法。
2. 【請求項２】 マトリクス状に配列された複数の画素か
   らなる被識別パターンを予め記憶させている基準パター
   ンと比較し、不一致画素の最も少ない該基準パターンを
   もって被識別パターンと同定するパターン認識装置にお
   いて、 複数のビット(42)からなり複数の基準パターンからなる
   合成パターンの各画素に対応する複数の記憶領域(41)を
   有し、該合成パターンの記憶に際して該ビット(42)がそ
   れぞれ異なった基準パターンの画素に割り当てられる記
   憶装置(4) と、 パターンの比較に際し該記憶領域(41)を構成する各ビッ
   ト(42)からそれぞれ信号が入力される複数の比較器(51)
   を有し、各ビット(42)に格納された信号と被識別パター
   ンを構成する各画素の信号レベルを比較するパターン照
   合回路(5) と、 該パターン照合回路(5) を構成する複数の該比較器(51)
   の出力パルスをそれぞれ計数する複数のカウンタ(61)を
   有し、一致しない画素の数をビット毎に計数する不一致
   画素計数回路(6) とを具えてなることを特徴としたパタ
   ーン認識装置。