JPH06187779A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06187779A JPH06187779A JP5214172A JP21417293A JPH06187779A JP H06187779 A JPH06187779 A JP H06187779A JP 5214172 A JP5214172 A JP 5214172A JP 21417293 A JP21417293 A JP 21417293A JP H06187779 A JPH06187779 A JP H06187779A
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Abstract
(57)【要約】
【目的】 プリチャージ期間にもデータの読み出し，書
き込みを可能とし、さらに同一ワードラインのデータを
シリアルに読み出すことが可能となる、ランダムアクセ
ス可能な半導体記憶装置を提供すること。 【構成】 ランダムアクセス可能なメモリセルを半導体
基板上にマトリックス状に集積形成したメモリセル群３
と、メモリセル群３中のメモリセルを複数個共通接続し
たビット線ＢＬと、これらのビット線ＢＬを対にし、対
にしたビット線ＢＬi ，／ＢＬi 間の電位差をセンスす
るセンスアンプ１とを備えた半導体記憶装置において、
自己センス増幅能力のあるレジスタ４のデータ記憶ノー
ドＡｉ，／Ａｉが、ビット線ＢＬi ，／ＢＬi にトラン
スファゲートＱ３０，Ｑ３１を介して接続され、メモリ
セルからレジスタ４へのデータ転送後、外部入力トリガ
ー信号／ＣＡＳに同期してレジスタ４のデータが入出力
線を介して順次読み出される。
き込みを可能とし、さらに同一ワードラインのデータを
シリアルに読み出すことが可能となる、ランダムアクセ
ス可能な半導体記憶装置を提供すること。 【構成】 ランダムアクセス可能なメモリセルを半導体
基板上にマトリックス状に集積形成したメモリセル群３
と、メモリセル群３中のメモリセルを複数個共通接続し
たビット線ＢＬと、これらのビット線ＢＬを対にし、対
にしたビット線ＢＬi ，／ＢＬi 間の電位差をセンスす
るセンスアンプ１とを備えた半導体記憶装置において、
自己センス増幅能力のあるレジスタ４のデータ記憶ノー
ドＡｉ，／Ａｉが、ビット線ＢＬi ，／ＢＬi にトラン
スファゲートＱ３０，Ｑ３１を介して接続され、メモリ
セルからレジスタ４へのデータ転送後、外部入力トリガ
ー信号／ＣＡＳに同期してレジスタ４のデータが入出力
線を介して順次読み出される。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセス可能
な半導体記憶装置に関する。
な半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の高速化のために
数多くの新機能の発明，開発がなされてきた。ページモ
ードやニブルモードは高速化のために考案された代表的
なモードである。
数多くの新機能の発明，開発がなされてきた。ページモ
ードやニブルモードは高速化のために考案された代表的
なモードである。
【０００３】しかしながら、ページモードでは選択ワー
ド線を次のワード線に変更する場合に、またニブルモー
ドでは選択４ビットを次の４ビットに変更する場合に、
必ずビット線及びクロック・ジェネレータのプリチャー
ジを必要とする。アクセスタイムが１００ｎｓと非常に
高速なＭＯＳダイナミックＲＡＭにおいても、ビット線
及びクロック・ジェネレータのプリチャージに１００ｎ
ｓも費やす。また、ページモードでは、外部から入力さ
れるカラムアドレスと次のカラムアドレスとの間には、
カラムアドレスバッファ及びカラムデコーダのリセット
及びプリチャージが必要である。更に高速化が要求され
る現在、上記したプリチャージに要する無駄な時間が問
題となっている。
ド線を次のワード線に変更する場合に、またニブルモー
ドでは選択４ビットを次の４ビットに変更する場合に、
必ずビット線及びクロック・ジェネレータのプリチャー
ジを必要とする。アクセスタイムが１００ｎｓと非常に
高速なＭＯＳダイナミックＲＡＭにおいても、ビット線
及びクロック・ジェネレータのプリチャージに１００ｎ
ｓも費やす。また、ページモードでは、外部から入力さ
れるカラムアドレスと次のカラムアドレスとの間には、
カラムアドレスバッファ及びカラムデコーダのリセット
及びプリチャージが必要である。更に高速化が要求され
る現在、上記したプリチャージに要する無駄な時間が問
題となっている。
【０００４】
【発明が解決しようとする課題】このように従来、プリ
チャージに要する時間が、半導体記憶装置の高速化を妨
げる要因となっていた。本発明は、上記事情を考慮して
なされたもので、その目的とするところは、プリチャー
ジ期間にもデータの読み出し，書き込みを可能とした、
ランダムアクセス可能な半導体記憶装置を提供すること
にある。
チャージに要する時間が、半導体記憶装置の高速化を妨
げる要因となっていた。本発明は、上記事情を考慮して
なされたもので、その目的とするところは、プリチャー
ジ期間にもデータの読み出し，書き込みを可能とした、
ランダムアクセス可能な半導体記憶装置を提供すること
にある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成を採用している。即ち本発明
は、ランダムアクセス可能なメモリセルを半導体基板上
にマトリックス状に集積形成してなるメモリセルアレイ
と、これらのメモリセルアレイ中のメモリセルを複数個
共通接続したビット線と、これらのビット線を対にし
て、この対にしたビット線間の電位差をセンスするセン
スアンプとを備えた半導体記憶装置において、自己セン
ス増幅能力のあるレジスタのデータ記憶ノードである第
１，第２のノードが、対をなすビット線にトランスファ
ゲートを介してそれぞれ接続され、ランダムアクセス可
能なメモリセルからレジスタへのデータ転送後、外部入
力トリガー信号に同期してレジスタのデータが入出力線
を介して順次読み出されることを特徴とする。
に本発明は次のような構成を採用している。即ち本発明
は、ランダムアクセス可能なメモリセルを半導体基板上
にマトリックス状に集積形成してなるメモリセルアレイ
と、これらのメモリセルアレイ中のメモリセルを複数個
共通接続したビット線と、これらのビット線を対にし
て、この対にしたビット線間の電位差をセンスするセン
スアンプとを備えた半導体記憶装置において、自己セン
ス増幅能力のあるレジスタのデータ記憶ノードである第
１，第２のノードが、対をなすビット線にトランスファ
ゲートを介してそれぞれ接続され、ランダムアクセス可
能なメモリセルからレジスタへのデータ転送後、外部入
力トリガー信号に同期してレジスタのデータが入出力線
を介して順次読み出されることを特徴とする。
【０００６】
【作用】本発明によれば、従来データのアクセスが不可
能であったビット線のプリチャージ期間にも外部的には
データの読み出し，書き込みが可能になる。即ち、無駄
な時間がなくなって連続的なアクセスが可能になり、半
導体記憶装置の高速化が図られる。
能であったビット線のプリチャージ期間にも外部的には
データの読み出し，書き込みが可能になる。即ち、無駄
な時間がなくなって連続的なアクセスが可能になり、半
導体記憶装置の高速化が図られる。
【０００７】また、ランダムアクセス可能なメモリセル
のデータをレジスタに転送した後、外部入力トリガー信
号に同期してレジスタからデータを読み出すことによ
り、同一ワードラインのデータをシリアルに読み出すこ
とが可能となる。
のデータをレジスタに転送した後、外部入力トリガー信
号に同期してレジスタからデータを読み出すことによ
り、同一ワードラインのデータをシリアルに読み出すこ
とが可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＭＯＳ−ｄＲ
ＡＭの要部構成を示す回路図である。この実施例は折返
し型ビット線構成のｄＲＡＭに適用した例であり、図で
は、ｉ番目の一対のビット線ＢＬi ，／ＢＬi に接続さ
れている部分のみを示している。
する。図１は、本発明の一実施例に係わるＭＯＳ−ｄＲ
ＡＭの要部構成を示す回路図である。この実施例は折返
し型ビット線構成のｄＲＡＭに適用した例であり、図で
は、ｉ番目の一対のビット線ＢＬi ，／ＢＬi に接続さ
れている部分のみを示している。
【０００９】センスアンプ１は、ＭＯＳＦＥＴ−Ｑ１１
〜Ｑ２１及びプルアップ用キャパシタＣ１１，Ｃ１２か
ら構成されている。Ｑ１１，Ｑ１２は、ドライバ用であ
り、これらのソースはクロック線φSEに接続されてい
る。Ｑ１３，Ｑ１４はアクティブ・プルアップ用の負荷
として作用するもので、そのドレインは電源ＶDDに接続
され、ソースはそれぞれビット線ＢＬi ，／ＢＬi に接
続されている。Ｑ１５，Ｑ１６及びＣ１１，Ｃ１２がプ
ルアップ回路を構成している。
〜Ｑ２１及びプルアップ用キャパシタＣ１１，Ｃ１２か
ら構成されている。Ｑ１１，Ｑ１２は、ドライバ用であ
り、これらのソースはクロック線φSEに接続されてい
る。Ｑ１３，Ｑ１４はアクティブ・プルアップ用の負荷
として作用するもので、そのドレインは電源ＶDDに接続
され、ソースはそれぞれビット線ＢＬi ，／ＢＬi に接
続されている。Ｑ１５，Ｑ１６及びＣ１１，Ｃ１２がプ
ルアップ回路を構成している。
【００１０】Ｑ１８，Ｑ１９は、それぞれＱ１３，Ｑ１
４のゲートをプリチャージするためのもの、Ｑ１７，Ｑ
２０，Ｑ２１はビット線ＢＬi ，／ＢＬi 及びセンスア
ンプのノードをプリチャージするものであり、これらの
ゲートはいずれもプリチャージ用クロック線φ2 に接続
されている。
４のゲートをプリチャージするためのもの、Ｑ１７，Ｑ
２０，Ｑ２１はビット線ＢＬi ，／ＢＬi 及びセンスア
ンプのノードをプリチャージするものであり、これらの
ゲートはいずれもプリチャージ用クロック線φ2 に接続
されている。
【００１１】ビット線ＢＬi ，／ＢＬi にはそれぞれ一
つずつダミーセル２1 ，２2 が接続されている。一方の
ダミーセル２1 は、ＭＯＳＦＥＴ−Ｑ２２，Ｑ２３及び
キャパシタＣ１３からなり，他方のダミーセル２2 はＭ
ＯＳＦＥＴ−Ｑ２４，Ｑ２５及びキャパシタＣ１４から
なる。これらダミーセルのＱ２２，Ｑ２５はそれぞれダ
ミーワード線ＤＷＬ1 ，ＤＷＬ2 により選択され、また
Ｑ２３，Ｑ２４はクロック線φ3 により同時に選択され
るようになっている。キャパシタＣ１３，Ｃ１４の基準
電位端子は、電源ＶDD又はＶSS或いは（１／２）ＶDDに
接続されている。
つずつダミーセル２1 ，２2 が接続されている。一方の
ダミーセル２1 は、ＭＯＳＦＥＴ−Ｑ２２，Ｑ２３及び
キャパシタＣ１３からなり，他方のダミーセル２2 はＭ
ＯＳＦＥＴ−Ｑ２４，Ｑ２５及びキャパシタＣ１４から
なる。これらダミーセルのＱ２２，Ｑ２５はそれぞれダ
ミーワード線ＤＷＬ1 ，ＤＷＬ2 により選択され、また
Ｑ２３，Ｑ２４はクロック線φ3 により同時に選択され
るようになっている。キャパシタＣ１３，Ｃ１４の基準
電位端子は、電源ＶDD又はＶSS或いは（１／２）ＶDDに
接続されている。
【００１２】メモリセル群３は、図ではワード線ＷＬ1
，ＷＬ2 ，ＷＬ(n-1) 及びＷＬn により選択される４
個のメモリセルを示している。これらのメモリセルのキ
ャパシタの基準電位端子もＶDD，ＶSS又は（１／２）Ｖ
DDに接続されている。
，ＷＬ2 ，ＷＬ(n-1) 及びＷＬn により選択される４
個のメモリセルを示している。これらのメモリセルのキ
ャパシタの基準電位端子もＶDD，ＶSS又は（１／２）Ｖ
DDに接続されている。
【００１３】ラッチ型メモリセル（レジスタ）４は、Ｍ
ＯＳＦＥＴ−Ｑ３２，Ｑ３３を用いたフリップフロップ
により構成されており、自己センス増幅機能を有する。
Ｑ３０，Ｑ３１は、このラッチ型メモリセル４の２つの
ノードＡｉ，／Ａｉをそれぞれビット線ＢＬi ，／ＢＬ
i に接続するトランスファゲートである。これらトラン
スファゲートとしてのＭＯＳＦＥＴ−Ｑ３０，Ｑ３１の
ゲートはクロックφ４により制御される。
ＯＳＦＥＴ−Ｑ３２，Ｑ３３を用いたフリップフロップ
により構成されており、自己センス増幅機能を有する。
Ｑ３０，Ｑ３１は、このラッチ型メモリセル４の２つの
ノードＡｉ，／Ａｉをそれぞれビット線ＢＬi ，／ＢＬ
i に接続するトランスファゲートである。これらトラン
スファゲートとしてのＭＯＳＦＥＴ−Ｑ３０，Ｑ３１の
ゲートはクロックφ４により制御される。
【００１４】Ｑ３４，Ｑ３５は、ビット線ＢＬi ，／Ｂ
Ｌi 或いはノードＡｉ，／Ａｉをそれぞれ入出力線 I/
O，／I/O に接続するトランスファゲートである。これ
らＭＯＳＦＥＴ−Ｑ３４，Ｑ３５のゲートはカラム選択
線ＣＳＬｉに接続されている。
Ｌi 或いはノードＡｉ，／Ａｉをそれぞれ入出力線 I/
O，／I/O に接続するトランスファゲートである。これ
らＭＯＳＦＥＴ−Ｑ３４，Ｑ３５のゲートはカラム選択
線ＣＳＬｉに接続されている。
【００１５】次に、このように構成されたｄＲＡＭの動
作を、図２及び図３を参照して次に説明する。図２は、
通常のアクセス動作の他にラッチ型メモリセルのデータ
をビット線プリチャージ期間に入出力線に転送する動作
を説明するための信号波形である。
作を、図２及び図３を参照して次に説明する。図２は、
通常のアクセス動作の他にラッチ型メモリセルのデータ
をビット線プリチャージ期間に入出力線に転送する動作
を説明するための信号波形である。
【００１６】最初クロック線φ2 のレベルは（３／２）
ＶDD程度にあり、ビット線は全てプリチャージされてい
る。いま、ｉ番目のセンスアンプ１に着目し、メモリセ
ルのキャパシタＣ１５のノードＮ１３にはＶPP，ラッチ
型メモリセル４のＡｉ，／ＡｉにはそれぞれＶSS，ＶDD
の初期電圧が書き込まれていたとする。
ＶDD程度にあり、ビット線は全てプリチャージされてい
る。いま、ｉ番目のセンスアンプ１に着目し、メモリセ
ルのキャパシタＣ１５のノードＮ１３にはＶPP，ラッチ
型メモリセル４のＡｉ，／ＡｉにはそれぞれＶSS，ＶDD
の初期電圧が書き込まれていたとする。
【００１７】図２において、／ＲＡＳ（第１の外部入力
トリガー信号）が／ＣＡＳ（第２の外部入力トリガー信
号）よりも早くＶIHからＶILになると、φ2 が（３／
２）ＶDDからＶSSに下がり、ワード線ＷＬ1 とダミーワ
ード線ＤＷ2 のレベルがＶSSから（３／２）ＶDDまで上
がると、Ｑ２６，Ｑ２５が導通し、Ｃ１４，Ｃ１５の内
容がそれぞれビット線ＢＬi ，／ＢＬi に伝わる。次に
クロックφSEがＶDD−Ｖthから徐々にＶSSまで下がりセ
ンスアンプ１が活性化されると、ダミーセルを読み出し
たビット線／ＢＬi のレベルはＶSSに下がる。論理
“１”を読み出したビット線ＢＬi のレベルは／ＢＬi
のカップリング及びレーシングにより僅かに下がるが、
クロックφ1 がＶSSからＶDDに上がってアクティブプル
アップがかかり、Ｑ１３が導通すると、再びＶPPに復帰
する。
トリガー信号）が／ＣＡＳ（第２の外部入力トリガー信
号）よりも早くＶIHからＶILになると、φ2 が（３／
２）ＶDDからＶSSに下がり、ワード線ＷＬ1 とダミーワ
ード線ＤＷ2 のレベルがＶSSから（３／２）ＶDDまで上
がると、Ｑ２６，Ｑ２５が導通し、Ｃ１４，Ｃ１５の内
容がそれぞれビット線ＢＬi ，／ＢＬi に伝わる。次に
クロックφSEがＶDD−Ｖthから徐々にＶSSまで下がりセ
ンスアンプ１が活性化されると、ダミーセルを読み出し
たビット線／ＢＬi のレベルはＶSSに下がる。論理
“１”を読み出したビット線ＢＬi のレベルは／ＢＬi
のカップリング及びレーシングにより僅かに下がるが、
クロックφ1 がＶSSからＶDDに上がってアクティブプル
アップがかかり、Ｑ１３が導通すると、再びＶPPに復帰
する。
【００１８】次にクロックφ4 がＶSSから（３／２）Ｖ
PPまで上がり、Ｑ３０，Ｑ３１が導通すると、ビット線
ＢＬi ，／ＢＬi の内容がラッチ型メモリセル４のノー
ドＡｉ，／Ａｉに伝わる。図２の場合、書き込まれる前
のＡｉの状態は論理“０”であったため、Ａｉのレベル
はＶSSからＶDDに上がっている。／Ａｉはこれと逆であ
る。
PPまで上がり、Ｑ３０，Ｑ３１が導通すると、ビット線
ＢＬi ，／ＢＬi の内容がラッチ型メモリセル４のノー
ドＡｉ，／Ａｉに伝わる。図２の場合、書き込まれる前
のＡｉの状態は論理“０”であったため、Ａｉのレベル
はＶSSからＶDDに上がっている。／Ａｉはこれと逆であ
る。
【００１９】その後、例えばｉ番目のカラムが選択さ
れ、ＣＳＬｉのレベルがＶSSから（３／２）ＶDDに上が
ると、ビット線ＢＬi ，／ＢＬi 及びノードＡｉ，／Ａ
ｉが入出力線 I/O，／I/O に接続される。I/O はＶDDを
保ち、／I/O はＶDDからＶSSに下がり、出力バッファＤ
out がＨizから論理“１”のＶOHを出力する。ビット線
に入出力線が接続されているこの状態では、ラッチ型メ
モリセルを介さなくても直接メモリセルにデータの読み
出し，書き込みを行うことができる。
れ、ＣＳＬｉのレベルがＶSSから（３／２）ＶDDに上が
ると、ビット線ＢＬi ，／ＢＬi 及びノードＡｉ，／Ａ
ｉが入出力線 I/O，／I/O に接続される。I/O はＶDDを
保ち、／I/O はＶDDからＶSSに下がり、出力バッファＤ
out がＨizから論理“１”のＶOHを出力する。ビット線
に入出力線が接続されているこの状態では、ラッチ型メ
モリセルを介さなくても直接メモリセルにデータの読み
出し，書き込みを行うことができる。
【００２０】次に／ＣＡＳがＶILからＶIHになると、ク
ロックφ4 ，ワード線ＷＬ1 ，ダミーワード線ＤＷＬ1
が（３／２）ＶDDからＶSSまで下がり、ビット線ＢＬi
，／ＢＬi とラッチ型メモリセル４が切り離された状
態でクロックφ2 がＶSSから（３／２）ＶDDまで上が
り、ビット線のプリチャージが開始される。
ロックφ4 ，ワード線ＷＬ1 ，ダミーワード線ＤＷＬ1
が（３／２）ＶDDからＶSSまで下がり、ビット線ＢＬi
，／ＢＬi とラッチ型メモリセル４が切り離された状
態でクロックφ2 がＶSSから（３／２）ＶDDまで上が
り、ビット線のプリチャージが開始される。
【００２１】即ち、第２の外部入力トリガー信号（／Ｃ
ＡＳ）に同期して、トランスファゲートＱ３０，Ｑ３１
は非導通状態になり、ビット線ＢＬi ，／ＢＬi とラッ
チ型メモリセル４が切り離される。
ＡＳ）に同期して、トランスファゲートＱ３０，Ｑ３１
は非導通状態になり、ビット線ＢＬi ，／ＢＬi とラッ
チ型メモリセル４が切り離される。
【００２２】そして次に、／ＣＡＳがＶIHからＶILに再
び下がり、ｊ番目のカラムが選択されると、ビット線と
は既に切り離されているｊ番目のラッチ型メモリセル
（図示せず）のデータが入出力線に転送される。図２で
はこのｊ番目のラッチ型メモリセルの内容はＡｊ＝ＶS
S，／Ａｊ＝ＶDDであったことを示している。
び下がり、ｊ番目のカラムが選択されると、ビット線と
は既に切り離されているｊ番目のラッチ型メモリセル
（図示せず）のデータが入出力線に転送される。図２で
はこのｊ番目のラッチ型メモリセルの内容はＡｊ＝ＶS
S，／Ａｊ＝ＶDDであったことを示している。
【００２３】このように、第１の外部入力トリガー信号
（／ＲＡＳ）が、ランダムアクセス可能なメモリセルを
ビット線ＢＬ，／ＢＬへ読み出すことと、ビット線セン
スアンプのセンス動作をすることを司り、第２の外部入
力トリガー信号（／ＣＡＳ）がラッチ型メモリセル４へ
転送されたデータを入出力線を介して出力バッファから
読み出すことを司る。即ち、ランダムアクセス可能なメ
モリセルから、ラッチ型メモリセル４へのデータ転送後
は、／ＣＡＳに同期してラッチ型メモリセル４のデータ
が入出力線 I/O，／I/O を介して、出力バッファＤout
からｉ番目，ｊ番目と順次読み出される。こうして、ラ
ッチ型メモリセル４から出力バッファＤout への連続的
な高速読み出しが行える。
（／ＲＡＳ）が、ランダムアクセス可能なメモリセルを
ビット線ＢＬ，／ＢＬへ読み出すことと、ビット線セン
スアンプのセンス動作をすることを司り、第２の外部入
力トリガー信号（／ＣＡＳ）がラッチ型メモリセル４へ
転送されたデータを入出力線を介して出力バッファから
読み出すことを司る。即ち、ランダムアクセス可能なメ
モリセルから、ラッチ型メモリセル４へのデータ転送後
は、／ＣＡＳに同期してラッチ型メモリセル４のデータ
が入出力線 I/O，／I/O を介して、出力バッファＤout
からｉ番目，ｊ番目と順次読み出される。こうして、ラ
ッチ型メモリセル４から出力バッファＤout への連続的
な高速読み出しが行える。
【００２４】図３はラッチ型メモリセルに書き込まれた
データをメモリセルに転送する場合の動作を説明する信
号波形である。図３において、／ＣＡＳが／ＲＡＳより
も早くＶIHからＶILになると、クロックφ2 が（３／
２）ＶDDからＶSSに下がりビット線はフローティング状
態になる。そしてワード線及びダミーワード線より早く
クロックφ4 がＶSSから（３／２）ＶDDに上がる。ラッ
チ型メモリセル４はスタティック型のメモリセルである
から、クロックφ4 によりＭＯＳＦＥＴ−Ｑ３０，Ｑ３
１が導通すると、Ａｉと／Ａｉの内容がＢＬi と／ＢＬ
i にそれぞれ転送され、ＢＬi のレベルはＶDDからＶSS
に下がり，／ＢＬi のレベルはＶDDを保つ。その後ワー
ド線ＷＬ１及びダミーワード線ＤＷＬ2 が選択される
と、メモリセルのキャパシタＣ１５にＡｉの内容である
論理“１”が書き込まれる。
データをメモリセルに転送する場合の動作を説明する信
号波形である。図３において、／ＣＡＳが／ＲＡＳより
も早くＶIHからＶILになると、クロックφ2 が（３／
２）ＶDDからＶSSに下がりビット線はフローティング状
態になる。そしてワード線及びダミーワード線より早く
クロックφ4 がＶSSから（３／２）ＶDDに上がる。ラッ
チ型メモリセル４はスタティック型のメモリセルである
から、クロックφ4 によりＭＯＳＦＥＴ−Ｑ３０，Ｑ３
１が導通すると、Ａｉと／Ａｉの内容がＢＬi と／ＢＬ
i にそれぞれ転送され、ＢＬi のレベルはＶDDからＶSS
に下がり，／ＢＬi のレベルはＶDDを保つ。その後ワー
ド線ＷＬ１及びダミーワード線ＤＷＬ2 が選択される
と、メモリセルのキャパシタＣ１５にＡｉの内容である
論理“１”が書き込まれる。
【００２５】以上のようにして本実施例によれば、プリ
チャージのみの無駄な時間がなくなり、連続的な高速ア
クセスが可能なｄＲＡＭが得られる。本発明は上記実施
例に限られるものではなく、種々変形して実施すること
ができる。例えば実施例では、折返し型ビット線構成の
場合を説明したが、いわゆるオープンエンド型ビット線
構成のｄＲＡＭにも原理的には本発明を適用することが
できる。またスタティックＲＡＭにもやはり本発明を適
用することが可能である。
チャージのみの無駄な時間がなくなり、連続的な高速ア
クセスが可能なｄＲＡＭが得られる。本発明は上記実施
例に限られるものではなく、種々変形して実施すること
ができる。例えば実施例では、折返し型ビット線構成の
場合を説明したが、いわゆるオープンエンド型ビット線
構成のｄＲＡＭにも原理的には本発明を適用することが
できる。またスタティックＲＡＭにもやはり本発明を適
用することが可能である。
【００２６】
【発明の効果】以上詳述したように本発明によれば、対
をなすビット線にトランスファゲートを介して自己セン
ス増幅能力のあるレジスタを接続し、ランダムアクセス
可能なメモリセルからレジスタへのデータ転送後、外部
入力トリガー信号に同期してレジスタのデータを入出力
線を介して順次読み出すことにより、従来データのアク
セスが不可能であったビット線のプリチャージ期間にも
外部的にはデータの読み出し，書き込みが可能になる。
即ち、無駄な時間がなくなって連続的なアクセスが可能
になり、半導体記憶装置の高速化が図られる。また、ラ
ンダムアクセス可能なメモリセルのデータをレジスタに
転送した後、外部入力トリガー信号に同期してレジスタ
からデータを読み出すことにより、同一ワードラインの
データをシリアルに読み出すことが可能となる。
をなすビット線にトランスファゲートを介して自己セン
ス増幅能力のあるレジスタを接続し、ランダムアクセス
可能なメモリセルからレジスタへのデータ転送後、外部
入力トリガー信号に同期してレジスタのデータを入出力
線を介して順次読み出すことにより、従来データのアク
セスが不可能であったビット線のプリチャージ期間にも
外部的にはデータの読み出し，書き込みが可能になる。
即ち、無駄な時間がなくなって連続的なアクセスが可能
になり、半導体記憶装置の高速化が図られる。また、ラ
ンダムアクセス可能なメモリセルのデータをレジスタに
転送した後、外部入力トリガー信号に同期してレジスタ
からデータを読み出すことにより、同一ワードラインの
データをシリアルに読み出すことが可能となる。
【図１】本発明の一実施例に係わるｄＲＡＭの構成を示
す図。
す図。
【図２】実施例のｄＲＡＭの動作を説明するための信号
波形図。
波形図。
【図３】実施例のｄＲＡＭの動作を説明するための信号
波形図。
波形図。
１…センスアンプ ２1 ，２2 …ダミーセル ３…メモリセル群 ４…ラッチ型メモリセル（レジスタ） ＢＬ，／ＢＬ…ビット線 ＷＬ1 ，ＷＬ2 ，ＷＬ(n-1) ，ＷＬn …ワード線 Ｑ３０，Ｑ３１…ＭＯＳトランジスタ（トランスファゲ
ート）
ート）
Claims (3)
- 【請求項１】ランダムアクセス可能なメモリセルを半導
体基板上にマトリックス状に集積形成してなるメモリセ
ルアレイと、これらのメモリセルアレイ中のメモリセル
を複数個共通接続したビット線と、これらのビット線を
対にして、この対にしたビット線間の電位差をセンスす
るセンスアンプとを備えた半導体記憶装置において、 自己センス増幅能力のあるレジスタのデータ記憶ノード
である第１，第２のノードが、前記対をなすビット線に
トランスファゲートを介してそれぞれ接続され、前記ラ
ンダムアクセス可能なメモリセルから前記レジスタへの
データ転送後、外部入力トリガー信号に同期して前記レ
ジスタのデータが入出力線を介して順次読み出されるこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記外部入力トリガー信号は２種の信号か
らなり、 第１の外部入力トリガー信号は、前記ランダムアクセス
可能なメモリセルのデータを前記ビット線へ読み出すこ
と及び前記センスアンプのセンス動作に供されるもので
あり、 第２の外部入力トリガー信号は、前記レジスタへ転送さ
れたデータを入出力線を介して順次読み出すことに供さ
れるものであることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】第２の外部入力トリガー信号に同期して、
前記トランスファゲートを構成するＭＯＳトランジスタ
は非導通状態になり、前記ビット線と前記レジスタが切
り離されることを特徴とする請求項２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214172A JPH06187779A (ja) | 1993-08-01 | 1993-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214172A JPH06187779A (ja) | 1993-08-01 | 1993-08-30 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263304A Division JPH0793009B2 (ja) | 1984-12-13 | 1984-12-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187779A true JPH06187779A (ja) | 1994-07-08 |
Family
ID=16651432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214172A Pending JPH06187779A (ja) | 1993-08-01 | 1993-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187779A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1993
- 1993-08-30 JP JP5214172A patent/JPH06187779A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
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