JPH06187785A - Ａｔｄ回路 - Google Patents
Ａｔｄ回路Info
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- JPH06187785A JPH06187785A JP4335963A JP33596392A JPH06187785A JP H06187785 A JPH06187785 A JP H06187785A JP 4335963 A JP4335963 A JP 4335963A JP 33596392 A JP33596392 A JP 33596392A JP H06187785 A JPH06187785 A JP H06187785A
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Abstract
(57)【要約】
【目的】 ＳＲＡＭ等の半導体集積回路が有するＡＴＤ
回路において、素子数を低減化し、かかるパタ−ン面積
を縮小する。 【構成】 抵抗素子Ｒ21とＰチャンネルトランジスタＱ
P21とＮチャンネルトランジスタＱN21とが電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓとの間にこの順に直列接続され、Ｐ
チャンネルトランジスタＱP21とＮチャンネルトランジ
スタＱN21のゲ−トにはアドレス入力端子（２１）に接
続されたノア回路（２２）及びインバ−タ（２３）とで
構成されるアドレス入力回路を介してアドレス入力信号
が印加され、抵抗素子Ｒ21とＰチャンネルトランジスタ
ＱP21のソ−スとの接続点からインバ−タ（２４）を介
してＡＴＤ信号が取り出される。
回路において、素子数を低減化し、かかるパタ−ン面積
を縮小する。 【構成】 抵抗素子Ｒ21とＰチャンネルトランジスタＱ
P21とＮチャンネルトランジスタＱN21とが電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓとの間にこの順に直列接続され、Ｐ
チャンネルトランジスタＱP21とＮチャンネルトランジ
スタＱN21のゲ−トにはアドレス入力端子（２１）に接
続されたノア回路（２２）及びインバ−タ（２３）とで
構成されるアドレス入力回路を介してアドレス入力信号
が印加され、抵抗素子Ｒ21とＰチャンネルトランジスタ
ＱP21のソ−スとの接続点からインバ−タ（２４）を介
してＡＴＤ信号が取り出される。
Description
【０００１】
【産業上の利用分野】本発明はＳＲＡＭ等の半導体集積
回路が有するＡＴＤ回路に関し、さらに詳しくは素子数
を低減化したＡＴＤ回路に関する。
回路が有するＡＴＤ回路に関し、さらに詳しくは素子数
を低減化したＡＴＤ回路に関する。
【０００２】
【従来の技術】ＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉ
ｔｉｏｎ Ｄｅｔｅｃｔｏｒ）回路はＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等の半導体集積回路が有する複数のアドレス入力端子に
設けられ、アドレス入力端子に印加されるアドレス入力
信号が変化するとこの変化を検知して、パルス信号とな
るＡＴＤ信号を発生する回路である。
ｔｉｏｎ Ｄｅｔｅｃｔｏｒ）回路はＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等の半導体集積回路が有する複数のアドレス入力端子に
設けられ、アドレス入力端子に印加されるアドレス入力
信号が変化するとこの変化を検知して、パルス信号とな
るＡＴＤ信号を発生する回路である。
【０００３】図３は従来のＡＴＤ回路を示す回路図であ
る。図において、（１）はアドレス入力端子、（２）は
一方の入力がアドレス入力端子に接続され、他の入力が
チップ選択信号＊ＣＳに接続されたノア回路であって、
チップ選択信号＊ＣＳがロウレベル（接地電圧Ｖｓｓ）
でアドレスデ−タ入力がイネ−ブルとなる。（３）及び
（４）は波形整形のためのインバ−タであって、ノア回
路（２）及びインバ−タ（３）及び（４）とでアドレス
入力回路が構成されている。（５）及び（６）及び
（７）は遅延回路（１３）を構成するインバ−タ、
（８）はインバ−タ（４）の出力を反転するためのイン
バ−タ、（９）及び（１０）及び（１１）は遅延回路
（１４）を構成するためのインバ−タである。そしてＱ
P1はソ−スが電源電圧Ｖｄｄに接続され、ゲ−トが接地
電圧Ｖｓｓに接続されたノ−マリオン状態となるＰチャ
ンネルトランジスタ、ＱN1及びＱN2はＰチャンネルトラ
ンジスタＱP1のドレインと接地電圧Ｖｓｓ間に直列接続
されたＮチャンネルトランジスタであって、Ｎチャンネ
ルトランジスタＱN1のゲ−トにはインバ−タ（４）の出
力が接続され、ＮチャンネルトランジスタＱN2のゲ−ト
には遅延回路（１３）の出力であるインバ−タ（７）の
出力が接続されている。またＱN3及びＱN4はＰチャンネ
ルトランジスタＱP1のドレインと接地電圧Ｖｓｓ間に直
列接続されたＮチャンネルトランジスタであって、Ｎチ
ャンネルトランジスタＱN3のゲ−トにはインバ−タ
（８）の出力が接続され、ＮチャンネルトランジスタＱ
N4のゲ−トには遅延回路（１４）の出力であるインバ−
タ（１１）の出力が接続されている。そしてＡＴＤ信号
はＰチャンネルトランジスタＱP1のドレインとＮチャン
ネルトランジスタＱN1及びＱN3のドレインとの接続ノ−
ド（ａ）からインバ−タ（１２）を介して出力されるも
のである。
る。図において、（１）はアドレス入力端子、（２）は
一方の入力がアドレス入力端子に接続され、他の入力が
チップ選択信号＊ＣＳに接続されたノア回路であって、
チップ選択信号＊ＣＳがロウレベル（接地電圧Ｖｓｓ）
でアドレスデ−タ入力がイネ−ブルとなる。（３）及び
（４）は波形整形のためのインバ−タであって、ノア回
路（２）及びインバ−タ（３）及び（４）とでアドレス
入力回路が構成されている。（５）及び（６）及び
（７）は遅延回路（１３）を構成するインバ−タ、
（８）はインバ−タ（４）の出力を反転するためのイン
バ−タ、（９）及び（１０）及び（１１）は遅延回路
（１４）を構成するためのインバ−タである。そしてＱ
P1はソ−スが電源電圧Ｖｄｄに接続され、ゲ−トが接地
電圧Ｖｓｓに接続されたノ−マリオン状態となるＰチャ
ンネルトランジスタ、ＱN1及びＱN2はＰチャンネルトラ
ンジスタＱP1のドレインと接地電圧Ｖｓｓ間に直列接続
されたＮチャンネルトランジスタであって、Ｎチャンネ
ルトランジスタＱN1のゲ−トにはインバ−タ（４）の出
力が接続され、ＮチャンネルトランジスタＱN2のゲ−ト
には遅延回路（１３）の出力であるインバ−タ（７）の
出力が接続されている。またＱN3及びＱN4はＰチャンネ
ルトランジスタＱP1のドレインと接地電圧Ｖｓｓ間に直
列接続されたＮチャンネルトランジスタであって、Ｎチ
ャンネルトランジスタＱN3のゲ−トにはインバ−タ
（８）の出力が接続され、ＮチャンネルトランジスタＱ
N4のゲ−トには遅延回路（１４）の出力であるインバ−
タ（１１）の出力が接続されている。そしてＡＴＤ信号
はＰチャンネルトランジスタＱP1のドレインとＮチャン
ネルトランジスタＱN1及びＱN3のドレインとの接続ノ−
ド（ａ）からインバ−タ（１２）を介して出力されるも
のである。
【０００４】次に上述した従来の回路の動作を図３及び
図４を参照して説明する。図４は図３に示した回路の動
作タイミング図である。まずアドレス入力端子（１）に
印加されるアドレス入力信号がロウレベル（接地電圧Ｖ
ｓｓ）の時にはインバ−タ（４）の出力はハイレベル
（電源電圧Ｖｄｄ）となりＮチャンネルトランジスタＱ
N1はオンしているが、インバ−タ（７）の出力はロウレ
ベルのためＮチャンネルトランジスタＱN2はオフしてい
る。また、インバ−タ（８）の出力はロウレベルとなり
ＮチャンネルトランジスタＱN3はオフし、インバ−タ
（１１）の出力はハイレベルとなりＮチャンネルトラン
ジスタＱN4はオンしている。従ってＮチャンネルトラン
ジスタＱN2及びＱN3がオフしているため、ノ−ド（ａ）
は接地電圧Ｖｓｓから遮断され、Ｐチャンネルトランジ
スタＱP1によってハイレベルとなり、これを受けてイン
バ−タ（１２）からはロウレベルのＡＴＤ信号が出力さ
れる。
図４を参照して説明する。図４は図３に示した回路の動
作タイミング図である。まずアドレス入力端子（１）に
印加されるアドレス入力信号がロウレベル（接地電圧Ｖ
ｓｓ）の時にはインバ−タ（４）の出力はハイレベル
（電源電圧Ｖｄｄ）となりＮチャンネルトランジスタＱ
N1はオンしているが、インバ−タ（７）の出力はロウレ
ベルのためＮチャンネルトランジスタＱN2はオフしてい
る。また、インバ−タ（８）の出力はロウレベルとなり
ＮチャンネルトランジスタＱN3はオフし、インバ−タ
（１１）の出力はハイレベルとなりＮチャンネルトラン
ジスタＱN4はオンしている。従ってＮチャンネルトラン
ジスタＱN2及びＱN3がオフしているため、ノ−ド（ａ）
は接地電圧Ｖｓｓから遮断され、Ｐチャンネルトランジ
スタＱP1によってハイレベルとなり、これを受けてイン
バ−タ（１２）からはロウレベルのＡＴＤ信号が出力さ
れる。
【０００５】そして、アドレス入力信号がロウレベルか
らハイレベルに立ち上がった場合にはインバ−タ（４）
の出力はロウレベルに立ち下がり、これを受けてインバ
−タ（８）の出力はハイレベルに立ち上がりＮチャンネ
ルトランジスタＱN3がオンする。一方インバ−タ（８）
の出力は遅延回路（１４）に入力され、インバ−タ
（９）及び（１０）及び（１１）を介して遅延されてイ
ンバ−タ（１１）の出力がロウレベルに立ち下がりＮチ
ャンネルトランジスタＱN4がオフする。このためインバ
−タ（８）の出力がハイレベル立ち上がってからインバ
−タ（１１）の出力がロウレベルに立ち下がるまでの間
はＮチャンネルトランジスタＱN3及びＱN4が同時にオン
することにより、ノ−ド（ａ）はロウレベルに引き込ま
れ、インバ−タ（１２）のスイッチング電圧＊ＶT以下
となり、これを受けてインバ−タ（１２）の出力はハイ
レベルに立ち上がる。そして、Ｎチャンネルトランジス
タＱN4がオフした状態にあっては、Ｎチャンネルトラン
ジスタＱN1もオフしているためノ−ド（ａ）は接地電圧
Ｖｓｓから遮断され、ＰチャンネルトランジスタＱP1に
よってハイレベルに立ち上がりインバ−タ（１２）のス
イッチング電圧＊ＶT以上となり、これを受けてインバ
−タ（１２）の出力はロウレベルに立ち下がる。これに
より、インバ−タ（１２）からハイレベルのパルスとな
るＡＴＤ信号が出力される。
らハイレベルに立ち上がった場合にはインバ−タ（４）
の出力はロウレベルに立ち下がり、これを受けてインバ
−タ（８）の出力はハイレベルに立ち上がりＮチャンネ
ルトランジスタＱN3がオンする。一方インバ−タ（８）
の出力は遅延回路（１４）に入力され、インバ−タ
（９）及び（１０）及び（１１）を介して遅延されてイ
ンバ−タ（１１）の出力がロウレベルに立ち下がりＮチ
ャンネルトランジスタＱN4がオフする。このためインバ
−タ（８）の出力がハイレベル立ち上がってからインバ
−タ（１１）の出力がロウレベルに立ち下がるまでの間
はＮチャンネルトランジスタＱN3及びＱN4が同時にオン
することにより、ノ−ド（ａ）はロウレベルに引き込ま
れ、インバ−タ（１２）のスイッチング電圧＊ＶT以下
となり、これを受けてインバ−タ（１２）の出力はハイ
レベルに立ち上がる。そして、Ｎチャンネルトランジス
タＱN4がオフした状態にあっては、Ｎチャンネルトラン
ジスタＱN1もオフしているためノ−ド（ａ）は接地電圧
Ｖｓｓから遮断され、ＰチャンネルトランジスタＱP1に
よってハイレベルに立ち上がりインバ−タ（１２）のス
イッチング電圧＊ＶT以上となり、これを受けてインバ
−タ（１２）の出力はロウレベルに立ち下がる。これに
より、インバ−タ（１２）からハイレベルのパルスとな
るＡＴＤ信号が出力される。
【０００６】そして、アドレス入力信号がハイレベルの
定常状態にあっては、ＮチャンネルトランジスタＱN1及
びＱN4のオフ状態が維持されることにより、インバ−タ
（１２）の出力はロウレベルのＡＴＤ信号を維持する。
次に、アドレス入力信号がハイレベルからロウレベルに
立ち下がった場合にはインバータ（４）の出力はハイレ
ベルに立ち上がりＮチャンネルトランジスタＱ N1がオン
する。一方インバ−タ（４）の出力は遅延回路（１３）
に入力され、インバ−タ（５）及び（６）及び（７）を
介して遅延されてインバ−タ（７）の出力がロウレベル
に立ち下がりＮチャンネルトランジスタＱN2がオフす
る。このためインバ−タ（４）の出力がハイレベルにな
ってからインバ−タ（７）がロウレベルに立ち下がるま
での間はＮチャンネルトランジスタＱN1及びＱN2が同時
にオンすることにより、ノ−ド（ａ）はロウレベルに引
き込まれ、インバ−タ（１２）のスイッチング電圧＊Ｖ
T以下となり、これを受けてインバ−タ（１２）の出力
はハイレベルに立ち上がる。そしてＮチャンネルトラン
ジスタＱN2がオフした状態にあっては、Ｎチャンネルト
ランジスタＱN3もオフしているためノ−ド（ａ）は接地
電圧Ｖｓｓから遮断され、ＰチャンネルトランジスタＱ
P1によってハイレベルに立ち上がりインバ−タ（１２）
のスイッチング電圧＊ＶT以上となり、これを受けてイ
ンバ−タ（１２）の出力はロウレベルに立ち下がる。こ
れによりインバ−タ（１２）からハイレベルのパルスと
なるＡＴＤ信号が出力される。
定常状態にあっては、ＮチャンネルトランジスタＱN1及
びＱN4のオフ状態が維持されることにより、インバ−タ
（１２）の出力はロウレベルのＡＴＤ信号を維持する。
次に、アドレス入力信号がハイレベルからロウレベルに
立ち下がった場合にはインバータ（４）の出力はハイレ
ベルに立ち上がりＮチャンネルトランジスタＱ N1がオン
する。一方インバ−タ（４）の出力は遅延回路（１３）
に入力され、インバ−タ（５）及び（６）及び（７）を
介して遅延されてインバ−タ（７）の出力がロウレベル
に立ち下がりＮチャンネルトランジスタＱN2がオフす
る。このためインバ−タ（４）の出力がハイレベルにな
ってからインバ−タ（７）がロウレベルに立ち下がるま
での間はＮチャンネルトランジスタＱN1及びＱN2が同時
にオンすることにより、ノ−ド（ａ）はロウレベルに引
き込まれ、インバ−タ（１２）のスイッチング電圧＊Ｖ
T以下となり、これを受けてインバ−タ（１２）の出力
はハイレベルに立ち上がる。そしてＮチャンネルトラン
ジスタＱN2がオフした状態にあっては、Ｎチャンネルト
ランジスタＱN3もオフしているためノ−ド（ａ）は接地
電圧Ｖｓｓから遮断され、ＰチャンネルトランジスタＱ
P1によってハイレベルに立ち上がりインバ−タ（１２）
のスイッチング電圧＊ＶT以上となり、これを受けてイ
ンバ−タ（１２）の出力はロウレベルに立ち下がる。こ
れによりインバ−タ（１２）からハイレベルのパルスと
なるＡＴＤ信号が出力される。
【０００７】このようにして、アドレス入力信号がロウ
レベルからハイレベルに立ち上がった時、あるいはハイ
レベルからロウレベルに立ち下がった時にのみハイレベ
ルのパルスとなるＡＴＤ信号が出力される。
レベルからハイレベルに立ち上がった時、あるいはハイ
レベルからロウレベルに立ち下がった時にのみハイレベ
ルのパルスとなるＡＴＤ信号が出力される。
【０００８】
【発明が解決しようとする課題】ところで、近年ＳＲＡ
Ｍ等の半導体集積回路にあっては、メモリの大容量化に
伴いアドレス入力端子数も増加する傾向にある。ＡＴＤ
回路は個々のアドレス入力端子毎に設けられているもの
であり、上述した従来のＡＴＤ回路にあっては、回路構
成に要する素子数が多いためアドレス入力端子数が増加
するのに伴って周辺回路を形成するのに要するパタ−ン
面積が増加し、チップサイズ縮小の妨げになっていると
いう問題点を有していた。
Ｍ等の半導体集積回路にあっては、メモリの大容量化に
伴いアドレス入力端子数も増加する傾向にある。ＡＴＤ
回路は個々のアドレス入力端子毎に設けられているもの
であり、上述した従来のＡＴＤ回路にあっては、回路構
成に要する素子数が多いためアドレス入力端子数が増加
するのに伴って周辺回路を形成するのに要するパタ−ン
面積が増加し、チップサイズ縮小の妨げになっていると
いう問題点を有していた。
【０００９】本発明は上述した問題点に鑑みて成された
ものであり、従来のＡＴＤ回路と同等の機能を実現し、
且つ素子数を低減化したＡＴＤ回路を提供することを目
的とするものである。
ものであり、従来のＡＴＤ回路と同等の機能を実現し、
且つ素子数を低減化したＡＴＤ回路を提供することを目
的とするものである。
【００１０】
【課題を解決するための手段】本発明は図１に示す如
く、抵抗素子Ｒ21とＰチャンネルトランジスタＱP21と
ＮチャンネルトランジスタＱN21とが電源電圧Ｖｄｄと
接地電圧Ｖｓｓとの間にこの順に直列接続され、前記Ｐ
チャンネルトランジスタＱP21及び前記Ｎチャンネルト
ランジスタＱN21のゲ−トには、アドレス入力端子（２
１）に接続されたノア回路（２２）及びインバ−タ（２
３）を介してアドレス入力信号が入力され、前記抵抗素
子Ｒ21と前記ＰチャンネルトランジスタＱP21の接続ノ
−ド（ｂ）からインバ−タ（２４）を介してＡＴＤ信号
が取り出されていることを特徴とするものである。
く、抵抗素子Ｒ21とＰチャンネルトランジスタＱP21と
ＮチャンネルトランジスタＱN21とが電源電圧Ｖｄｄと
接地電圧Ｖｓｓとの間にこの順に直列接続され、前記Ｐ
チャンネルトランジスタＱP21及び前記Ｎチャンネルト
ランジスタＱN21のゲ−トには、アドレス入力端子（２
１）に接続されたノア回路（２２）及びインバ−タ（２
３）を介してアドレス入力信号が入力され、前記抵抗素
子Ｒ21と前記ＰチャンネルトランジスタＱP21の接続ノ
−ド（ｂ）からインバ−タ（２４）を介してＡＴＤ信号
が取り出されていることを特徴とするものである。
【００１１】
【作用】上述の手段によれば、アドレス入力端子に印加
されるアドレス入力信号がロウレベルまたはハイレベル
の定常状態にあっては、ＰチャンネルトランジスタＱP2
1及びＮチャンネルトランジスタＱN21のいずれか一方が
オフしているため、ノ−ド（ｂ）の電位は、電源電圧Ｖ
ｄｄに接続された抵抗素子Ｒ21によってハイレベルとな
り、これを受けてインバ−タ（２４）から出力されるＡ
ＴＤ信号はロウレベルとなる。そしてアドレス入力信号
がロウレベルからハイレベルに立ち上がる遷移期間、あ
るいはハイレベルからロウレベルに立ち下がる遷移期間
においてはＰチャンネルトランジスタＱP21及びＮチャ
ンネルトランジスタＱN21がともにオンする期間が生じ
ることにより、過渡的にノ−ド（ｂ）はロウレベル側に
引き込まれてインバ−タ（２４）のスイッチング電圧＊
ＶT以下となる。これによりインバ−タ（２４）からは
ハイレベルのパルスとなるＡＴＤ信号が出力されること
になり、従来の回路と同等の機能が実現可能となる。
されるアドレス入力信号がロウレベルまたはハイレベル
の定常状態にあっては、ＰチャンネルトランジスタＱP2
1及びＮチャンネルトランジスタＱN21のいずれか一方が
オフしているため、ノ−ド（ｂ）の電位は、電源電圧Ｖ
ｄｄに接続された抵抗素子Ｒ21によってハイレベルとな
り、これを受けてインバ−タ（２４）から出力されるＡ
ＴＤ信号はロウレベルとなる。そしてアドレス入力信号
がロウレベルからハイレベルに立ち上がる遷移期間、あ
るいはハイレベルからロウレベルに立ち下がる遷移期間
においてはＰチャンネルトランジスタＱP21及びＮチャ
ンネルトランジスタＱN21がともにオンする期間が生じ
ることにより、過渡的にノ−ド（ｂ）はロウレベル側に
引き込まれてインバ−タ（２４）のスイッチング電圧＊
ＶT以下となる。これによりインバ−タ（２４）からは
ハイレベルのパルスとなるＡＴＤ信号が出力されること
になり、従来の回路と同等の機能が実現可能となる。
【００１２】このように本発明によれば、電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓとの間に直列接続された抵抗素子Ｒ
21及びＰチャンネルトランジスタＱP21及びＮチャンネ
ルトランジスタＱN21と、インバ−タ（２４）とでＡＴ
Ｄ回路が構成できるので、従来の回路と比較して素子数
を大幅に低減化することができ、かかるパタ−ン面積を
縮小することが可能となる。
ｄと接地電圧Ｖｓｓとの間に直列接続された抵抗素子Ｒ
21及びＰチャンネルトランジスタＱP21及びＮチャンネ
ルトランジスタＱN21と、インバ−タ（２４）とでＡＴ
Ｄ回路が構成できるので、従来の回路と比較して素子数
を大幅に低減化することができ、かかるパタ−ン面積を
縮小することが可能となる。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明のＡＴＤ回路を示す回路図である。
図において、（２１）はアドレス入力端子、（２２）は
一方の入力がアドレス入力端子（２１）に接続され、他
の入力がチップ選択信号＊ＣＳに接続されたノア回路で
あって、チップ選択信号＊ＣＳがロウレベル（接地電圧
Ｖｓｓ）でアドレスデ−タ入力がイネ−ブルとなる。
（２３）はノア回路（２２）の出力に接続された波形整
形のためのインバ−タであって、ノア回路（２２）及び
インバ−タ（２３）とでアドレス入力回路が構成され
る。
する。図１は本発明のＡＴＤ回路を示す回路図である。
図において、（２１）はアドレス入力端子、（２２）は
一方の入力がアドレス入力端子（２１）に接続され、他
の入力がチップ選択信号＊ＣＳに接続されたノア回路で
あって、チップ選択信号＊ＣＳがロウレベル（接地電圧
Ｖｓｓ）でアドレスデ−タ入力がイネ−ブルとなる。
（２３）はノア回路（２２）の出力に接続された波形整
形のためのインバ−タであって、ノア回路（２２）及び
インバ−タ（２３）とでアドレス入力回路が構成され
る。
【００１４】そして、電源電圧Ｖｄｄと接地電圧Ｖｓｓ
との間には抵抗素子Ｒ21及びＰチャンネルトランジスタ
ＱP21及びＮチャンネルトランジスタＱN21とがこの順に
直列接続され、ＰチャンネルトランジスタＱP21及びＮ
チャンネルトランジスタＱN21のゲ−トはインバ−タ
（２３）の出力に接続されている。さらに抵抗素子Ｒ21
とＰチャンネルトランジスタＱP21のソ−スとの接続ノ
−ド（ｂ）からインバ−タ（２４）を介してＡＴＤ信号
が取り出されている。
との間には抵抗素子Ｒ21及びＰチャンネルトランジスタ
ＱP21及びＮチャンネルトランジスタＱN21とがこの順に
直列接続され、ＰチャンネルトランジスタＱP21及びＮ
チャンネルトランジスタＱN21のゲ−トはインバ−タ
（２３）の出力に接続されている。さらに抵抗素子Ｒ21
とＰチャンネルトランジスタＱP21のソ−スとの接続ノ
−ド（ｂ）からインバ−タ（２４）を介してＡＴＤ信号
が取り出されている。
【００１５】ここで、本願発明者が０．８μｍプロセス
を用いたＳＲＡＭ半導体集積回路への搭載を目的として
設計した本発明のＡＴＤ回路の具体例を以下に述べる。
まず、抵抗素子Ｒ21は電源電圧Ｖｄｄ依存性を無くし安
定した特性を得るためにポリシリコン膜を用いて形成さ
れ、またパタ−ン面積等を考慮してその抵抗値は２０ｋ
Ωに設定している。さらに、Ｐチャンネルトランジスタ
ＱP21及びＮチャンネルトランジスタＱN21は抵抗素子Ｒ
21との引き合いが生じる期間においては、その動作スピ
−ドを考慮して、ノ−ド（ｂ）の電位をなるべく急俊に
立ち下げると共に確実にインバ−タ（２４）のスイッチ
ング電圧＊ＶT以下にする必要があるため、そのオン抵
抗値は比較的小さくすることが望ましく、Ｐチャンネル
トランジスタＱP21のトランジスタサイズは３０／１．
０μｍとし、ＮチャンネルトランジスタＱN21のトラン
ジスタサイズは１０／０．８μｍとしている。また本発
明のＡＴＤ回路にあっては、インバ−タ（２４）の役割
はノ−ド（ｂ）の電位変化を整形し、矩形のパルス波形
とすると共に、インバ−タ（２４）のスイッチング電圧
＊ＶTのレベルによってハイレベルとなるパルス幅が支
配されるため、従来のＡＴＤ回路で得られていたパルス
幅と同程度のレベルの確保を目的として調整され、本実
施例においてはインバ−タ（２４）のスイッチング電圧
＊Ｖ Tは（２／３）×Ｖｄｄ程度になるように設定して
いる。
を用いたＳＲＡＭ半導体集積回路への搭載を目的として
設計した本発明のＡＴＤ回路の具体例を以下に述べる。
まず、抵抗素子Ｒ21は電源電圧Ｖｄｄ依存性を無くし安
定した特性を得るためにポリシリコン膜を用いて形成さ
れ、またパタ−ン面積等を考慮してその抵抗値は２０ｋ
Ωに設定している。さらに、Ｐチャンネルトランジスタ
ＱP21及びＮチャンネルトランジスタＱN21は抵抗素子Ｒ
21との引き合いが生じる期間においては、その動作スピ
−ドを考慮して、ノ−ド（ｂ）の電位をなるべく急俊に
立ち下げると共に確実にインバ−タ（２４）のスイッチ
ング電圧＊ＶT以下にする必要があるため、そのオン抵
抗値は比較的小さくすることが望ましく、Ｐチャンネル
トランジスタＱP21のトランジスタサイズは３０／１．
０μｍとし、ＮチャンネルトランジスタＱN21のトラン
ジスタサイズは１０／０．８μｍとしている。また本発
明のＡＴＤ回路にあっては、インバ−タ（２４）の役割
はノ−ド（ｂ）の電位変化を整形し、矩形のパルス波形
とすると共に、インバ−タ（２４）のスイッチング電圧
＊ＶTのレベルによってハイレベルとなるパルス幅が支
配されるため、従来のＡＴＤ回路で得られていたパルス
幅と同程度のレベルの確保を目的として調整され、本実
施例においてはインバ−タ（２４）のスイッチング電圧
＊Ｖ Tは（２／３）×Ｖｄｄ程度になるように設定して
いる。
【００１６】次に、上述した本発明のＡＴＤ回路の動作
を図１及び図２を参照して説明する。図２は図１に示し
た回路の動作タイミング図であって、上述した条件に基
づいてシミュレ−ションした結果得られたものである。
尚、以下の説明においてＶtp及びＶtnはそれぞれＰチャ
ンネルトランジスタＱ P21及びＮチャンネルトランジス
タＱN21の閾値電圧を示すものである。
を図１及び図２を参照して説明する。図２は図１に示し
た回路の動作タイミング図であって、上述した条件に基
づいてシミュレ−ションした結果得られたものである。
尚、以下の説明においてＶtp及びＶtnはそれぞれＰチャ
ンネルトランジスタＱ P21及びＮチャンネルトランジス
タＱN21の閾値電圧を示すものである。
【００１７】まず、アドレス入力端子（２１）に印加さ
れるアドレス入力信号がロウレベル（接地電圧Ｖｓｓ）
の時には、インバ−タ（２３）の出力はロウレベルとな
っており、これによりＰチャンネルトランジスタＱP21
はオンしているが、ＮチャンネルトランジスタＱN21は
オフしている。従ってノ−ド（ｂ）は接地電圧Ｖｓｓか
ら遮断され、電源電圧Ｖｄｄに接続された抵抗素子Ｒ21
を介してノ−ド（ｂ）の電位はハイレベル（電源電圧Ｖ
ｄｄ）となっており、これを受けてインバ−タ（２４）
からはロウレベルのＡＴＤ信号が出力されている。
れるアドレス入力信号がロウレベル（接地電圧Ｖｓｓ）
の時には、インバ−タ（２３）の出力はロウレベルとな
っており、これによりＰチャンネルトランジスタＱP21
はオンしているが、ＮチャンネルトランジスタＱN21は
オフしている。従ってノ−ド（ｂ）は接地電圧Ｖｓｓか
ら遮断され、電源電圧Ｖｄｄに接続された抵抗素子Ｒ21
を介してノ−ド（ｂ）の電位はハイレベル（電源電圧Ｖ
ｄｄ）となっており、これを受けてインバ−タ（２４）
からはロウレベルのＡＴＤ信号が出力されている。
【００１８】そして、アドレス入力信号がロウレベルか
らハイレベルに立ち上がるとインバ−タ（２３）の出力
もロウレベルからハイレベルに立ち上がり、Ｖtn以上に
なると、ＰチャンネルトランジスタＱP21及びＮチャン
ネルトランジスタＱN21が共にオンすることにより、ノ
−ド（ｂ）の電位はロウレベルに向かって急俊に立ち下
がりインバ−タ（２４）のスイッチング電圧＊ＶT以下
となり、これを受けてインバ−タ（２４）の出力はハイ
レベルに立ち上がる。そしてインバ−タ（２３）の出力
が（Ｖｄｄ−Ｖtp）以上まで立ち上がるとＰチャンネル
トランジスタＱP2 1がオフする。これによりノ−ド
（ｂ）は接地電圧Ｖｓｓから遮断され、ノ−ド（ｂ）の
電位は、電源電圧Ｖｄｄに接続された抵抗素子Ｒ21を介
して徐々にハイレベルに立ち上がり、インバ−タ（２
４）のスイッチング電圧＊ＶT以上となり、これを受け
てインバ−タ（２４）の出力はロウレベルに立ち下が
る。これによりアドレス入力信号がロウレベルからハイ
レベルに立ち上がった場合においてはインバ−タ（２
４）からハイレベルのパルスとなるＡＴＤ信号が出力さ
れる。
らハイレベルに立ち上がるとインバ−タ（２３）の出力
もロウレベルからハイレベルに立ち上がり、Ｖtn以上に
なると、ＰチャンネルトランジスタＱP21及びＮチャン
ネルトランジスタＱN21が共にオンすることにより、ノ
−ド（ｂ）の電位はロウレベルに向かって急俊に立ち下
がりインバ−タ（２４）のスイッチング電圧＊ＶT以下
となり、これを受けてインバ−タ（２４）の出力はハイ
レベルに立ち上がる。そしてインバ−タ（２３）の出力
が（Ｖｄｄ−Ｖtp）以上まで立ち上がるとＰチャンネル
トランジスタＱP2 1がオフする。これによりノ−ド
（ｂ）は接地電圧Ｖｓｓから遮断され、ノ−ド（ｂ）の
電位は、電源電圧Ｖｄｄに接続された抵抗素子Ｒ21を介
して徐々にハイレベルに立ち上がり、インバ−タ（２
４）のスイッチング電圧＊ＶT以上となり、これを受け
てインバ−タ（２４）の出力はロウレベルに立ち下が
る。これによりアドレス入力信号がロウレベルからハイ
レベルに立ち上がった場合においてはインバ−タ（２
４）からハイレベルのパルスとなるＡＴＤ信号が出力さ
れる。
【００１９】その後アドレス入力信号がハイレベルの定
常状態においてはインバ−タ（２３）の出力もハイレベ
ルの定常状態を維持し、ＰチャンネルトランジスタＱ
P21がオフ状態となる。これによりインバ−タ（２４）
から出力されるＡＴＤ信号はロウレベルを維持すること
になる。次に、アドレス入力信号がハイレベルからロウ
レベルに立ち下がると、インバ−タ（２３）の出力もハ
イレベルからロウレベルに立ち下がり、（Ｖｄｄ−
Ｖtp）以下になるとＰチャンネルトランジスタＱP21及
びＮチャンネルトランジスタＱN21が共にオンすること
により、ノ−ド（ｂ）の電位はロウレベルに向かって急
俊に立ち下がり、インバ−タ（２４）のスイッチング電
圧＊ＶT以下となり、これを受けてインバ−タ（２４）
の出力はハイレベルに立ち上がる。そしてインバ−タ
（２３）の出力がＶtn以下まで立ち下がると、Ｎチャン
ネルトランジスタＱN21がオフする。これによりノ−ド
（ｂ）は接地電圧Ｖｓｓから遮断され、ノ−ド（ｂ）の
電位は電源電圧Ｖｄｄに接続された抵抗素子Ｒ21を介し
て徐々にハイレベルに立ち上がり、インバ−タ（２４）
のスイッチング電圧＊ＶT以上となり、これを受けてイ
ンバ−タ（２４）の出力はロウレベルに立ち下がる。こ
れによりアドレス入力信号がハイレベルからロウレベル
に立ち下がった場合においてもインバ−タ（２４）から
ハイレベルのパルスとなるＡＴＤ信号が出力される。
常状態においてはインバ−タ（２３）の出力もハイレベ
ルの定常状態を維持し、ＰチャンネルトランジスタＱ
P21がオフ状態となる。これによりインバ−タ（２４）
から出力されるＡＴＤ信号はロウレベルを維持すること
になる。次に、アドレス入力信号がハイレベルからロウ
レベルに立ち下がると、インバ−タ（２３）の出力もハ
イレベルからロウレベルに立ち下がり、（Ｖｄｄ−
Ｖtp）以下になるとＰチャンネルトランジスタＱP21及
びＮチャンネルトランジスタＱN21が共にオンすること
により、ノ−ド（ｂ）の電位はロウレベルに向かって急
俊に立ち下がり、インバ−タ（２４）のスイッチング電
圧＊ＶT以下となり、これを受けてインバ−タ（２４）
の出力はハイレベルに立ち上がる。そしてインバ−タ
（２３）の出力がＶtn以下まで立ち下がると、Ｎチャン
ネルトランジスタＱN21がオフする。これによりノ−ド
（ｂ）は接地電圧Ｖｓｓから遮断され、ノ−ド（ｂ）の
電位は電源電圧Ｖｄｄに接続された抵抗素子Ｒ21を介し
て徐々にハイレベルに立ち上がり、インバ−タ（２４）
のスイッチング電圧＊ＶT以上となり、これを受けてイ
ンバ−タ（２４）の出力はロウレベルに立ち下がる。こ
れによりアドレス入力信号がハイレベルからロウレベル
に立ち下がった場合においてもインバ−タ（２４）から
ハイレベルのパルスとなるＡＴＤ信号が出力される。
【００２０】このようにして、アドレス入力端子（２
１）に印加されるアドレス入力信号がロウレベルからハ
イレベルに立ち上がった時、あるいはハイレベルからロ
ウレベルに立ち下がった時にのみインバ−タ（２４）か
らハイレベルのパルスとなるＡＴＤ信号が出力されるこ
とになり、従来と同等の機能を実現することができる。
ここで、上述した設計条件に基づいて得られたハイレベ
ルのパルスとなるＡＴＤ信号のパルス幅は、電源電圧Ｖ
ｄｄが５．０Ｖにおいて３〜５ｎｓ程度となり、ＳＲＡ
Ｍ半導体集積回路への適用において十分実用に耐えるの
もを実現することができた。
１）に印加されるアドレス入力信号がロウレベルからハ
イレベルに立ち上がった時、あるいはハイレベルからロ
ウレベルに立ち下がった時にのみインバ−タ（２４）か
らハイレベルのパルスとなるＡＴＤ信号が出力されるこ
とになり、従来と同等の機能を実現することができる。
ここで、上述した設計条件に基づいて得られたハイレベ
ルのパルスとなるＡＴＤ信号のパルス幅は、電源電圧Ｖ
ｄｄが５．０Ｖにおいて３〜５ｎｓ程度となり、ＳＲＡ
Ｍ半導体集積回路への適用において十分実用に耐えるの
もを実現することができた。
【００２１】このように本発明によれば、電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓとの間に直列接続された抵抗素子Ｒ
21及びＰチャンネルトランジスタＱP21及びＮチャンネ
ルトランジスタＱN21と、インバ−タ（２４）とでＡＴ
Ｄ回路が構成されているので、従来の回路と比較して素
子数を大幅に低減化でき、かかるパタ−ン面積を縮小す
ることが可能となる。
ｄと接地電圧Ｖｓｓとの間に直列接続された抵抗素子Ｒ
21及びＰチャンネルトランジスタＱP21及びＮチャンネ
ルトランジスタＱN21と、インバ−タ（２４）とでＡＴ
Ｄ回路が構成されているので、従来の回路と比較して素
子数を大幅に低減化でき、かかるパタ−ン面積を縮小す
ることが可能となる。
【００２２】
【発明の効果】以上説明したように本発明のＡＴＤ回路
によれば、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直
列接続された抵抗素子Ｒ21及びＰチャンネルトランジス
タＱP2 1及びＮチャンネルトランジスタＱN21と、インバ
−タ（２４）とで従来の回路と同等の機能を実現できる
ため、従来の回路と比較して素子数を大幅に低減化する
ことができ、かかるパタ−ン面積を縮小することが可能
となる。従ってアドレス入力端子数が増加する傾向にあ
るＳＲＡＭ等の半導体集積回路にあっては、チップサイ
ズ縮小に大きな効果を有する。
によれば、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直
列接続された抵抗素子Ｒ21及びＰチャンネルトランジス
タＱP2 1及びＮチャンネルトランジスタＱN21と、インバ
−タ（２４）とで従来の回路と同等の機能を実現できる
ため、従来の回路と比較して素子数を大幅に低減化する
ことができ、かかるパタ−ン面積を縮小することが可能
となる。従ってアドレス入力端子数が増加する傾向にあ
るＳＲＡＭ等の半導体集積回路にあっては、チップサイ
ズ縮小に大きな効果を有する。
【図１】本発明の実施例に係るＡＴＤ回路を示す回路図
である。
である。
【図２】図１に示した回路の動作タイミング図である。
【図３】従来例に係るＡＴＤ回路を示す回路図である。
【図４】図３に示した回路の動作タイミング図である。
２１ ：アドレス入力端子 ２２ ：ノア回路 ２３ ：インバ−タ ２４ ：インバ−タ Ｒ21 ：抵抗素子 ＱP21 ：Ｐチャンネルトランジスタ ＱN21 ：Ｎチャンネルトランジスタ ＊ＣＳ ：チップ選択信号 Ｖｄｄ ：電源電圧 Ｖｓｓ ：接地電圧
Claims (1)
- 【請求項１】 抵抗素子とＰチャンネルトランジスタと
Ｎチャンネルトランジスタとが電源電圧Ｖｄｄと接地電
圧Ｖｓｓ間にこの順に直列接続され、前記Ｐチャンネル
トランジスタと前記Ｎチャンネルトランジスタのゲ−ト
には、アドレス入力端子に接続されたアドレス入力回路
を介してアドレス入力信号が印加され、前記抵抗素子と
前記Ｐチャンネルトランジスタのソ−スとの接続点から
インバ−タを介してＡＴＤ信号が取り出されていること
を特徴とするＡＴＤ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4335963A JPH06187785A (ja) | 1992-12-16 | 1992-12-16 | Ａｔｄ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4335963A JPH06187785A (ja) | 1992-12-16 | 1992-12-16 | Ａｔｄ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187785A true JPH06187785A (ja) | 1994-07-08 |
Family
ID=18294286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4335963A Pending JPH06187785A (ja) | 1992-12-16 | 1992-12-16 | Ａｔｄ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249888A (ja) * | 1995-02-23 | 1996-09-27 | Lg Semicon Co Ltd | アドレス遷移検出回路 |
| JP2010537458A (ja) * | 2007-06-25 | 2010-12-02 | クゥアルコム・インコーポレイテッド | 論理状態キャッチ回路 |
| KR20110116042A (ko) * | 2009-02-10 | 2011-10-24 | 비피 익스플로레이션 오퍼레이팅 컴파니 리미티드 | 펌프 |
-
1992
- 1992-12-16 JP JP4335963A patent/JPH06187785A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249888A (ja) * | 1995-02-23 | 1996-09-27 | Lg Semicon Co Ltd | アドレス遷移検出回路 |
| JP2010537458A (ja) * | 2007-06-25 | 2010-12-02 | クゥアルコム・インコーポレイテッド | 論理状態キャッチ回路 |
| KR20110116042A (ko) * | 2009-02-10 | 2011-10-24 | 비피 익스플로레이션 오퍼레이팅 컴파니 리미티드 | 펌프 |
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