JPH06188384A - 半導体メモリ装置のキャパシター製造方法 - Google Patents

半導体メモリ装置のキャパシター製造方法

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JPH06188384A
JPH06188384A JP5173192A JP17319293A JPH06188384A JP H06188384 A JPH06188384 A JP H06188384A JP 5173192 A JP5173192 A JP 5173192A JP 17319293 A JP17319293 A JP 17319293A JP H06188384 A JPH06188384 A JP H06188384A
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哲浩 申
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Abstract

(57)【要約】 【目的】ダブルシリンダー形ストレージ電極を含む高集
積半導体メモリのキャパシター製造方法を提供する。 【構成】外部シリンダーを形成するための外部蝕刻マス
クと内部シリンダーを形成するための内部蝕刻マスクを
使用する。半導体基板上に導電性構造物を形成した後、
外部シリンダーを形成するための外部蝕刻マスクと内部
シリンダーを形成するための内部蝕刻マスクを導電性構
造物に形成した後、前記外部蝕刻マスク及び内部蝕刻マ
スクを利用し前記導電性構造物を異方性蝕刻することに
よりダブルシリンダー形の第１電極を形成する。 【効果】ダブルシリンダー形のストレージ電極が単一導
電層により得られるので、自然酸化の影響は避けられ
る。又、本発明によるストレージ電極は端部が尖ってお
らず漏洩電流の発生が防げる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の情報
電荷記憶用キャパシター製造方法に係り、特にメモリセ
ルの高信頼性と大きいセルキャパシタンスのためのダブ
ルシリンダー形ストレージ電極を含む高集積半導体メモ
リのキャパシター製造方法に関する。
【０００２】
【従来の技術】メモリセル面積の減少によるセルキャパ
シタンスの減少はＤＲＡＭ（DynamicRandom Access Mem
ory）の集積度増加を妨げる要因となるが、セルキャパ
シタンスの減少問題はメモリセルの読み出し能力を低下
させソフトエラー率を増加させるだけでなく、低電圧で
の素子動作を妨げ、作動の際電力消耗を過多にするので
半導体メモリ装置の高集積化のためには必ず解決される
べき課題である。
【０００３】通常、約１．５μｍ2 のメモリセル面積を
有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的
なスタック形メモリセルを使用するならＴａ2 Ｏ5 のよ
うな高誘電率の物質を使用しても充分なキャパシタンス
が得にくいので３次元的構造のスタック形キャパシター
を提案しセルキャパシタンスの向上を図っている。二重
スタック(Double stack)構造、フィン(Fin) 構造、円筒
形電極 (Cylindricalelectrode)構造、スプレッドスタ
ック(Spread stack)構造及びボックス(Box) 構造はメモ
リセルのセルキャパシタンス増加のため提案されたスタ
ック形キャパシターである。
【０００４】円筒構造は円筒の外面だけでなく内面まで
有効キャパシター領域に利用でき３次元的スタック形キ
ャパシター構造になるが、特に６４Ｍｂ級メモリセルや
それ以上に高集積されるメモリセルに適した構造であ
る。又、現在は円筒の内部に円柱或いは他の円筒を添加
することによりシリンダーの内面及び外面だけでなく、
シリンダー内に形成された柱や内部シリンダーの外面ま
でも有効セルキャパシタンス領域に利用するための改善
されたスタック形キャパシター構造が提案されている。
【０００５】一例として、Ｔ．カガ（Ｋａｇａ）らが提
案した１．５Ｖ動作６４ＭｂＤＲＡＭのための王冠形の
スタック形キャパシターセル（Crown-Shaped Stacked-C
apacitor Cell for 1.5-V Operation 64-Mb DRAM's）に
はシリンダー（外部シリンダー）の内部に又他の内部シ
リンダーが形成されている。（このような構造を以下ダ
ブルシリンダーと称する）
【０００６】図１乃至図４は前記Ｔ．カガ（Ｋａｇａ）
らの論文に述べられている従来の方法による半導体メモ
リ装置のダブルシリンダー形スタック形キャパシターの
製造方法を説明するために示した断面図である。
【０００７】図１は外部シリンダーを形成するための第
１多結晶シリコン層３４とスペーサ３６を形成する段階
を説明する。特に、フィールド酸化膜１２により活性領
域及び分離領域に区切られた半導体基板の前記活性領域
に、一つのビットライン２０とドレイン領域１６を共有
しそれぞれが一つずつのソース領域１４及びゲート電極
１８を具備する２個のトランジスタを形成した後に、結
果物全面に前記トランジスタを他の導電層（以後の段階
により製造される導電層）から絶縁させるための絶縁層
１９を形成する。次いで、この結果物全面に平坦化層２
２を形成した後、前記ソース領域１４上に積層されてい
る絶縁層及び平坦化層を部分的に除きストレージ電極を
ソース電極１４と連結するためのコンタクトホールを形
成する。こうして得られた結果物の全面に第１多結晶シ
リコンを沈積し前記コンタクトホールを満たす柱電極３
０を形成し、これで得られた結果物全面に第１二酸化シ
リコン層２４と窒化シリコン層２６及び第２二酸化シリ
コン層３２を積層し続ける。そして、前記ソース領域１
４上に形成された第２二酸化シリコン層３２、窒化シリ
コン層２６及び第１二酸化シリコン層２４を部分的に除
き井戸を形成する。この井戸は各セル単位で限定された
模様に形成され前記柱電極３０の表面を露出させる。次
に、結果物全面に外部シリンダーを形成するための第１
多結晶シリコン層３４を形成した後、前記第１多結晶シ
リコン層３４の上に第３二酸化シリコン層を形成する。
この第３二酸化シリコン層を異方性蝕刻することにより
前記井戸の内部側壁に第３二酸化シリコン層からなるス
ペーサ３６を形成する。
【０００８】図２では第２多結晶シリコン層３８及び第
４二酸化シリコン層４０を形成する段階を説明する。図
１の段階以後に、スペーサ３６が形成されている結果物
の全面に第３多結晶シリコンを蒸着し外部シリンダーを
形成するための第２多結晶シリコン層３８を形成しこの
結果物の全面に第４二酸化シリコン層４０を形成し第２
多結晶シリコン層の表面が露出されないようにする。
【０００９】図３ではストレージ電極１００を形成する
段階を説明している。図２の段階を完了した後に、前記
第４の二酸化シリコン層４０をエッチバックするが、こ
の際エッチバック工程は前記第２多結晶シリコン層３８
の一部分が外部に露出されるまで結果物の全面に対し実
施される。前記第２多結晶シリコン層３８の露出された
部分を異方性蝕刻で除き第１多結晶シリコン層３４の一
部を露出させこの露出された部分も同様に異方性蝕刻に
より除かれる。こうして外部シリンダー３４′及び内部
シリンダー３８′からなるストレージ電極１００を形成
する。この際、参照符号４０′は前記第４二酸化シリコ
ン層４０をエッチバックすることにより内部シリンダー
内に残された酸化物を指示する。
【００１０】図４ではキャパシターを完成する段階を説
明する。図３に示す酸化物滓４０′、スペーサ３６及び
第２二酸化シリコン層３２を取り除いた後前記ストレー
ジ電極１００全面に誘電体膜１１０を形成し、次いで結
果物の全面に第４多結晶シリコンを蒸着しプレート電極
１２０を形成することにより、ストレージ電極１００、
誘電体膜１１０及びプレート電極１２０からなるキャパ
シターを完成する。
【００１１】前述した従来の方法による半導体メモリ装
置のキャパシター製造方法によると、外部円筒の内部に
又他の内部円筒の添加されたダブルシリンダー形ストレ
ージ電極が形成でき半導体メモリ装置のセルキャパシタ
ンスを向上させることはできるが、次のような短所を有
する。
【００１２】第１）図１に示したように柱電極の形成の
ためコンタクトホールを形成した後このコンタクトホー
ルを第１多結晶シリコンで満たすが、第１多結晶シリコ
ンがコンタクトホールを埋める状態によりその上部に形
成される円筒の模様が左右されるのでコンタクトホール
部分にのみ前記第１多結晶シリコンを正確に満たすこと
が重要だが、その工程が非常に難しい。
【００１３】第２）図１に示したように、前記第２二酸
化シリコン層３２を異方性蝕刻し前記井戸を形成する工
程において、前記井戸はその側壁が傾斜するよう形成さ
れやすいが、プレート電極形成の際セルの間に孔（Voi
d）を発生させ半導体メモリ装置の電気的特性を潜在的
に低下させる。
【００１４】第３）図３に説明したように、第４の二酸
化シリコン層４０をエッチバックする工程はその程度が
調節しにくいので均一のセルキャパシタンスの確保が困
難である。
【００１５】第４）図２でのように、ストレージ電極が
三つの多結晶シリコンにより構成されるので、各多結晶
シリコン間の境界面には自然酸化膜ができ直列抵抗成分
が大きくなり、各導電層間の接着性のよくない場合ウェ
ハーを回転する時のように力を加えると多結晶シリコン
のかけらが取れることもある。
【００１６】第５）こうして得られたダブルシリンダー
形電極の端部分が尖って形成されるので漏洩電流の発生
する可能性が多い等の問題点が指摘された。
【００１７】
【発明が解決しようとする課題】本発明の目的は半導体
装置の高集積度と大きいセルキャパシタンスが確保でき
る半導体メモリ装置のダブルシリンダー形キャパシター
を製造する方法を提供する。
【００１８】
【課題を達成するための手段】前記目的を達成するため
に、本発明は導電層或いは導電性パターンの上に外部シ
リンダーを形成するための蝕刻マスク（以下、外部蝕刻
マスクという）と内部シリンダーを形成するための蝕刻
マスク（以下、内部蝕刻マスクという）を形成した後前
記外部蝕刻マスクと内部蝕刻マスクを利用し前記導電層
又は導電性パターンを蝕刻することを特徴とする半導体
メモリ装置のキャパシター製造方法を提供する。
【００１９】要約すれば、本発明は半導体基板上に導電
性構造物を形成する段階と、前記導電性構造物上に外部
シリンダーを形成するための外部蝕刻マスク及び内部シ
リンダーを形成するための内部蝕刻マスクを形成する段
階と、前記外部蝕刻マスク及び内部蝕刻マスクを利用し
前記導電性構造物を異方性蝕刻することによりダブルシ
リンダー形の第１電極を形成する段階と、前記外部蝕刻
マスク及び内部蝕刻マスクを取り除く段階と、前記第１
電極を被覆する誘電体膜を形成する段階と、前記誘電体
膜の上に第２電極を形成する段階を具備することを特徴
とする半導体メモリ装置のキャパシター製造方法を提供
する。前記導電性構造物は各セル単位で限定された模様
の導電性パターン或いは外部蝕刻マスクの外側に溝を有
する導電層となる。又、前記導電性パターンはその縁の
近所に突出された段差部が形成できる。
【００２０】外部蝕刻マスクは突出された段差部分の外
壁に形成されたスペーサであり、内部蝕刻マスクは突出
された段差部分の内壁に形成されたスペーサである。
【００２１】本発明の一態様によれば、前記外部蝕刻マ
スク及び内部蝕刻マスクは半導体基板上に導電層を形成
する段階と、各セル単位で限定された模様の第１物質層
パターンを形成する段階と、前記第１物質層パターンの
側壁に第１スペーサを形成する段階と、前記第１スペー
サの側壁に第２スペーサを形成する段階と、前記第１物
質層パターンと第１スペーサ及び第２スペーサを利用し
前記導電層を異方性蝕刻することにより、各セル単位で
限定された模様の導電層パターンを形成する段階と、第
１物質層パターン及び第２スペーサを取り除く段階と、
前記第１スペーサを蝕刻マスクとして利用し前記導電性
パターンを異方性蝕刻し部分的に蝕刻することにより突
出された段差部を有する第２導電性パターンを形成する
段階と、前記突出された段差部分の内部側壁に内部スペ
ーサを形成し前記突出された段差部分の外部側壁に外部
スペーサを形成する段階と、前記第１スペーサを取り除
く段階により形成される。
【００２２】本発明の他の態様によると、前記外部蝕刻
マスク及び内部蝕刻マスクは半導体基板上に導電層を形
成する段階と、各セル単位で限定された模様の第１物質
層パターンを形成する段階と、前記第１物質層パターン
の側壁に第１スペーサを形成する段階と、第１スペーサ
の側壁に第２スペーサを形成する段階と、前記第１物質
層パターン及び第１スペーサと第２スペーサを利用し前
記導電層を異方性蝕刻することにより、各セル単位で限
定された模様の導電性パターンを形成する段階と、前記
第１物質層パターン及び第２スペーサを取り除く段階
と、第１スペーサの内壁に内部スペーサを形成し第１ス
ペーサの外壁に外部スペーサを形成した後前記第１スペ
ーサを取り除く段階により形成され得る。
【００２３】本発明の又他の態様によれば、溝を有する
導電層と外部蝕刻マスク及び内部蝕刻マスクは、半導体
基板上に導電層を形成する段階と、前記導電層上に第１
物質層を形成する段階と、第２物質層パターンと第３物
質パターンから構成され各セル単位で限定される模様と
なる複合パターンを形成する段階と、前記複合パターン
上に第１スペーサを形成する段階と、前記第１スペーサ
と第３物質層パターンを蝕刻マスクとして利用し第１物
質層を異方性蝕刻することにより第１物質層パターンを
形成する段階と、前記第１スペーサ及び第３物質層パタ
ーンを取り除く段階と、前記第１物質層パターンの側壁
に外部蝕刻マスクを形成し第２物質層パターンの側壁に
内部蝕刻マスクを形成する段階と、前記第２物質層パタ
ーンを取り除き溝を形成することにより、溝を具備した
導電層パターンを提供する段階により形成される。
【００２４】本発明の又他の態様によれば、溝を具備す
る導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体
基板上に導電層を形成する段階と、前記導電層上に第１
物質層を形成する段階と、第１物質層上に第２物質層パ
ターンと第３物質層パターンから構成され各セル単位で
限定された模様に作られる複合パターンを形成する段階
と、前記複合パターンの上に第１スペーサを形成する段
階と、第１スペーサと第３物質層パターンを蝕刻マスク
として利用し第１物質層を異方性蝕刻することにより第
１物質層パターンを形成する段階と、第１スペーサと第
３物質層を取り除く段階と、第１物質層パターンの側壁
に外部蝕刻マスクを形成し第２物質層パターンの側壁に
内部蝕刻マスクを形成する段階と、前記第２物質層パタ
ーンを取り除き溝を形成することにより溝を具備する導
電層パターンを提供する段階と、前記第１物質層パター
ンを異方性蝕刻する段階により形成される。
【００２５】本発明の又他の態様によると、溝を具備す
る導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体
基板上に導電層を形成する段階と、前記導電層の上に第
１物質層パターンと第２物質層パターンから構成され各
セル単位で限定された模様に作られる複合パターンを形
成する段階と、前記複合パターンを覆いリセスされた部
分を有する第３物質層を形成する段階と、前記リセスさ
れた部分の側壁に第１スペーサを形成する段階と、前記
第１スペーサを蝕刻マスクとして利用し前記第３物質層
を異方性蝕刻することにより第１スペーサの下に第３物
質層パターンを形成する段階と、前記第１スペーサ及び
第２物質層パターンを取り除く段階と、前記第３物質層
パターンの外壁に外部蝕刻マスクを形成し前記第３物質
層パターンと第１物質層パターンの間に内部蝕刻マスク
を形成する段階と、前記外部蝕刻マスク、内部蝕刻マス
ク、第３物質層パターン及び第１物質層パターンを蝕刻
マスクとして利用し前記導電層を部分的に蝕刻すること
により、溝を具備する導電層を提供する段階と、前記第
１物質層パターンと前記第３物質層パターンを取り除く
段階により形成される。
【００２６】
【作用】本発明によれば、キャパシターのダブルシリン
ダー形ストレージ電極は外部シリンダーを形成するため
の外部蝕刻マスクと内部シリンダーを形成するための内
部蝕刻マスクを利用し一つの導電層から形成される。こ
れは自然酸化膜の影響を避け電極の耐久性を高め、内部
シリンダーと外部シリンダーの高さを等しくすることに
より、大きいセルキャパシタンスが確保できる。又、本
発明のストレージ電極は端が尖っておらずそれによる漏
洩電流問題が避けられる。
【００２７】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００２８】〔第１実施例〕図５乃至図９は本発明によ
る半導体メモリ装置の製造方法の第１実施例を説明する
断面図である。
【００２９】図５は第１導電層５０の上に第１物質パタ
ーン５２を形成する段階を示す。特に、複数の活性領域
を分離（隔離）するために半導体基板１０の上にフィー
ルド酸化膜１２を形成する。次いで、ビットライン２０
とドレイン領域１６を共有しソース領域１４とゲート電
極１８を個々に具備する複数のトランジスタが各活性領
域上に形成される。ゲート電極１８はフィールド酸化膜
１２の上にまで延長配置されワードライン１８′を形成
する。そして、純粋な酸化膜、例えば高温酸化膜HTO を
結果物の全面に塗布し前記トランジスタを以後の工程に
より形成される導電素子（例えば、ストレージ電極）か
ら絶縁させるための絶縁層１９を形成する。絶縁層１９
の上には絶縁物質、例えばＢＰＳＧ（borophosphorous
silicateglass）やＰＳＧ（phosphor silicate glass
）が結果物全面に塗布され、次いで平坦化工程が遂行
されその表面が平坦化された平坦化層２２を形成する。
【００３０】平坦化層２２の上には任意の蝕刻方法に関
して蝕刻率（蝕刻速度）の相異なる二絶縁物質、例えば
ＨＴＯのような酸化物と窒化シリコン（Ｓｉ3 Ｎ4 ）の
ような窒化物が交互に蒸着され蝕刻阻止層４２と第１、
第２及び第３隔離層として第１層間絶縁膜４４、第２層
間絶縁膜４６と第３層間絶縁膜４８を形成する。この
際、蝕刻阻止層４２は窒化シリコンのような窒化物を約
１００〜２００Åの厚さで蒸着し形成する。第１層間絶
縁膜４４はＨＴＯのような酸化物を５００〜１，０００
Åの厚さで蒸着し形成する。第２層間絶縁膜４６は窒化
シリコンのような窒化物を約５００〜１，０００Åの厚
さで蒸着し形成する。第３層間絶縁膜４８はＨＴＯのよ
うな酸化物を約５００〜１，０００Åの厚さで蒸着し形
成する。
【００３１】第１及び第３層間絶縁膜４４、４８は第２
層間絶縁膜４６を下部構造物（即ち、蝕刻阻止層４２）
及び上部構造物（例えば後続段階で形成される第１導電
層）から分離するために形成される。
【００３２】次に、トランジスタのソース領域の直上に
沈積された物質を取り除きストレージ電極をソース領域
１４と連結するコンタクトホールを形成する。導電性物
質、例えば不純物のドープされた多結晶シリコンをコン
タクトホールを形成した結果物の表面上に約４，０００
〜６，０００Åの厚さで沈積し前記コンタクトホールを
満たす第１導電層５０を形成する。第１導電層５０の上
には任意の蝕刻に対し第１導電層を構成する物質と蝕刻
率の異なる第１物質を１，０００〜１，５００Åの厚さ
で塗布し第１物質層を形成する。そして、第１物質層を
各セル単位で限定されるようパタニングし第１物質パタ
ーン５２を完成する。第１物質として酸化シリコンを使
用することもできる。
【００３３】図６は第１スペーサ５４、第２スペーサ５
６及び第１導電性パターン５０ａを形成する段階を説明
する。図５に示す結果物全面に窒化シリコンを塗布し約
５００〜１，０００Å位の厚さで窒化シリコンを形成す
る。その後、前記窒化シリコン層を異方性蝕刻し第１物
質パターン５２の側壁に第１スペーサ５４を形成する。
この結果物の全面に酸化物を約５００〜１，０００Å位
の厚さで塗布し酸化膜を形成し、この酸化膜を異方性蝕
刻し第１スペーサ５４の側壁に第２スペーサ５６を形成
する。次に、第１物質パターン５２と第１スペーサ５４
及び第２スペーサ５６を蝕刻マスクとして使用し第１導
電層５０の露出された部分を第３層間絶縁膜４８の表面
が露出されるまで異方性蝕刻し第１導電性パターン５０
ａを形成する。
【００３４】図７はその縁の近所に突出された段差部分
を具備する第２導電性パターン５０ｂを形成する段階を
説明する。それぞれ酸化物から構成された第１物質パタ
ーン５２、第２スペーサ５６及び第３層間絶縁膜４８を
取り除いた後に、第１スペーサ５４を蝕刻マスクとして
利用し第１導電性パターン５０ａを所定の深さ、例えば
５００Å位蝕刻することにより、その縁近所に突出され
た段差部分を有する第２導電性パターン５０ｂを形成す
る。この段差部分は後続く段階で第３スペーサを形成す
るために使用される。
【００３５】図８はダブルシリンダーを形成するための
第３スペーサ５８ａ、５８ｂを形成した後に第２導電性
パターン５０ｂを蝕刻する段階を説明する。図７の段階
を終えた後に、ともに窒化シリコンから構成された第１
スペーサ５４及び第２層間絶縁膜４６を取り除く。次
に、任意の蝕刻に対し第１導電性物質５０とその蝕刻率
の異なる第２物質、例えばＨＴＯのような酸化シリコン
又は窒化シリコンを前記結果物の全面に約５００〜１，
０００Åの厚さで塗布し第２物質層を形成する。第２物
質として、本実施例ではＨＴＯが使用された。第２物質
層を異方性蝕刻し第２導電性パターンの突出された段差
部分の側壁にダブルシリンダー構造を形成するための第
３スペーサ５８ａ、５８ｂと第２導電性パターンの側壁
にダミースペーサ５８′を形成する。ここで、参照符号
５８ａ、５８ｂは各々外部シリンダーと内部シリンダー
を形成するための第３スペーサを指す。この際、第１層
間絶縁膜４４は部分的に蝕刻され第２導電性パターンの
間にある蝕刻阻止層４２の一部を露出させる。外部シリ
ンダーを形成するための第３スペーサ５８ａ及び内部シ
リンダーを形成するための第３スペーサ５８ｂを蝕刻マ
スクとして利用し、第２導電性パターン５０ｂを約３，
０００〜５，０００Åの厚さで異方性蝕刻することによ
り、図９に示すストレージ電極１００を形成する。ここ
で、点線で表した部分はこの蝕刻段階から取り除かれる
部分を意味し、この蝕刻の深さは蝕刻時間を調節するこ
とにより制御される。（このようなエッチングを時間エ
ッチングとする）
【００３６】図９はキャパシターを完成する段階を示
す。図８の段階以後に、全て酸化シリコンからなる第３
スペーサ５８ａ、５８ｂとダミースペーサ５８′、第１
層間絶縁膜４４はＢＯＥ（buffered oxide etchant）又
は希釈されたＨＦ溶液を利用した湿式蝕刻により取り除
かれる。次いで、誘電体膜１１０、例えば酸化物／窒化
物／酸化物（ＯＮＯ）膜や窒化物／酸化物（ＮＯ）膜或
いはＴａ2 Ｏ5 膜をストレージ電極１００の全面にＳｉ
Ｏ等価厚さで４５〜６０Åの厚さで塗布するか、電極材
の多結晶シリコン表面を熱窒化するか、あるいは電極と
してシリコン電極上に金属タンタルＴａを付着させた後
に表面酸化する。この時、シリコン電極１００を軽くエ
ッチングして、多結晶構造による凹凸を形成させれば、
一層の表面積拡大が期待できる。次に、導電性物質、即
ち不純物のドープされた多結晶シリコンを誘電体膜１１
０の上に蒸着しプレート電極１２０を形成する。
【００３７】〔第２実施例〕図１０乃至図１１は本発明
による半導体メモリ装置のキャパシター製造方法の第２
実施例を示す断面図である。
【００３８】本実施例は第２層間絶縁膜４６を形成する
代わりに第２導電層が形成されることを除けば第１実施
例と類似した方法で遂行される。第２導電層を構成する
物質は、望ましくは第１導電層５０を構成する物質と同
一の物質が用いられる。
【００３９】図１０はその縁近所に突出された段差部分
を有する第２導電性パターン５０ｂを形成する段階を説
明する。本段階は第１実施例の図７に説明したような方
法で遂行される。しかしながら、第２導電性パターン５
０ｂを形成するために第１スペーサ５４をエッチングマ
スクとして利用し第１導電性パターン５０ａを異方性蝕
刻する際、これと共に第２導電層も蝕刻され、第２導電
性パターン５０ｂの下で各セル単位で限定された模様に
第２導電性パターン６０を形成する。第２導電性パター
ン６０はダブルシリンダー形のストレージ電極に電気的
に連結された付加的なフィン構造の電極となる。
【００４０】図１１は本実施例によるキャパシターを完
成する段階を説明する。図１０の段階以後に、図８乃至
図９に示す段階が第１実施例のような方法で遂行され二
つのシリンダー（内部及び外部シリンダー）と一端がト
ランジスタのソース領域１４に連結され他端がダブルシ
リンダー形電極１００ｂに連結され、これを支持する柱
電極１００ａと前記柱電極１００ａがその中心を通過す
るフィン構造の付加電極１００ｃを有するダブルシリン
ダー形の電極１００ｂを有するストレージ電極１００を
形成する。
【００４１】〔第３実施例〕図１２乃至図１５は本発明
による半導体メモリ装置のキャパシター製造方法の第３
実施例を説明する断面図である。
【００４２】第１実施例では第２導電性パターン５０ｂ
を形成するために第１導電性パターン５０ａを部分的に
蝕刻した後ダブルシリンダー形のストレージ電極を形成
するための第３スペーサ５８ａ、５８ｂを第２導電性パ
ターン５０ｂの突出部の側壁に形成した。この際、本実
施例ではダブルシリンダー形ストレージ電極を形成する
ためのスペーサ６２ａ、６２ｂを（図８でのように）第
１導電性パターン５０ａを蝕刻せず第１スペーサ５４の
側壁に直接形成した。
【００４３】図１２は第１導電性パターン５０ａ上に第
１スペーサ５４を残して置く段階を説明する。図５及び
図６に示した段階を遂行した後、全て酸化シリコンから
なる第２スペーサ５６及び第１物質層パターン５２をＢ
ＯＥ或いは希釈されたＨＦ溶液を利用し湿式蝕刻するこ
とにより取り除く。
【００４４】図１３は第３スペーサ６２ａ、６２ｂを形
成する段階を説明する。図１２の段階を終えた後、結果
物全面に任意の蝕刻に対し第１スペーサ５４及び第１導
電性パターン５０ａを構成する物質と蝕刻率の異なる第
２物質、例えばＨＴＯのような酸化物を５００〜１，０
００Åの厚さで塗布し、第２物質層を形成する。次い
で、第２物質を異方性蝕刻しダブルシリンダー形ストレ
ージ電極を形成するための第３スペーサ６２ａ、６２ｂ
を形成する。ここで、参照番号６２ａ、６２ｂはそれぞ
れ外部シリンダーと内部シリンダーを形成するための第
３スペーサを指示する。この際、ダミースペーサ６２′
は第１導電性パターン５０ａの側壁に形成される。
【００４５】図１４は第１導電性パターン５０ａを蝕刻
する段階を説明する。第１スペーサ５４を取り除いた後
外部シリンダーを形成するための第３スペーサ６２ａ及
び内部シリンダーを形成するための第３スペーサ６２ｂ
を第１実施例のような方法で蝕刻マスクとして利用し第
１導電性パターン５０ａを約３，０００〜５，０００
Å位の厚さまで異方性蝕刻する。窒化シリコンから構成
された第１スペーサ５４を取り除く際、窒化シリコンか
ら構成された第２絶縁層４６も共に取り除かれる。ここ
で、点線で表示される部分は本蝕刻段階により取り除か
れる。
【００４６】図１５はキャパシターを完成する段階を説
明する。図１４の段階以後に、第３スペーサ６２ａ、６
２ｂ、ダミースペーサ６２′及び第１層間絶縁膜４４を
取り除く。次に、誘電体膜１１０及びプレート電極１２
０が第１実施例のような方法で形成され、そうしてスト
レージ電極１００、誘電体膜１１０及びプレート電極１
２０を備えて形成されたキャパシターを完成する。
【００４７】本実施例によれば、ストレージ電極の高さ
は第１実施例に比べ約５００〜１，０００Å位高くな
る。即ち、第１実施例によると、第１導電性パターンは
第２導電性パターンを形成するために蝕刻されるべきで
あった。しかしながら、本実施例ではこのようなエッチ
ングが要らず、従って第１実施例に比べ同じ厚さを有す
る導電層に対してより高いストレージ電極が得られる。
【００４８】付加的に、第２層間絶縁膜４６が第１導電
層を構成する物質と同じ物質からなる第２導電層に代わ
れれば、図１１に示したような主なダブルシリンダー形
電極上に付加的なフィン構造の電極を有するストレージ
電極が本実施例により得られることは注目すべきであ
る。
【００４９】〔第４実施例〕図１６乃至図２３は本発明
による半導体メモリ装置のキャパシター製造方法に関す
る第４実施例を説明する断面図である。
【００５０】図１６は第１導電層５０、第１物質層７
８、第２物質層８０及び第３物質層８２を形成する段階
を説明する。
【００５１】特に、第２層間絶縁膜４６と第３層間絶縁
膜４８を形成する過程が略されることを除いては第１実
施例の手続きが第１導電層５０（図５）を形成するとこ
ろまで反復される。任意の蝕刻に対し第１導電層５０を
構成する物質と蝕刻率の異なる第１物質、例えば窒化シ
リコンのような窒化物やＨＴＯのような酸化物を第１導
電層５０の上に約１，０００Å位の厚さで塗布し第１物
質層７８を形成する。又、任意の異方性蝕刻に対し第１
導電層５０を構成する物質と同じ蝕刻率を有する第２物
質、例えば多結晶シリコンを第１物質層７８の上に約
１，０００Å位の厚さで塗布し第２物質層８０を形成す
る。その後、任意の等方性蝕刻に対し第２物質層７８、
第１物質層８０及び第１導電層７６を構成する物質と蝕
刻率の異なる第３物質、例えばＨＴＯのような酸化物或
いはシリコン窒化物のような窒化物を第２物質層上に約
１，０００Å位の厚さで塗布し、第３物質層８２を形成
する。
【００５２】図１７は複合パターン８３を形成する段階
を説明する。第３物質層と第２物質層を従来の写真蝕刻
工程を通じて異方性蝕刻し、各セル単位で限定され第３
物質層パターン８２ａ及び第２物質層８０ａからなる複
合パターン８３を形成する。
【００５３】図１８は第１スペーサ８４と第１の第１物
質層パターン７８ａを形成する段階を説明する。図１７
の段階以後に、複合パターン８３の形成されている結果
物全面にＨＴＯのような酸化物を約１，０００Åの厚さ
で塗布し酸化膜を形成する。こうして得られた酸化膜は
複合パターンの側壁に第１スペーサ８４を形成するため
に異方性蝕刻される。次いで、複合パターン８３と第１
スペーサ８４を蝕刻マスクとして利用し第１物質層７８
を異方性蝕刻することにより第１の第１物質層パターン
７８ａを形成する。
【００５４】図１９はダブルシリンダーを形成するため
の第２スペーサ８６ａ、８６ｂを形成する段階を説明す
る。ＢＯＥのようなエッチング溶液を利用し湿式蝕刻を
することにより第１スペーサ８３及び第３物質層パター
ン８２ａを取り除いた後、ＨＴＯにような酸化物を結果
物全面に約５００Å位の厚さで塗布し酸化膜を形成す
る。酸化膜は異方性蝕刻され、第２物質層パターン８０
ａの側壁に外部シリンダーを形成するための第２スペー
サ８６ａ及び第１の第１物質層パターン７８ａの側壁に
内部シリンダーを形成するための第２スペーサ８６ｂを
形成する。
【００５５】図２０は第１導電性パターン５０ｃを形成
する段階を説明する。図１９の段階以後に、結果物上の
第２物質層パターン８０ａを第１の第１物質層パターン
７８ａの表面が外部に露出されるまで異方性蝕刻し第２
物質層パターン８０ａを取り除く。この際、これと同時
に第２物質と同一の物質からなる第１導電層５０の一部
分（第１の第１物質層パターン７８ａ上に外部シリンダ
ーを形成するための第２スペーサ８６ａの間）が第２物
質層パターン８０ａの厚さと同じ深さで部分的に蝕刻さ
れ第２スペーサ８６ａの間に溝を有する第１導電性パタ
ーン５０ｃを形成する。この段階は第２物質層パターン
８０ａを構成する物質と第１導電層５０を構成する物質
と同一の物質なので容易に遂行され得る。そうして、各
セルの間に溝を有する第１導電性パターン５０ｃが得ら
れる。
【００５６】ここで、第１導電層５０の蝕刻された量
（溝の深さ）は第２物質層パターン８０ａの厚さにより
決定され得るので、この段階は時間蝕刻工程でぶつかる
工程再現性問題に構わず容易に遂行され得る。
【００５７】図２１は第２の第１物質層パターン７８ｂ
を形成する段階を説明する。図２０の段階以後に、第１
の第１物質層パターンは第２スペーサ８６ｂを蝕刻マス
クとして異方性蝕刻され、第２スペーサ８６ｂの下部に
位置し第１物質からなる第２の第１物質層パターン７８
ｂを形成する。
【００５８】図２２はダブルシリンダー形ストレージ電
極１００を形成する段階を説明する。図２１の段階以後
に、結果物全面に第２スペーサ８６ａ、８６ｂを蝕刻マ
スクとし第１導電層パターン５０ｃを蝕刻対象物とし、
第１層間絶縁膜４４の表面が露出されるまで異方性蝕刻
を実施しダブルシリンダー形ストレージ電極１００を形
成する。ここで、溝の深さがダブルシリンダーの下部支
持部分の厚さｔ（第１導電層の厚さ−溝の深さ）を決定
することに注意しなければならない。
【００５９】図２３は誘電体膜１１０とプレート電極１
２０を形成しキャパシターを完成する段階を説明する。
第２スペーサ８６ａ、８６ｂ、第２の第１物質層パター
ン７８ｂと第１層間絶縁膜４４を取り除いた後、誘電体
膜１１０及びプレート電極１２０を第１実施例のような
方法で形成し、ストレージ電極１００、誘電体膜１１０
及びプレート電極１２０からなるキャパシターを完成す
る。
【００６０】本実施例で、図２０に示すように第１導電
層５０の溝を形成する時、溝の深さは第２物質層パター
ン８０ａの厚さにより決定されるので、この実施例の方
法は容易に遂行され得る。このような溝（凹部）形成と
下部電極の分離過程を要約すると次のようになる。
【００６１】第１工程で厚さｔ１の電極層Ａを基板上に
形成し、第２工程で目的の下部電極外周より少し小さい
平面形状を有する第１マスクを電極層Ａの上方に形成す
る。第１マスクは厚さｔ２であって、特定のエッチング
操作を受ける時にエッチ速度が導電層ＡのＮ倍である。
【００６２】第３工程では第１マスク上に第２マスク層
を形成し、これに異方性エッチング操作を施して、第１
マスク及び導電層Ａに影響することなく、第１マスク側
面にサイドスペーサを形成する。
【００６３】第４工程において前記特定エッチング操作
により第１マスクと導電層Ａを同時にエッチし、この時
に前記サイドスペーサがエッチされなければ、一定時間
後には、サイドスペーサにより囲まれた領域を残して導
電層Ａが島状に残り、島と島の間では基板が露出する。
この時、第１マスクの直下では、導電層Ａに凹部が生じ
て、その底の厚さはｔ２／Ｎとなるはずである。
【００６４】現実には種々のバラツキが考えられるの
で、基板露出を検知した後に若干のオーバーエッチを続
けて工程を終わらせる。従って、ｔ２／Ｎをオーバーエ
ッチ量に対し十分厚くするとよい。このような方法は被
エッチング物である導電層Ａと第１マスクとの自己整合
的操作であって、工程管理を容易にする。又、前記実施
例のように、導電層Ａと第１マスクの間に他の目的を有
するマスクを介在させ、エッチングを２工程に分離して
も本質的な変化はない。
【００６５】〔第５実施例〕図２４乃至図３０は本発明
による半導体メモリ装置の製造方法の第５実施例を説明
する断面図である。
【００６６】図２４は第１導電層５０と複合パターン７
９を形成する段階を説明する。第１実施例の手続きが、
第１層間絶縁膜４４、第２層間絶縁膜４６及び第３層間
絶縁膜４８を形成することを略するのを除けば第１導電
層５０を形成することまで（図５）反復される。ストレ
ージ電極をソース領域１４に連結するコンタクトホール
を形成した後、不純物のドープされた多結晶シリコンの
ような導電性物質を結果物の全面に４，０００〜６，０
００Åの厚さで沈積し第１導電層５０を形成する。その
次に、任意の蝕刻に対し第１導電層を構成する物質とそ
の蝕刻率の異なる物質、例えば酸化物（即ち、ＣＶＤ酸
化物）や窒化物（即ち、窒化シリコン）を第１導電層の
全面に５００〜１，０００Åの厚さで沈積し第１物質層
を形成する。そして、任意の蝕刻に対し第１物質層と第
１導電層を構成する物質と蝕刻率の異なる物質、例えば
窒化物（第１物質が酸化物の場合）や酸化物（第１物質
が窒化物の場合）を５００〜１，０００Å位の厚さで沈
積し、第１物質層上に第２物質層を形成する。この第２
物質層上にはフォトレジストが塗布されフォトレジスト
膜が形成され、このフォトレジスト膜は露光及び現像過
程を経てパタニングされ、各セル単位で限定された模様
のフォトレジストパターンＰＲを形成する。フォトレジ
ストパターンＰＲを蝕刻マスクとして使用し、第２物質
層及び第１物質層を蝕刻することにより、第１物質層パ
ターン７８と第２物質層パターン８０からなる複合パタ
ーン７９を形成する。
【００６７】選択的には、コンタクトホールを形成する
前に隔離層４９を平坦化層２２上に形成することもでき
る。隔離層４９は望ましくは任意の蝕刻に対し第２物質
層パターン８０を構成する物質と蝕刻率の等しかったり
似た物質を平坦化層２２上に約５００〜１，０００Å位
の厚さで沈積し形成できる。
【００６８】図２５は第３物質層８２及び第１スペーサ
８３を形成する段階を説明する。フォトレジストパター
ンＰＲを取り除いた後、第１物質層パターンを構成する
物質と同一の物質を複合パターン７９の形成されている
結果物の全面に、約５００〜１，０００Åの厚さで沈積
し、複合パターン７９を被覆し、複合パターンの間にリ
セスされた部分を有する第３物質層８２を形成する。次
に、第２物質層パターン８０を構成する物質と同一の物
質を第３物質層上に約５００Åの厚さで塗布し第４物質
層を形成し、この第４物質層を異方性蝕刻し第３物質層
８２のリセスされた部分の側壁に第１スペーサ８３を形
成する。その結果、第３物質層８２は複合パターン７９
と第１スペーサ８３の間に介される。
【００６９】図２６は第３物質層パターン８２ａを形成
する段階を説明する。図２５の段階以後に、第１スペー
サ８３を蝕刻マスクとして利用し第３物質層を第１導電
層５０の表面が外部に露出されるまで異方性蝕刻する。
そうして、第３物質層パターン８２ａが第１スペーサ８
３の直下に形成される。
【００７０】この際、複合パターン７９を構成する第２
物質層パターン８０を成す物質は所定の異方性蝕刻に対
し第３物質層８２を成す物質と蝕刻率が異なるので第２
物質層８０は第１物質層７８が異方性蝕刻されることか
ら防ぐ。それに、第３物質層パターン８２ａが第１物質
層パターン７８を完全に取り囲む円筒状に形成され第１
物質層パターンから所定の距離ほど離れて位置すること
に注目する必要がある。この間隔は第３物質層８２の厚
さにより決定される。
【００７１】図２７は外部シリンダーを形成するのに外
部蝕刻マスクとして利用される第４物質層スペーサ９０
ａ及び内部シリンダーを形成することにおいて内部エッ
チングマスクとして利用される第４物質層スペーサ９０
ｂを形成する段階を説明する。第１スペーサ８３及び第
２物質層パターン８０を取り除いた後、任意の蝕刻に対
し第１導電層５０及び第１物質層パターン７８を構成す
る物質と蝕刻率の異なる物質、例えば第２物質層パター
ン８０を成す物質と同一の物質（即ち、窒化物或いは酸
化物）を結果物の全面に沈積し、第４物質層を形成した
後、第１物質層パターン７８及び第３物質層パターン８
２ａが外部に露出されるまで第４物質層をエッチバック
して第３物質層パターン８２ａの外壁に外部シリンダー
を形成するための外部蝕刻マスクとして第４物質層スペ
ーサ９０ａを形成し第１物質層パターン７８と第３物質
層パターン８２ａの間の空間に内部シリンダーを形成す
るための内部蝕刻マスクとして第４物質層パターン９０
ｂを形成する。
【００７２】図２８は外部シリンダーを形成するための
外部蝕刻マスクとして使用される第４物質スペーサ９０
ａ及び内部シリンダーを形成するための第４物質パター
ン９０ｂを含む第１導電層パターン５０ａを形成する段
階を説明する。第１導電層５０を約５００〜１，０００
Å位の厚さで異方性蝕刻した後、第１物質層パターン７
８、第３物質層パターン８２ａ、第４物質スペーサ９０
ａ及び第４物質パターン９０ｂを蝕刻マスクとして使用
し外部蝕刻マスクの間に溝を有する第１導電層パターン
５０ａを形成するためにＢＯＥのような酸化物エッチン
グ溶液や燐酸のような窒化物エッチング溶液を用い湿式
蝕刻することにより第１物質層パターン７８及び第３物
質層パターン８２ａを取り除く。
【００７３】図２９はストレージ電極１００を形成する
段階を説明する。図２８の段階以後、第１導電層パター
ン５０ａの直下に形成された隔離層４９の表面が外部に
露出されるまで第４物質スペーサ９０ａ及び第４物質パ
ターン９０ｂを蝕刻マスクとして使用し第１導電層パタ
ーン５０ａを異方性蝕刻することにより、各セル単位で
分離されたダブルシリンダー形のストレージ電極１００
を形成する。
【００７４】図３０は誘電体膜１１０及びプレート電極
１２０を形成しキャパシターを完成する段階を説明す
る。第４物質スペーサ９０ａ及び第４物質パターン９０
ｂと隔離層４９を取り除いた後、誘電体膜１１０とプレ
ート電極１２０を第１実施例のような方法で形成するこ
とにより、ストレージ電極１００、誘電体膜１１０及び
プレート電極１２０からなるキャパシターを完成する。
【００７５】ここで、平坦化層上の隔離層の取り除かれ
た表面領域はセルキャパシタンスを増加させるために有
効セルキャパシタンス領域に使用され得る。
【００７６】〔第６実施例〕図３１乃至図３５は本発明
による半導体メモリ装置の製造方法の第６実施例を説明
する断面図である。本実施例では第５実施例の第１導電
層上に形成された第２蝕刻阻止層を利用しキャパシター
を製造する方法を示す。第２蝕刻阻止層を形成すること
を除けば本実施例の過程は第５実施例の過程と類似して
進行される。
【００７７】図３１は第１導電層５０、第２蝕刻阻止層
５１及び複合パターン７９を形成する段階を説明する。
第２層間絶縁膜４６と第３層間絶縁膜４８を形成する工
程を略することを除けば第１導電層５０を形成するとこ
ろまで（図５）第１実施例の手続きが繰り返される。結
果物の中の第１導電層５０の上に第２蝕刻阻止層５１が
約２０〜３０Å位の厚さで形成される。本実施例で使用
される第２蝕刻阻止層５１は第１導電層５０が外部に露
出される時自然的に形成される自然酸化膜であることが
望ましい。しかしながら、任意の従来の工程により自然
酸化膜のように薄く形成され得る酸化膜や窒化膜が自然
酸化膜に代われる。
【００７８】次に、複合パターン７９は第５実施例のよ
うな方法で自然酸化膜５１の上に形成される。しかしな
がら、この実施例で第１物質層パターン７８を構成する
物質は第５実施例の第１物質層パターンを構成する物質
とは異なる。特に、任意の蝕刻に関し第１導電層５０を
構成する物質と同じ蝕刻率を有する物質、例えば不純物
のドープされた多結晶シリコンを第１物質層パターン７
８に使用し得る。
【００７９】それに、平坦化層２２上に第１蝕刻阻止層
４２を形成するために任意の蝕刻に関し第２物質層パタ
ーン８０を構成する物質と蝕刻率が等しかったり似た物
質を平坦化層２２の上に約７０〜５００Å位の厚さで沈
積した後、任意の蝕刻に対し第２物質層を構成する物質
と蝕刻率の異なる物質を第１蝕刻阻止層４２上に約７０
〜１，０００Å位の厚さで沈積し第１層間絶縁膜４４を
形成する。
【００８０】図３２は第１スペーサ８３と第３物質層パ
ターン８２ａを形成する段階を説明する。この段階は任
意の蝕刻に関し第１物質層パターン４８を構成する物質
と蝕刻率の同じ物質、例えば多結晶シリコンを第３物質
層パターン８２ａに使用することを除けば、前述したよ
うに得られた第２蝕刻阻止層を使用する第５実施例中の
図２５及び図２６に述べられている方法と同じ方式で遂
行される。
【００８１】図３３は外部シリンダーを形成するための
外部蝕刻マスクとして用いられる第４物質層スペーサ９
０ａ及び内部シリンダーを形成するための内部蝕刻マス
クとして使用される第４物質スペーサ９０ｂを形成する
段階を説明する。第１スペーサ８３及び第２物質層パタ
ーン８０を取り除いた後に、窒化物のような第４物質を
結果物上に塗布し第４物質層を形成し、この第４物質層
は第１物質層パターン７８及び第３物質層パターン８２
ａの表面が外部に露出されるまで異方性蝕刻されること
により、外部シリンダーを形成するための外部蝕刻マス
クとして用いられる第４物質層スペーサ９０ａ及び内部
シリンダーを形成するための内部蝕刻マスクとして用い
られる第４物質スペーサ９０ｂを形成する。第２蝕刻阻
止層として酸化膜或いは窒化膜が自然酸化膜の代わりに
形成されれば、この酸化物や窒化物は第１物質層パター
ン７８及び第３物質層パターン８０ａがその上に形成さ
れた結果物上に第４物質層として塗布される。
【００８２】図３４はストレージ電極１００を形成する
段階を説明する。図３３の段階以後に、第１物質層パタ
ーン７８、第３物質層パターン８２ａ、第４物質スペー
サ９０ａ及び第４物質パターン９０ｂを蝕刻マスクとし
て利用し、外部蝕刻マスクとして使用される第４物質層
スペーサ９０ａの間に挟まれた第２蝕刻阻止層５１の一
部を選択的に取り除き、第４物質層スペーサ９０ａの間
に位置する第１導電層５０の一部を外部に露出させる。
次に、第１物質層パターン７８、第３物質層８２ａ及び
第４物質層スペーサ９０ａの間の第１導電性５０の露出
された部分を取り除き、（図２８の第１導電層５０ａと
似た模様を有する）第４物質層スペーサ９０ａの間に介
された溝を有する第１導電性パターンを形成する。第１
物質層パターン７８と第３物質層８２ａを取り除いた
後、第２蝕刻阻止層５１の露出された部分と第１導電層
５０を第１層間絶縁膜４４の表面が外部に露出されるま
で異方性蝕刻する。
【００８３】図３５は誘電体膜１１０及びプレート電極
１２０を形成しキャパシターを完成する段階を説明す
る。第４物質スペーサ９０ａ及び第４物質パターン９０
ｂ、第１層間絶縁膜４２を取り除いた後、誘電体膜１１
０及びプレート電極１２０を第１実施例のような方法で
形成することにより、ストレージ電極１００、誘電体膜
１１０及びプレート電極１２０を具備するキャパシター
を完成する。
【００８４】本実施例（第６実施例）によると、同じ高
さのダブルシリンダーを具備するストレージ電極を第１
導電層の上に形成された第２蝕刻阻止層を利用し製造し
得る。
【００８５】
【発明の効果】本発明によれば、キャパシターのストレ
ージ電極は単一導電層から得られる。これは自然酸化膜
の影響を避けることである。ストレージ電極は一つの導
電層から形成されるので電極は容易に破砕されず、一方
同じ高さを有する内部シリンダー及び外部シリンダーを
得て大きいセルキャパシタンスが確保できる。又、この
ように形成されたストレージ電極はストレージ電極が相
異なる層から形成された場合のように素子間の弱い結合
力により容易に破砕されない。
【００８６】本発明によるストレージ電極は電極の端部
が尖っておらず漏洩電流の発生が避けられる。又、蝕刻
マスクを使用しストレージ電極を形成するために導電層
を直接蝕刻するのでストレージ電極が傾斜して形成され
ることを避け空洞が生ずることが避けられ、本発明によ
る半導体メモリ装置の信頼性を高めることに寄与する。
【００８７】それに、ストレージ電極の下部表面は有効
セルキャパシタンス領域に利用されることができ高い集
積度を達成するためのセルキャパシタンスを増加させる
ことに貢献する。
【００８８】そして、主なダブルシリンダー形電極部分
の直下に付加的なフィン構造の電極を有するストレージ
電極が形成されセルキャパシタンスを増加させる。
【図面の簡単な説明】
【図１】 従来の方法による半導体メモリ装置のダブル
シリンダー形キャパシター製造方法を説明するために示
した断面図である。
【図２】 同じく従来の方法による製造方法を説明する
ために示した断面図である。
【図３】 同じく従来の方法による製造方法を説明する
ために示した断面図である。
【図４】 同じく従来の方法による製造方法を説明する
ために示した断面図である。
【図５】 本発明による半導体メモリ装置のキャパシタ
ー製造方法の第１実施例を説明するために示した断面図
である。
【図６】 同じく第１実施例を説明するために示した断
面図である。
【図７】 同じく第１実施例を説明するために示した断
面図である。
【図８】 同じく第１実施例を説明するために示した断
面図である。
【図９】 同じく第１実施例を説明するために示した断
面図である。
【図１０】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第２実施例を説明するために示した断面
図である。
【図１１】 同じく第２実施例を説明するために示した
断面図である。
【図１２】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第３実施例を説明するために示した断面
図である。
【図１３】 同じく第３実施例を説明するために示した
断面図である。
【図１４】 同じく第３実施例を説明するために示した
断面図である。
【図１５】 同じく第３実施例を説明するために示した
断面図である。
【図１６】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第４実施例を説明するために示した断面
図である。
【図１７】 同じく第４実施例を説明するために示した
断面図である。
【図１８】 同じく第４実施例を説明するために示した
断面図である。
【図１９】 同じく第４実施例を説明するために示した
断面図である。
【図２０】 同じく第４実施例を説明するために示した
断面図である。
【図２１】 同じく第４実施例を説明するために示した
断面図である。
【図２２】 同じく第４実施例を説明するために示した
断面図である。
【図２３】 同じく第４実施例を説明するために示した
断面図である。
【図２４】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第５実施例を説明するために示した断面
図である。
【図２５】 同じく第５実施例を説明するために示した
断面図である。
【図２６】 同じく第５実施例を説明するために示した
断面図である。
【図２７】 同じく第５実施例を説明するために示した
断面図である。
【図２８】 同じく第５実施例を説明するために示した
断面図である。
【図２９】 同じく第５実施例を説明するために示した
断面図である。
【図３０】 同じく第５実施例を説明するために示した
断面図である。
【図３１】 本発明による半導体メモリ装置のキャパシ
ター製造方法の第６実施例を説明するために示した断面
図である。
【図３２】 同じく第６実施例を説明するために示した
断面図である。
【図３３】 同じく第６実施例を説明するために示した
断面図である。
【図３４】 同じく第６実施例を説明するために示した
断面図である。
【図３５】 同じく第６実施例を説明するために示した
断面図である。
【符号の説明】
１０ 半導体基板、１２ フィールド酸化膜、１４ ソ
ース領域、１６ ドレイン領域、１８ ゲート電極、１
８′ワードライン、１９絶縁層、２２ 平坦化層、２４
第１二酸化シリコン層、２６ 窒化シリコン層、３０
柱電極、３２第２二酸化シリコン層、３４ 第１多結
晶シリコン層、３４′外部シリンダー、３６ スペーサ
（第３二酸化シリコン層）、３８ 第２多結晶シリコン
層、３８′内部シリンダー、４０ 第４二酸化シリコン
層、４２ 蝕刻阻止層、４４ 第１層間絶縁膜、４６
第２層間絶縁膜、４８ 第３層間絶縁膜、４９ 隔離
層、５０ 第１導電層、５０ａ 第１導電性パターン、
５０ｂ 第２導電性パターン、５０ｃ 第１導電性パタ
ーン、５２ 第１物質パターン、５４ 第１スペーサ、
５６ 第２スペーサ、５８ａ，５８ｂ 第３スペーサ、
５８′ダミースペーサ、６０ 第２導電性パターン、６
２ａ，６２ｂ スペーサ、６２′ダミースペーサ、７８
第１物質層、７８ａ，７８ｂ 第１物質層パターン、
７９ 複合パターン、８０ 第２物質層、８２ 第３物
質層、８２ａ 第３物質層パターン、８３ 複合パター
ン、８４ 第１スペーサ、８６ａ 第２スペーサ、９０
ａ 第４物質層スペーサ、９０ｂ 第４物質層パター
ン、１００ ストレージ電極、１１０ 誘電体膜、１２
０ プレート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 正吉 大韓民國京畿道水原市勸善區梅灘洞林光ア パート1162番地 １棟 1506號 (72)発明者 申 哲浩 大韓民國ソウル特別市城北區東小門洞７街 28−14番地 (72)発明者 李 元雨 大韓民國京畿道水原市勸善區梅灘１洞172 −７番地

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に導電性構造物を形成する
    段階と、前記導電性構造物上に外部シリンダーを形成す
    るための外部蝕刻マスク及び前記導電性構造物上に内部
    シリンダーを形成するための内部蝕刻マスクを形成する
    段階と、前記外部蝕刻マスク及び内部蝕刻マスクを使用
    し前記導電性構造物を異方性蝕刻することにより、ダブ
    ルシリンダー形の第１電極を形成する段階と、前記外部
    蝕刻マスク及び内部蝕刻マスクを取り除く段階と、前記
    第１電極を被覆する誘電体膜を形成する段階と、前記誘
    電体膜上に第２電極を形成する段階を具備することを特
    徴とする半導体メモリ装置のキャパシター製造方法。
  2. 【請求項２】 前記導電性構造物は各セル単位で限定さ
    れた模様に形成される導電性パターンであることを特徴
    とする請求項１記載の半導体メモリ装置のキャパシター
    製造方法。
  3. 【請求項３】 前記導電性構造物はその縁の近所に突出
    され段差を形成する部分を有することを特徴とする請求
    項２記載の半導体メモリ装置のキャパシター製造方法。
  4. 【請求項４】 前記外部蝕刻マスクは前記突出された段
    差部分の外壁に形成されたスペーサであり、前記内部蝕
    刻マスクは前記突出された段差部分の内壁に形成された
    スペーサであることを特徴とする請求項３記載の半導体
    メモリ装置のキャパシター製造方法。
  5. 【請求項５】 前記外部蝕刻マスク及び内部蝕刻マスク
    は、前記半導体基板上に導電層を形成する段階と、各セ
    ル単位で限定された模様の第１物質層パターンを形成す
    る段階と、前記第１物質層パターンの側壁に第１スペー
    サを形成する段階と、前記第１スペーサの側壁に第２ス
    ペーサを形成する段階と、前記第１物質層パターンと前
    記第１スペーサ及び第２スペーサを利用し前記導電層を
    異方性蝕刻することにより、各セル単位で限定された模
    様の前記導電性パターンを形成する段階と、前記第１物
    質層パターン及び前記第２スペーサを取り除く段階と、
    前記第１スペーサを蝕刻マスクとして利用し前記導電性
    パターンを異方性に部分的に蝕刻することにより突出さ
    れた段差部分を有する第２の導電性パターンを形成する
    段階と、前記突出された段差部の内壁に内部スペーサを
    形成し前記突出された段差部の外壁には外部スペーサを
    形成する段階と、前記第１スペーサを取り除く段階によ
    り形成されることを特徴とする請求項４記載の半導体メ
    モリ装置のキャパシター製造方法。
  6. 【請求項６】 前記外部蝕刻マスクと内部蝕刻マスク
    は、前記半導体基板上に導電層を形成する段階と、各セ
    ル単位で限定された模様の第１物質層パターンを形成す
    る段階と、前記第１物質層パターンの側壁に第１スペー
    サを形成する段階と、前記第１スペーサの側壁に第２ス
    ペーサを形成する段階と、前記第１物質層パターン及び
    前記第１スペーサと第２スペーサを利用し前記導電層を
    異方性蝕刻することにより、各セル単位で限定された模
    様の前記導電性パターンを形成する段階と、前記第１物
    質層パターン及び前記第２スペーサを取り除く段階と、
    前記第１スペーサの内壁に内部スペーサを、そして前記
    第１スペーサの外壁に外部スペーサを形成した後前記第
    １スペーサを取り除く段階により形成されることを特徴
    とする請求項２記載の半導体メモリ装置のキャパシター
    製造方法。
  7. 【請求項７】 前記導電性パターンを形成する段階に先
    立ち、半導体基板の上に蝕刻阻止層、第１隔離層、第２
    隔離層及び第３隔離層を形成する段階を更に具備するこ
    とを特徴とする請求項２記載の半導体メモリ装置のキャ
    パシター製造方法。
  8. 【請求項８】 前記第１隔離層及び第３隔離層は酸化物
    から構成され、前記第２隔離層は窒化物から構成される
    ことを特徴とする請求項７記載の半導体メモリ装置のキ
    ャパシター製造方法。
  9. 【請求項９】 前記第１隔離層及び第３隔離層は酸化物
    から構成され、前記第２隔離層は導電性物質から構成さ
    れ、前記第２導電層は前記導電性パターンを形成する中
    に各セル単位で限定されることにより、前記円筒形電極
    と電気的に連結された付加的なフィン構造の電極を前記
    円筒形電極下部に形成することを特徴とする請求項７記
    載の半導体メモリ装置のキャパシター製造方法。
  10. 【請求項１０】 前記導電性構造物は前記外部蝕刻マス
    クの外側に溝を有する導電層であることを特徴とする請
    求項１記載の半導体メモリ装置のキャパシター製造方
    法。
  11. 【請求項１１】 溝を有する前記導電層と前記外部蝕刻
    マスク及び内部蝕刻マスクは、前記半導体基板上に導電
    層を形成する段階と、前記導電層上に第１物質層を形成
    する段階と、第２物質層パターン及び第３物質パターン
    から構成され各セル単位で限定される模様に形成された
    複合パターンを形成する段階と、前記複合パターン上に
    第１スペーサを形成する段階と、前記第１スペーサ及び
    前記第３物質層パターンを蝕刻マスクとして使用し前記
    第１物質層を異方性蝕刻することにより第１物質層パタ
    ーンを形成する段階と、前記第１スペーサ及び前記第３
    物質層パターンを取り除く段階と、前記第１物質層パタ
    ーンの側壁に前記外部蝕刻マスクを形成し前記第２物質
    層パターンの側壁に内部蝕刻マスクを形成する段階と、
    前記第２物質層パターンを取り除き溝を形成することに
    より、溝を有する前記導電層パターンを提供する段階を
    具備して形成されることを特徴とする請求項１０記載の
    半導体メモリ装置のキャパシター製造方法。
  12. 【請求項１２】 前記外部蝕刻マスク及び前記内部蝕刻
    マスクは前記第１スペーサ及び前記第３物質層パターン
    を取り除く段階以後に得られた結果物上に第３物質層を
    塗布し前記第３物質層を異方性蝕刻することにより形成
    された第２スペーサ及び第３スペーサであることを特徴
    とする請求項１１記載の半導体メモリ装置のキャパシタ
    ー製造方法。
  13. 【請求項１３】 溝を有する前記導電層と前記外部蝕刻
    マスク及び前記内部蝕刻マスクは、前記半導体基板上に
    導電層を形成する段階と、前記導電層上に第１物質層を
    形成する段階と、前記第１物質層上に第２物質層パター
    ン及び第３物質層パターンから構成され各セル単位で限
    定された模様に形成された複合パターンを形成する段階
    と、前記複合パターンの上に第１スペーサを形成する段
    階と、前記第１スペーサ及び前記第３物質層パターンを
    蝕刻マスクとして使用し前記第１物質層を異方性蝕刻す
    ることにより第１物質層パターンを形成する段階と、前
    記第１スペーサ及び前記第３物質層パターンを取り除く
    段階と、前記第１物質層パターンの側壁に前記外部蝕刻
    マスクを形成し前記第２物質層パターンの側壁に内部蝕
    刻マスクを形成する段階と、前記第２物質層パターンを
    取り除き溝を形成し溝を有する前記導電層パターンを提
    供する段階と、前記第１物質層パターンを異方性蝕刻す
    る段階により形成されることを特徴とする請求項１０記
    載の半導体メモリ装置のキャパシター製造方法。
  14. 【請求項１４】 溝を有する前記導電層と前記外部蝕刻
    マスク及び前記内部蝕刻マスクは、前記半導体基板上に
    導電層を形成する段階と、前記導電層の上に第１物質層
    パターン及び第２物質層パターンから構成され各セル単
    位で限定された模様に形成された複合パターンを形成す
    る段階と、前記複合パターンを被覆しリセスされた部分
    を有する第３物質層を形成する段階と、前記リセスされ
    た部分の側壁に第１スペーサを形成する段階と、前記第
    １スペーサを蝕刻マスクとして利用し前記第３物質層を
    異方性蝕刻することにより前記第１スペーサの下部に第
    ３物質層パターンを形成する段階と、前記第１スペーサ
    及び前記第２物質層パターンを取り除く段階と、前記第
    ３物質層パターンの外壁に前記外部蝕刻マスクを形成し
    前記第３物質層パターンと前記第１物質層パターンの間
    に内部蝕刻マスクを形成する段階と、前記外部蝕刻マス
    ク、内部蝕刻マスク、前記第３物質層パターン及び前記
    第１物質層パターンを蝕刻マスクとして使用し前記導電
    層を部分的に蝕刻することにより、溝を有する前記導電
    層を提供する段階と、前記第１物質層パターン及び前記
    第３物質層パターンを取り除く段階により形成されるこ
    とを特徴とする請求項１０記載の半導体メモリ装置のキ
    ャパシター製造方法。
  15. 【請求項１５】 前記複合パターンを形成する段階以前
    に前記導電層の上に前記第２蝕刻阻止層を形成する段階
    を更に具備することを特徴とする請求項１４記載の半導
    体メモリ装置のキャパシター製造方法。
  16. 【請求項１６】 半導体基板上に導電層を形成する段階
    と、前記第１物質層パターン上に各セル単位で限定され
    た模様の第１物質層パターンを形成する段階と、前記第
    １物質層パターンの側壁に第１スペーサ及び第２スペー
    サを順次的に形成する段階と、第１物質層パターン及び
    前記第１スペーサと第２スペーサを蝕刻マスクとして使
    用し前記導電層を異方性蝕刻することにより各セル単位
    で限定された模様の第１導電性パターンを形成する段階
    と、前記第１物質層パターン及び前記第２スペーサを取
    り除く段階と、前記第１スペーサを蝕刻マスクとして使
    用し前記第１導電性パターンを部分的に蝕刻することに
    より、突出された段差部を有する第２導電性パターンを
    形成する段階と、前記突出された段差部分の内壁に内部
    スペーサを形成し前記突出された段差部分の外壁に外部
    スペーサを形成する段階と、前記内部スペーサ及び前記
    外部スペーサを蝕刻マスクとして使用し前記第２導電性
    パターンを異方性蝕刻する段階を具備することを特徴と
    する半導体メモリ装置のキャパシター製造方法。
  17. 【請求項１７】 半導体基板上に導電層を形成する段階
    と、前記導電層の上に各セル単位で限定された模様の第
    １物質層パターンを形成する段階と、前記第１物質層パ
    ターンの側壁に第１スペーサ及び第２スペーサを順次的
    に形成する段階と、前記第１物質層パターンと前記第１
    スペーサ及び第２スペーサを蝕刻マスクとして使用し前
    記導電層を異方性蝕刻することにより、各セル単位で限
    定された模様の第１導電性パターンを形成する段階と、
    前記第１物質層パターン及び前記第２スペーサを取り除
    く段階と、前記第１スペーサの内壁に内部スペーサを、
    そして前記第１スペーサの外壁に外部スペーサを形成す
    る段階と、前記内部スペーサ及び外部スペーサを蝕刻マ
    スクとして使用し前記第１導電性パターンを異方性蝕刻
    する段階を具備することを特徴とする半導体メモリ装置
    の製造方法。
  18. 【請求項１８】 半導体基板上に導電層を形成する段階
    と、前記導電層上に第１物質層を形成する段階と、第２
    物質層パターンと第３物質層パターンから構成され各セ
    ル単位で限定された模様に形成された複合パターンを形
    成する段階と、前記複合パターン上に第１スペーサを形
    成する段階と、前記第１スペーサと前記第３物質層パタ
    ーンを蝕刻マスクとして利用し前記第１物質層を異方性
    蝕刻することにより第１物質層パターンを形成する段階
    と、前記第１スペーサ及び前記第３物質層パターンを取
    り除く段階と、前記第１物質層パターンの側壁に第２ス
    ペーサを、そして前記第２物質層パターンの側壁に第３
    スペーサを形成する段階と、前記第２物質層パターンを
    取り除き溝を形成することにより、溝を有する前記導電
    層パターンを提供する段階と、前記第１物質層パターン
    と前記導電層を異方性蝕刻する段階を具備することを特
    徴とする半導体メモリ装置の製造方法。
  19. 【請求項１９】 半導体基板上に導電層を形成する段階
    と、前記導電層の上に第１物質層パターンと第２物質層
    パターンから構成され各セル単位で限定された模様に形
    成される複合パターンを形成する段階と、前記複合パタ
    ーンを被覆しリセスされた部分を有する第３物質層を形
    成する段階と、前記リセスされた部分の側壁に第１スペ
    ーサを形成する段階と、前記第１スペーサを蝕刻マスク
    として利用し前記第３物質層を異方性蝕刻することによ
    り、前記第１スペーサの下部に第３物質層パターンを形
    成する段階と、前記第１スペーサ及び前記第２物質層パ
    ターンを取り除く段階と、前記第３物質層パターンの外
    壁に第２スペーサを形成し前記第３物質層パターンと前
    記第１物質層パターンの間に第４物質層パターンを形成
    する段階と、前記第２スペーサ、前記第４物質層パター
    ン、前記第３物質層パターン及び前記第１物質層パター
    ンを蝕刻マスクとして使用し前記導電層を部分的に蝕刻
    することにより溝を有する前記導電層を提供する段階
    と、前記第１物質層パターンと前記第３物質層パターン
    を取り除く段階と、前記第２スペーサ及び前記第４物質
    層パターンを利用し前記導電層を異方性蝕刻する段階を
    具備することを特徴とする半導体メモリ装置の製造方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593186B1 (en) 1998-04-30 2003-07-15 Nec Electronics Corporation Method for manufacturing non-volatile semiconductor memory device

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132859B1 (ko) * 1993-11-24 1998-04-16 김광호 반도체장치의 커패시터 제조방법
JP3520114B2 (ja) * 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5451537A (en) * 1994-08-12 1995-09-19 Industrial Technology Research Institute Method of forming a DRAM stack capacitor with ladder storage node
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5834320A (en) * 1995-06-05 1998-11-10 Motorola, Inc. Method of assembling a semiconductor device using a magnet
US5789291A (en) * 1995-08-07 1998-08-04 Vanguard International Semiconductor Corporation Dram cell capacitor fabrication method
US5643819A (en) * 1995-10-30 1997-07-01 Vanguard International Semiconductor Corporation Method of fabricating fork-shaped stacked capacitors for DRAM cells
JPH09191088A (ja) * 1995-11-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5543345A (en) * 1995-12-27 1996-08-06 Vanguard International Semiconductor Corp. Method for fabricating crown capacitors for a dram cell
US5712202A (en) * 1995-12-27 1998-01-27 Vanguard International Semiconductor Corporation Method for fabricating a multiple walled crown capacitor of a semiconductor device
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5733808A (en) * 1996-01-16 1998-03-31 Vanguard International Semiconductor Corporation Method for fabricating a cylindrical capacitor for a semiconductor device
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
US5607874A (en) * 1996-02-02 1997-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a DRAM cell with a T shaped storage capacitor
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US5946566A (en) * 1996-03-01 1999-08-31 Ace Memory, Inc. Method of making a smaller geometry high capacity stacked DRAM device
US5604148A (en) * 1996-03-08 1997-02-18 United Microelectronics Corporation Process of fabricating stacked capacitor configuration for dynamic random access memory
US5677221A (en) * 1996-06-19 1997-10-14 Vanguard International Semiconductor Corp. Method of manufacture DRAM capacitor with reduced layout area
TW312831B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
GB2324409A (en) * 1996-08-07 1998-10-21 United Microelectronics Corp Method of forming data storage capacitors in dynamic random access memory cells
TW312037B (en) * 1996-08-07 1997-08-01 United Microelectronics Corp Manufacturing method of capacitor of dynamic random access memory
TW308727B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (4)
US5739060A (en) * 1996-08-16 1998-04-14 United Microelecrtronics Corporation Method of fabricating a capacitor structure for a semiconductor memory device
TW312828B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(5)
US5759890A (en) * 1996-08-16 1998-06-02 United Microelectronics Corporation Method for fabricating a tree-type capacitor structure for a semiconductor memory device
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
TW306064B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 6)
TW366592B (en) * 1996-08-16 1999-08-11 United Microelectronics Corp DRAM memory and the manufacturing method for the memory cells
TW304290B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp The manufacturing method for semiconductor memory device with capacitor
TW306036B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 2)
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
GB2321776A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Method of fabricating a stacked capacitor
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
TW302524B (en) * 1996-08-16 1997-04-11 United Microelectronics Corp Memory cell structure of dynamic random access memory and manufacturing method thereof
TW427012B (en) * 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
TW308729B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (3)
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
US5670410A (en) * 1996-09-25 1997-09-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming integrated CMP stopper and analog capacitor
US5677223A (en) * 1996-10-07 1997-10-14 Vanguard International Semiconductor Corporation Method for manufacturing a DRAM with reduced cell area
US5731130A (en) * 1996-11-12 1998-03-24 Vanguard International Semiconductor Corporation Method for fabricating stacked capacitors on dynamic random access memory cells
KR100466454B1 (ko) * 1997-02-04 2005-07-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
US6110775A (en) * 1997-02-04 2000-08-29 Matsushita Electronics Corporation Process for fabrication of a dram cell having a stacked capacitor
US5893748A (en) * 1997-02-10 1999-04-13 Advanced Micro Devices, Inc. Method for producing semiconductor devices with small contacts, vias, or damascene trenches
GB2323705B (en) * 1997-03-27 2002-02-20 Nec Corp Semiconductor device with memory cell and fabrication method thereof
NL1006113C2 (nl) * 1997-05-22 1998-11-25 United Microelectronics Corp Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel.
US5851603A (en) * 1997-07-14 1998-12-22 Vanguard International Semiconductor Corporation Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications
US5926710A (en) * 1997-10-23 1999-07-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells using a novel stacked capacitor process
US5854105A (en) * 1997-11-05 1998-12-29 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts
US5851877A (en) * 1998-01-06 1998-12-22 Vanguard International Semiconductor Corporation Method of forming a crown shape capacitor
TW382810B (en) * 1998-03-20 2000-02-21 United Semiconductor Corp Method of fabricating stack capacitor
TW410471B (en) * 1998-05-22 2000-11-01 United Microelectronics Corp Manufacturing method for dual cylinder capacitor
GB2341271B (en) * 1998-09-01 2001-04-18 United Semiconductor Corp Method of fabricating capacitor
US6121108A (en) * 1998-10-28 2000-09-19 United Microelectroincs Corp. Method for fabricating a capacitor in a dynamic random access memory
US6030878A (en) * 1998-11-25 2000-02-29 United Microelectronics Corp. Method of fabricating a dynamic random access memory capacitor
US6403416B1 (en) 1999-01-07 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM)
TW413932B (en) * 1999-03-05 2000-12-01 Nanya Plastics Corp Manufacturing method of crown-type capacitor structure
TW415084B (en) * 1999-03-05 2000-12-11 Nanya Technology Corp Fabrication method of crown-shaped capacitor structure
US6136661A (en) * 1999-06-14 2000-10-24 Vanguard International Semiconductor Corporation Method to fabricate capacitor structures with very narrow features using silyated photoresist
US6130127A (en) * 1999-07-23 2000-10-10 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having cactus-shaped stacked capacitors with increased capacitance
US6372151B1 (en) 1999-07-27 2002-04-16 Applied Materials, Inc. Storage poly process without carbon contamination
KR100380279B1 (ko) * 2000-10-26 2003-04-16 주식회사 하이닉스반도체 커패시터의 제조방법
US6686235B2 (en) * 2001-04-12 2004-02-03 Micron Technology, Inc. Buried digit spacer-separated capacitor array
US7126650B2 (en) * 2002-03-29 2006-10-24 Matsushita Electric Industrial Co., Ltd. Illumination unit and liquid crystal display apparatus comprising same
KR100670396B1 (ko) * 2004-12-30 2007-01-16 동부일렉트로닉스 주식회사 사이드 로브 현상을 이용한 실린더형 커패시터 형성 방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
TWI404192B (zh) * 2009-12-29 2013-08-01 Taiwan Memory Corp 冠狀電容器之製造方法
JP6408372B2 (ja) * 2014-03-31 2018-10-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその駆動制御方法、並びに、電子機器
US12581667B2 (en) 2022-12-30 2026-03-17 International Business Machines Corporation Multistack metal-insulator-metal (MIM) structure using spacer formation process for heterogeneous integration with discrete capacitors

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2644908B2 (ja) * 1990-06-25 1997-08-25 松下電子工業株式会社 半導体装置の製造方法
KR930009583B1 (ko) * 1990-11-29 1993-10-07 삼성전자 주식회사 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593186B1 (en) 1998-04-30 2003-07-15 Nec Electronics Corporation Method for manufacturing non-volatile semiconductor memory device

Also Published As

Publication number Publication date
KR940003029A (ko) 1994-02-19
US5399518A (en) 1995-03-21
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KR960008865B1 (en) 1996-07-05

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