JPH06188701A - Ｉｃ化された同期式論理回路用クロックパルス供給回路 - Google Patents
Ｉｃ化された同期式論理回路用クロックパルス供給回路Info
- Publication number
- JPH06188701A JPH06188701A JP4342792A JP34279292A JPH06188701A JP H06188701 A JPH06188701 A JP H06188701A JP 4342792 A JP4342792 A JP 4342792A JP 34279292 A JP34279292 A JP 34279292A JP H06188701 A JPH06188701 A JP H06188701A
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- JP
- Japan
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- circuit
- clock
- phase
- clock pulse
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Abstract
(57)【要約】
【目的】 クロック分配回路を通過するクロックパルス
の位相遅延を補償できる、ＩＣ化された同期式論理回路
用クロックパルス供給回路を提供する。 【構成】 クロック発振器１０によって発生されるクロ
ックパルスを所定の位相で同期式論理回路１４に供給す
るクロック分配回路１２の前段に、クロック発振器１０
によって発生されるクロックパルスの位相を進める進相
回路１１を設け、クロック分配回路１２での位相遅延を
補償する。
の位相遅延を補償できる、ＩＣ化された同期式論理回路
用クロックパルス供給回路を提供する。 【構成】 クロック発振器１０によって発生されるクロ
ックパルスを所定の位相で同期式論理回路１４に供給す
るクロック分配回路１２の前段に、クロック発振器１０
によって発生されるクロックパルスの位相を進める進相
回路１１を設け、クロック分配回路１２での位相遅延を
補償する。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ化された同期式論理
回路用クロックパルス供給回路、特にＩＣ内において同
期式論理回路で生じる出力遅延時間を小さくできる改良
されたクロックパルス供給回路に関する。
回路用クロックパルス供給回路、特にＩＣ内において同
期式論理回路で生じる出力遅延時間を小さくできる改良
されたクロックパルス供給回路に関する。
【０００２】
【従来の技術】従来の非同期式論理回路においては、論
理回路の段数が増加すると、最終段のフリップフロップ
が出力するまでの時間的遅延が大きくなるという欠点が
あった。この欠点を改善するために、現在生産され使用
されている論理回路のほとんどが同期式論理回路となっ
ている。
理回路の段数が増加すると、最終段のフリップフロップ
が出力するまでの時間的遅延が大きくなるという欠点が
あった。この欠点を改善するために、現在生産され使用
されている論理回路のほとんどが同期式論理回路となっ
ている。
【０００３】同期式論理回路においては、各フリップフ
ロップの動作を同期させるためにクロックパルスが使用
されている。このクロックパルスは通常クロック発振器
によって発生されるが、クロック発振器によって発生さ
れたクロックパルスを直接論理回路内の各フリップフロ
ップに供給すると、特にＩＣ化された同期式論理回路の
場合には、供給経路の相違等により各フリップフロップ
の間でクロックのタイミングがずれることがある。そこ
で、ＩＣ化された同期式論理回路では、このクロックの
タイミングがずれないようにするために、同期式論理回
路と一体にＩＣ化されて、各フリップフロップに供給さ
れるクロックの位相を同期させるためのクロック分配回
路を有する、ＩＣ化された同期式論理回路用クロックパ
ルス供給回路が使用されている。
ロップの動作を同期させるためにクロックパルスが使用
されている。このクロックパルスは通常クロック発振器
によって発生されるが、クロック発振器によって発生さ
れたクロックパルスを直接論理回路内の各フリップフロ
ップに供給すると、特にＩＣ化された同期式論理回路の
場合には、供給経路の相違等により各フリップフロップ
の間でクロックのタイミングがずれることがある。そこ
で、ＩＣ化された同期式論理回路では、このクロックの
タイミングがずれないようにするために、同期式論理回
路と一体にＩＣ化されて、各フリップフロップに供給さ
れるクロックの位相を同期させるためのクロック分配回
路を有する、ＩＣ化された同期式論理回路用クロックパ
ルス供給回路が使用されている。
【０００４】図４には、同期式論理回路用クロックパル
ス供給回路の従来例が示される。図４においては、クロ
ック発振器１０で発生されるクロックパルスが、その位
相を同期させるためのクロック分配回路としてのクロッ
クツリー１２を介して同期式論理回路１４内の各フリッ
プフロップＦ／Ｆに供給される。このクロックツリー１
２もＩＣ化されている。従って、本従来例ではクロック
ツリー１２によって、ＩＣ化された同期式論理回路用ク
ロックパルス供給回路が構成されている。クロックツリ
ー１２は複数のドライバ１３によって構成されるが、ク
ロック発振器１０から各フリップフロップＦ／Ｆまでの
クロックパルスの供給経路相互間でドライバ１３の数を
等しくしてあり、このため、各フリップフロップＦ／Ｆ
に供給されるクロックパルスの位相差がなくなってい
る。
ス供給回路の従来例が示される。図４においては、クロ
ック発振器１０で発生されるクロックパルスが、その位
相を同期させるためのクロック分配回路としてのクロッ
クツリー１２を介して同期式論理回路１４内の各フリッ
プフロップＦ／Ｆに供給される。このクロックツリー１
２もＩＣ化されている。従って、本従来例ではクロック
ツリー１２によって、ＩＣ化された同期式論理回路用ク
ロックパルス供給回路が構成されている。クロックツリ
ー１２は複数のドライバ１３によって構成されるが、ク
ロック発振器１０から各フリップフロップＦ／Ｆまでの
クロックパルスの供給経路相互間でドライバ１３の数を
等しくしてあり、このため、各フリップフロップＦ／Ｆ
に供給されるクロックパルスの位相差がなくなってい
る。
【０００５】
【発明が解決しようとする課題】しかし、クロックツリ
ー１２を使用すると、各フリップフロップＦ／Ｆに供給
されるクロックパルスは、クロック発振器１０で発生さ
れるクロックパルスに対してその位相が遅延する。すな
わち、クロックツリー１２を通過するとクロックパルス
の位相が遅延することになる。図５には、図４の各部分
ａ，ｃ，ｄにおけるクロックパルスのタイミングチャー
トが示される。図５に示される通り、クロック発振器１
０で発生されたクロックパルスａに対して各フリップフ
ロップＦ／Ｆに供給されるクロックパルスｃが時間ｔ１
遅延している。また、クロックパルスｃに対して同期式
論理回路１４の出力パルスｄは時間ｔ２遅延する。従っ
て、クロックパルスａからの出力パルスｄの遅延時間、
すなわち同期式論理回路１４の出力遅延時間はｔ１＋ｔ
２となり、同期式論理回路１４にクロック発振器１０か
ら直接クロックパルスを供給する場合よりクロックツリ
ー１２による位相遅延時間ｔ１だけ出力遅延時間が長く
なる。このため、例えば複数の論理回路を使用する場合
などに、データ信号供給側の論理回路からの出力タイミ
ングが遅れ、データ信号受入れ側の論理回路との間で十
分なセットアップ時間が確保できなくなるという問題が
ある。この場合、クロック発振器１０からデータ信号供
給側の論理回路に供給されるクロックパルスの位相を予
め進ませておくことも考えられるが、クロック発振器１
０から供給するクロックパルスが複数種類必要になり、
また各クロックパルス間の位相の調整が複雑になる等の
問題もある。
ー１２を使用すると、各フリップフロップＦ／Ｆに供給
されるクロックパルスは、クロック発振器１０で発生さ
れるクロックパルスに対してその位相が遅延する。すな
わち、クロックツリー１２を通過するとクロックパルス
の位相が遅延することになる。図５には、図４の各部分
ａ，ｃ，ｄにおけるクロックパルスのタイミングチャー
トが示される。図５に示される通り、クロック発振器１
０で発生されたクロックパルスａに対して各フリップフ
ロップＦ／Ｆに供給されるクロックパルスｃが時間ｔ１
遅延している。また、クロックパルスｃに対して同期式
論理回路１４の出力パルスｄは時間ｔ２遅延する。従っ
て、クロックパルスａからの出力パルスｄの遅延時間、
すなわち同期式論理回路１４の出力遅延時間はｔ１＋ｔ
２となり、同期式論理回路１４にクロック発振器１０か
ら直接クロックパルスを供給する場合よりクロックツリ
ー１２による位相遅延時間ｔ１だけ出力遅延時間が長く
なる。このため、例えば複数の論理回路を使用する場合
などに、データ信号供給側の論理回路からの出力タイミ
ングが遅れ、データ信号受入れ側の論理回路との間で十
分なセットアップ時間が確保できなくなるという問題が
ある。この場合、クロック発振器１０からデータ信号供
給側の論理回路に供給されるクロックパルスの位相を予
め進ませておくことも考えられるが、クロック発振器１
０から供給するクロックパルスが複数種類必要になり、
また各クロックパルス間の位相の調整が複雑になる等の
問題もある。
【０００６】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、クロック分配回路を通過するク
ロックパルスの位相遅延を補償できる、ＩＣ化された同
期式論理回路用クロックパルス供給回路を提供すること
にある。
のであり、その目的は、クロック分配回路を通過するク
ロックパルスの位相遅延を補償できる、ＩＣ化された同
期式論理回路用クロックパルス供給回路を提供すること
にある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロック発振器から受け入れたクロック
パルスを所定の位相で同期式論理回路に供給するクロッ
ク分配回路の前段に、クロック発振器によって発生され
るクロックパルスの位相を進める進相回路を設け、クロ
ック分配回路での位相遅延を補償したことを特徴とす
る。
に、本発明は、クロック発振器から受け入れたクロック
パルスを所定の位相で同期式論理回路に供給するクロッ
ク分配回路の前段に、クロック発振器によって発生され
るクロックパルスの位相を進める進相回路を設け、クロ
ック分配回路での位相遅延を補償したことを特徴とす
る。
【０００８】
【作用】上記構成によれば、クロックパルスがクロック
分配回路に供給される前に、そのクロックパルスの位相
を進相回路によって進めることができるので、クロック
分配回路によるクロックパルスの位相の遅延を補償する
ことができる。
分配回路に供給される前に、そのクロックパルスの位相
を進相回路によって進めることができるので、クロック
分配回路によるクロックパルスの位相の遅延を補償する
ことができる。
【０００９】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１０】図１には、本発明の好適な実施例が示さ
れ、前述した図４における従来例と同一部材には同一符
号を付して説明を省略する。
れ、前述した図４における従来例と同一部材には同一符
号を付して説明を省略する。
【００１１】本発明において特徴的なことは、クロック
分配回路としてのクロックツリー１２の前段に進相回路
１１が設けられていることであり、進相回路１１はクロ
ックツリー１２とともに同期式論理回路と一体にＩＣ化
され、本発明のＩＣ化された同期式論理回路用クロック
パルス供給回路を構成している。
分配回路としてのクロックツリー１２の前段に進相回路
１１が設けられていることであり、進相回路１１はクロ
ックツリー１２とともに同期式論理回路と一体にＩＣ化
され、本発明のＩＣ化された同期式論理回路用クロック
パルス供給回路を構成している。
【００１２】以上の構成により、本発明では、クロック
発振器１０で発生されたクロックパルスの位相が、進相
回路１１によって進められるので、クロックパルスがク
ロックツリー１２を通過する時に生じる位相遅延を補償
することができる。このため、同期式論理回路に供給さ
れるクロックパルスを複数種類準備する必要はない。
発振器１０で発生されたクロックパルスの位相が、進相
回路１１によって進められるので、クロックパルスがク
ロックツリー１２を通過する時に生じる位相遅延を補償
することができる。このため、同期式論理回路に供給さ
れるクロックパルスを複数種類準備する必要はない。
【００１３】図２には、図１に示された回路の各部ａ，
ｂ，ｃ，ｄにおけるクロックパルスのタイミングチャー
トが示される。図２に示されるように、進相回路１１か
ら出力されるクロックパルスｂは、クロック発振器１０
で発生されるクロックパルスａに対して所定時間だけ位
相が進んでいる。また、クロックツリー１２を通過する
時に生じる位相遅延は、従来例の図５に示したようにｔ
１である。そこで、図２に示されるように、進相回路１
１による位相の進みをｔ１と等しくすると、クロックツ
リー１２から出力されるクロックパルスｃの位相はクロ
ックパルスａの位相と等しくなる。
ｂ，ｃ，ｄにおけるクロックパルスのタイミングチャー
トが示される。図２に示されるように、進相回路１１か
ら出力されるクロックパルスｂは、クロック発振器１０
で発生されるクロックパルスａに対して所定時間だけ位
相が進んでいる。また、クロックツリー１２を通過する
時に生じる位相遅延は、従来例の図５に示したようにｔ
１である。そこで、図２に示されるように、進相回路１
１による位相の進みをｔ１と等しくすると、クロックツ
リー１２から出力されるクロックパルスｃの位相はクロ
ックパルスａの位相と等しくなる。
【００１４】一方、同期式論理回路１４の出力パルスｄ
の位相は、従来例の図５に示したように、クロックツリ
ー１２から出力され同期式論理回路１４に供給されるク
ロックパルスｃの位相から時間ｔ２だけ遅延する。ま
た、上述の通りクロックパルスｃの位相はクロックパル
スａの位相と等しい。このため、出力パルスｄのクロッ
クパルスａからの遅延時間、すなわち同期式論理回路１
４の出力遅延時間もｔ２となる。これは同期式論理回路
１４に直接クロックパルスａを供給した場合の同期式論
理回路１４の出力遅延時間と等しい。
の位相は、従来例の図５に示したように、クロックツリ
ー１２から出力され同期式論理回路１４に供給されるク
ロックパルスｃの位相から時間ｔ２だけ遅延する。ま
た、上述の通りクロックパルスｃの位相はクロックパル
スａの位相と等しい。このため、出力パルスｄのクロッ
クパルスａからの遅延時間、すなわち同期式論理回路１
４の出力遅延時間もｔ２となる。これは同期式論理回路
１４に直接クロックパルスａを供給した場合の同期式論
理回路１４の出力遅延時間と等しい。
【００１５】以上述べた通り、進相回路１１でクロック
パルスａの位相を進めるとにより、クロックツリー１２
による位相遅延が補償されている。
パルスａの位相を進めるとにより、クロックツリー１２
による位相遅延が補償されている。
【００１６】ここで、本発明の進相回路１１の好適な実
施例が図３に示される。図３において特徴的なことは、
ＰＬＬ回路のループを構成する電圧制御発振器２３と位
相比較器２１との間に遅延回路２０が挿入されているこ
とである。
施例が図３に示される。図３において特徴的なことは、
ＰＬＬ回路のループを構成する電圧制御発振器２３と位
相比較器２１との間に遅延回路２０が挿入されているこ
とである。
【００１７】すなわち、クロック発振器１０で発生され
たクロックパルスａが位相比較器２１に入力され、位相
比較器２１の出力パルスがループフィルタ２２を経由し
て電圧制御発振器２３に入力される。電圧制御発振器２
３の出力パルスがＰＬＬ回路の出力パルスであるが、こ
の出力パルスはまた、遅延回路２０に入力され、所定時
間位相が遅延されて、ＰＬＬ比較パルスｅとして位相比
較器２１に入力され、ここでクロックパルスａと位相が
比較される。
たクロックパルスａが位相比較器２１に入力され、位相
比較器２１の出力パルスがループフィルタ２２を経由し
て電圧制御発振器２３に入力される。電圧制御発振器２
３の出力パルスがＰＬＬ回路の出力パルスであるが、こ
の出力パルスはまた、遅延回路２０に入力され、所定時
間位相が遅延されて、ＰＬＬ比較パルスｅとして位相比
較器２１に入力され、ここでクロックパルスａと位相が
比較される。
【００１８】このＰＬＬ比較パルスｅは、前述のように
遅延回路２０で位相が遅延されおり、またＰＬＬ回路
は、位相比較器２１で位相が比較されるクロックパルス
ａとＰＬＬ比較パルスｅとの位相差を無くすように動作
する。従って、遅延回路２０で位相が遅延される前のク
ロックパルスである電圧制御発振器２３の出力パルス、
すなわちＰＬＬ回路の出力パルスは、入力クロックパル
スａよりも遅延回路２０でＰＬＬ比較パルスｅの位相が
遅延される分だけ位相が進められる。
遅延回路２０で位相が遅延されおり、またＰＬＬ回路
は、位相比較器２１で位相が比較されるクロックパルス
ａとＰＬＬ比較パルスｅとの位相差を無くすように動作
する。従って、遅延回路２０で位相が遅延される前のク
ロックパルスである電圧制御発振器２３の出力パルス、
すなわちＰＬＬ回路の出力パルスは、入力クロックパル
スａよりも遅延回路２０でＰＬＬ比較パルスｅの位相が
遅延される分だけ位相が進められる。
【００１９】以上述べたように、図３に示されるＰＬＬ
回路は、本発明の進相回路１１として機能できる。
回路は、本発明の進相回路１１として機能できる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
クロック分配回路の前段に、クロック発振器によって発
生されるクロックパルスの位相を進める進相回路を設け
ることにより、クロックパルスがクロック分配回路に供
給される前に、そのクロックパルスの位相を進めること
ができるので、クロック分配回路によるクロックパルス
の位相の遅延を補償することができる。この結果、クロ
ック分配回路を通過するクロックパルスの位相遅延を補
償できる、ＩＣ化された同期式論理回路用クロックパル
ス供給回路を提供することができる。
クロック分配回路の前段に、クロック発振器によって発
生されるクロックパルスの位相を進める進相回路を設け
ることにより、クロックパルスがクロック分配回路に供
給される前に、そのクロックパルスの位相を進めること
ができるので、クロック分配回路によるクロックパルス
の位相の遅延を補償することができる。この結果、クロ
ック分配回路を通過するクロックパルスの位相遅延を補
償できる、ＩＣ化された同期式論理回路用クロックパル
ス供給回路を提供することができる。
【図１】本発明に係る同期式論理回路用クロックパルス
供給回路の好適な実施例を示すブロック回路図である。
供給回路の好適な実施例を示すブロック回路図である。
【図２】図１に示された回路各部のクロックパルスのタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図３】図１に示された回路における進相回路の好適な
実施例を示すブロック回路図である。
実施例を示すブロック回路図である。
【図４】従来における同期式論理回路用クロックパルス
供給回路の一例を示すブロック回路図である。
供給回路の一例を示すブロック回路図である。
【図５】図４に示された回路各部のクロックパルスのタ
イミングチャートを示す図である。
イミングチャートを示す図である。
１０ クロック発振器 １１ 進相回路 １２ クロックツリー １４ 同期式論理回路 ２０ 遅延回路
Claims (2)
- 【請求項１】 クロックパルスを受け入れて、所定の位
相のクロックパルスとして同期式論理回路に供給するク
ロック分配回路を含む、ＩＣ化された同期式論理回路用
クロックパルス供給回路において、 前記クロック分配回路の前段に、受け入れたクロックパ
ルスの位相を進める進相回路を設け、前記クロック分配
回路での位相遅延を補償したことを特徴とする同期式論
理回路用クロックパルス供給回路。 - 【請求項２】 請求項１に記載のＩＣ化された同期式論
理回路用クロックパルス供給回路において、 前記進相回路が、入力クロックパルスと位相比較される
ＰＬＬ比較パルスを、遅延回路を介して位相比較器に帰
還するＰＬＬ回路であることを特徴とするＩＣ化された
同期式論理回路用クロックパルス供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342792A JPH06188701A (ja) | 1992-12-22 | 1992-12-22 | Ｉｃ化された同期式論理回路用クロックパルス供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342792A JPH06188701A (ja) | 1992-12-22 | 1992-12-22 | Ｉｃ化された同期式論理回路用クロックパルス供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188701A true JPH06188701A (ja) | 1994-07-08 |
Family
ID=18356538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342792A Pending JPH06188701A (ja) | 1992-12-22 | 1992-12-22 | Ｉｃ化された同期式論理回路用クロックパルス供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007064869A (ja) * | 2005-09-01 | 2007-03-15 | Matsushita Electric Ind Co Ltd | データサンプリングチャンネル間のスキュー補正方法及びスキュー補正装置 |
-
1992
- 1992-12-22 JP JP4342792A patent/JPH06188701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007064869A (ja) * | 2005-09-01 | 2007-03-15 | Matsushita Electric Ind Co Ltd | データサンプリングチャンネル間のスキュー補正方法及びスキュー補正装置 |
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