JPH06189155A - ブランキング回路 - Google Patents
ブランキング回路Info
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- JPH06189155A JPH06189155A JP43A JP35443192A JPH06189155A JP H06189155 A JPH06189155 A JP H06189155A JP 43 A JP43 A JP 43A JP 35443192 A JP35443192 A JP 35443192A JP H06189155 A JPH06189155 A JP H06189155A
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- pulse
- circuit
- power supply
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Abstract
(57)【要約】
【目的】 ＣＲＴの第１グリッドＧ１にブランキングパ
ルスを印加する際、そのパルスの立ち上り、立ち下りを
急峻にし、表示画質を向上すること。 【構成】 ブランキングパルス発生回路２４は小振幅の
ブランキングパルスを発生する。このパルスをアナログ
スイッチ２５に入力し、第１の電源Ｂ１又は第２の電源
Ｂ２の電圧を切り換える。第１及び第２の電源電圧を出
力ブランキングパルスとし、ＣＲＴ２３の第１グリッド
Ｇ１に与える。又映像の輝度信号は映像信号処理回路２
１から出力され、ＣＲＴ駆動回路２２で増幅されてＣＲ
Ｔ２３のカソードＫに与えられる。こうするとアナログ
スイッチ２５のオン抵抗が小さいため、ブランキングパ
ルスのオーバーシュートやアンダーシュートはなくな
る。
ルスを印加する際、そのパルスの立ち上り、立ち下りを
急峻にし、表示画質を向上すること。 【構成】 ブランキングパルス発生回路２４は小振幅の
ブランキングパルスを発生する。このパルスをアナログ
スイッチ２５に入力し、第１の電源Ｂ１又は第２の電源
Ｂ２の電圧を切り換える。第１及び第２の電源電圧を出
力ブランキングパルスとし、ＣＲＴ２３の第１グリッド
Ｇ１に与える。又映像の輝度信号は映像信号処理回路２
１から出力され、ＣＲＴ駆動回路２２で増幅されてＣＲ
Ｔ２３のカソードＫに与えられる。こうするとアナログ
スイッチ２５のオン抵抗が小さいため、ブランキングパ
ルスのオーバーシュートやアンダーシュートはなくな
る。
Description
【０００１】
【産業上の利用分野】本発明はテレビジョン受像機のブ
ランキング回路に関するものである。
ランキング回路に関するものである。
【０００２】
【従来の技術】従来、ＣＲＴのブランキングについて
は、映像信号処理回路あるいはＣＲＴ駆動回路でブラン
キングパルスを挿入して、ブランキング期間にＣＲＴの
カソード入力をカットオフレベルにする方法が一般的で
あった。しかし近年、映像信号のブランキング期間に基
準パルスを重畳して、例えばオートホワイトバランスを
行う回路が実用化されている（ＮＨＫテレビ技術教科書
（上），Ｐ２６３−３６４，平成元年４月）。このよう
な回路ではブランキング期間のカソード電流を検出する
ため、ＣＲＴのカソード入力をカットオフにすることが
できない。そのためにＣＲＴのカソードに代わって、第
１グリッド（以下、Ｇ１と記す）に負方向のパルスを加
える方式を用いる。この方式（以下、Ｇ１ブランキング
と記す）ではＧ１に加えるパルスの波高値はＣＲＴのカ
ットオフレベル以上の波高値が必要であり、例えば１０
０Ｖppのパルスを使用している。
は、映像信号処理回路あるいはＣＲＴ駆動回路でブラン
キングパルスを挿入して、ブランキング期間にＣＲＴの
カソード入力をカットオフレベルにする方法が一般的で
あった。しかし近年、映像信号のブランキング期間に基
準パルスを重畳して、例えばオートホワイトバランスを
行う回路が実用化されている（ＮＨＫテレビ技術教科書
（上），Ｐ２６３−３６４，平成元年４月）。このよう
な回路ではブランキング期間のカソード電流を検出する
ため、ＣＲＴのカソード入力をカットオフにすることが
できない。そのためにＣＲＴのカソードに代わって、第
１グリッド（以下、Ｇ１と記す）に負方向のパルスを加
える方式を用いる。この方式（以下、Ｇ１ブランキング
と記す）ではＧ１に加えるパルスの波高値はＣＲＴのカ
ットオフレベル以上の波高値が必要であり、例えば１０
０Ｖppのパルスを使用している。
【０００３】Ｇ１にブランキングパルスを発生する従来
のブランキング発生回路の一例を図４に示す。本図にお
いて、入力端子１は小振幅のブランキングパルスの入力
端子であり、ＮＰＮのトランジスタ２のベースに与えら
れる。トランジスタ２は入力パルスを電圧増幅するトラ
ンジタであり、そのエミッタと接地端間には抵抗３と、
抵抗４及びコンデンサ５の直列接続体とが並列に接続さ
れる。抵抗４及びコンデンサ５は出力パルスの高周波特
性を改善するものである。又トランジスタ２のコレクタ
は、ＮＰＮのトランジスタ６，順方向のダイオード７，
８，抵抗９，抵抗１０及びコイル１１の並列接続体を夫
々直列に介して電源Ｂ２に接続される。
のブランキング発生回路の一例を図４に示す。本図にお
いて、入力端子１は小振幅のブランキングパルスの入力
端子であり、ＮＰＮのトランジスタ２のベースに与えら
れる。トランジスタ２は入力パルスを電圧増幅するトラ
ンジタであり、そのエミッタと接地端間には抵抗３と、
抵抗４及びコンデンサ５の直列接続体とが並列に接続さ
れる。抵抗４及びコンデンサ５は出力パルスの高周波特
性を改善するものである。又トランジスタ２のコレクタ
は、ＮＰＮのトランジスタ６，順方向のダイオード７，
８，抵抗９，抵抗１０及びコイル１１の並列接続体を夫
々直列に介して電源Ｂ２に接続される。
【０００４】トランジスタ６は、トランジスタ２と共に
入力パルスを増幅するもので、そのベースはバイアス電
源Ｂ１に接続される。例えば電源Ｂ１，Ｂ２の電圧は夫
々１２Ｖ，１５０Ｖであり、入力端子１のパルスの振幅
は５ＶPPである。抵抗１０及びコイル１１は増幅パルス
の高周波特性を改善するタンク回路である。
入力パルスを増幅するもので、そのベースはバイアス電
源Ｂ１に接続される。例えば電源Ｂ１，Ｂ２の電圧は夫
々１２Ｖ，１５０Ｖであり、入力端子１のパルスの振幅
は５ＶPPである。抵抗１０及びコイル１１は増幅パルス
の高周波特性を改善するタンク回路である。
【０００５】次にＮＰＮのトランジスタ１２，ＰＮＰの
トランジスタ１３は、トランジスタ２，６で電圧増幅さ
れたパルスを電力増幅するスイッチング用のトランジス
タである。トランジスタ１２，１３のベースは夫々ダイ
オード８のアノード，ダイオード７のカソードに接続さ
れ、夫々のエミッタは抵抗１４，１５の直列接続体に接
続される。出力端子１６は抵抗１４，１５の共通接続端
に接続され、電力増幅されたブランキングパルスを出力
する端子である。尚、ダイオード７，８及び抵抗１４，
１５はトランジスタ１２，１３のバイアスを補償するた
めに接続されている。
トランジスタ１３は、トランジスタ２，６で電圧増幅さ
れたパルスを電力増幅するスイッチング用のトランジス
タである。トランジスタ１２，１３のベースは夫々ダイ
オード８のアノード，ダイオード７のカソードに接続さ
れ、夫々のエミッタは抵抗１４，１５の直列接続体に接
続される。出力端子１６は抵抗１４，１５の共通接続端
に接続され、電力増幅されたブランキングパルスを出力
する端子である。尚、ダイオード７，８及び抵抗１４，
１５はトランジスタ１２，１３のバイアスを補償するた
めに接続されている。
【０００６】このように構成された従来のブランキング
回路の動作について図５を用いて説明する。図５はブラ
ンキング回路の入力パルスと出力パルスを示す波形図で
ある。図４の入力端子１に図５（ａ）で示す５ＶPPのブ
ランキングパルスが入力されると、トランジスタ６には
１２Ｖのバイアス電圧Ｂ１が印加されているので、トラ
ンジスタ６は能動状態となり、トランジスタ２と共に入
力パルスを電圧増幅する。この場合トランジスタ２の直
流利得は抵抗３と抵抗９の抵抗値で決まるが、パルスの
エッジ部分の波形を補償するため、抵抗１０及びコイル
１１のタンク回路と、抵抗４とコンデンサ５のバイパス
回路で信号の高周波成分を補正する。
回路の動作について図５を用いて説明する。図５はブラ
ンキング回路の入力パルスと出力パルスを示す波形図で
ある。図４の入力端子１に図５（ａ）で示す５ＶPPのブ
ランキングパルスが入力されると、トランジスタ６には
１２Ｖのバイアス電圧Ｂ１が印加されているので、トラ
ンジスタ６は能動状態となり、トランジスタ２と共に入
力パルスを電圧増幅する。この場合トランジスタ２の直
流利得は抵抗３と抵抗９の抵抗値で決まるが、パルスの
エッジ部分の波形を補償するため、抵抗１０及びコイル
１１のタンク回路と、抵抗４とコンデンサ５のバイパス
回路で信号の高周波成分を補正する。
【０００７】次に、電圧増幅されたパルスは相補接続さ
れたトランジスタ１２，１３に与えられ、電力増幅され
る。この出力パルスは出力端子１６を介してＣＲＴのＧ
１に与えられる。ＣＲＴのＧ１は容量性負荷であるため
に、トランジスタ１２，１３を夫々ＮＰＮ，ＰＮＰ型と
することにより、スィッチング速度を上げている。この
ようにして例えば１００Ｖppの極性の反転されたブラン
キングパルスが生成され、Ｇ１に印加されて垂直又は水
平走査の帰線期間にブランキングが行われる。
れたトランジスタ１２，１３に与えられ、電力増幅され
る。この出力パルスは出力端子１６を介してＣＲＴのＧ
１に与えられる。ＣＲＴのＧ１は容量性負荷であるため
に、トランジスタ１２，１３を夫々ＮＰＮ，ＰＮＰ型と
することにより、スィッチング速度を上げている。この
ようにして例えば１００Ｖppの極性の反転されたブラン
キングパルスが生成され、Ｇ１に印加されて垂直又は水
平走査の帰線期間にブランキングが行われる。
【０００８】テレビジョン受像機によって、カソードや
Ｇ１に印加する信号レベルは異なり、図４に示す回路の
後に図示しないレベルシフト回路を接続し、この回路を
通してＧ１にブランキングパルスを印加する場合もあ
る。又レベルシフト回路を用いずに、電源Ｂ２，Ｂ１，
グラウンドレベルの電圧値を夫々シフトし、例えば電源
Ｂ２を０Ｖとし、電源Ｂ１を−１３８Ｖ，グラウンドレ
ベルを−１５０Ｖとして出力パルスのレベルを変えるこ
ともできる。
Ｇ１に印加する信号レベルは異なり、図４に示す回路の
後に図示しないレベルシフト回路を接続し、この回路を
通してＧ１にブランキングパルスを印加する場合もあ
る。又レベルシフト回路を用いずに、電源Ｂ２，Ｂ１，
グラウンドレベルの電圧値を夫々シフトし、例えば電源
Ｂ２を０Ｖとし、電源Ｂ１を−１３８Ｖ，グラウンドレ
ベルを−１５０Ｖとして出力パルスのレベルを変えるこ
ともできる。
【０００９】
【発明が解決しようとする課題】このように従来のブラ
ンキング回路は、小振幅のパルスをＡ級またはＢ級の増
幅器で大振幅に増幅して、ＣＲＴのＧ１にブランキング
パルスを印加するものであった。しかしながらバイポー
ラトランジスタを用いたパルス増幅器では、トランジス
タのホール蓄積効果によって出力パルスの立ち上り、立
ち下り部に遅延および波形なまりや波形歪みが生じる。
ンキング回路は、小振幅のパルスをＡ級またはＢ級の増
幅器で大振幅に増幅して、ＣＲＴのＧ１にブランキング
パルスを印加するものであった。しかしながらバイポー
ラトランジスタを用いたパルス増幅器では、トランジス
タのホール蓄積効果によって出力パルスの立ち上り、立
ち下り部に遅延および波形なまりや波形歪みが生じる。
【００１０】即ち、図５（ａ）に示す小振幅のパルスを
増幅すると、Ｇ１と接続された出力端子１６の波形は図
５（ｂ）又は（ｃ）に示すような波形のパルスとなる。
図５（ｂ）に示すように、パルスの立ち上り又は立ち下
り特性が悪い場合には、Ｔ1の期間は出力レベルが規定
の電圧Ｖ1 に達していない。この結果水平走査の周期で
ＣＲＴの画面を見ると、水平走査の最初の部分がＧ１の
電圧レベルが低いため、表示画面の左端部において輝度
が低下するという問題を生じていた。
増幅すると、Ｇ１と接続された出力端子１６の波形は図
５（ｂ）又は（ｃ）に示すような波形のパルスとなる。
図５（ｂ）に示すように、パルスの立ち上り又は立ち下
り特性が悪い場合には、Ｔ1の期間は出力レベルが規定
の電圧Ｖ1 に達していない。この結果水平走査の周期で
ＣＲＴの画面を見ると、水平走査の最初の部分がＧ１の
電圧レベルが低いため、表示画面の左端部において輝度
が低下するという問題を生じていた。
【００１１】次に図４のタンク回路（抵抗１０，コイル
１１）及びバイパス回路（抵抗４，コンデンサ５）回路
を調整して高周波利得を上げると、立ち上り、立ち下り
特性は改善される。しかしこの反面、図５（ｃ）に示す
ように、出力パルスのエッジでオーバーシュー及びアン
ダーシュートが発生する。図５（ｃ）のＴ2 の期間は、
ＣＲＴの水平走査の期間でみると、表示画面の左端部に
縦じまが現われるという問題を生じていた。
１１）及びバイパス回路（抵抗４，コンデンサ５）回路
を調整して高周波利得を上げると、立ち上り、立ち下り
特性は改善される。しかしこの反面、図５（ｃ）に示す
ように、出力パルスのエッジでオーバーシュー及びアン
ダーシュートが発生する。図５（ｃ）のＴ2 の期間は、
ＣＲＴの水平走査の期間でみると、表示画面の左端部に
縦じまが現われるという問題を生じていた。
【００１２】このように従来のバイポーラトランジスタ
増幅器を用いたブランキングパルス発生回路では、ブラ
ンキングパルスの立ち上り、立ち下り特性がそのままＣ
ＲＴの表示画面に影響し、画質の劣化をもたらすことと
なる。しかもこの立ち上り、立ち下り特性は、使用部品
のばらつきや温度によっても変動するため、均一で優れ
た出力特性を得るのは困難である。
増幅器を用いたブランキングパルス発生回路では、ブラ
ンキングパルスの立ち上り、立ち下り特性がそのままＣ
ＲＴの表示画面に影響し、画質の劣化をもたらすことと
なる。しかもこの立ち上り、立ち下り特性は、使用部品
のばらつきや温度によっても変動するため、均一で優れ
た出力特性を得るのは困難である。
【００１３】本発明はこのような従来の問題点に鑑みて
なされたものであって、ＣＲＴに与えるブランキングパ
ルスの立ち上り、立ち下り特性を改善して、画像の画質
向上を図ることのできるテレビジョン受像機のブランキ
ング回路を提供することを目的とする。
なされたものであって、ＣＲＴに与えるブランキングパ
ルスの立ち上り、立ち下り特性を改善して、画像の画質
向上を図ることのできるテレビジョン受像機のブランキ
ング回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本願の請求項１の発明
は、垂直又は水平帰線期間のブランキングパルスを出力
するブランキングパルス発生回路と、陰極線間をカット
オフしない第１の電源及び陰極線間をカットオフするレ
ベル以下の第２の電源と、ブランキングパルス発生回路
のブランキングパルスが入力され、そのパルスのＨ又は
Ｌレベルに応じて、夫々第１の電源又は第２の電源の電
圧を選択して出力し、その信号を陰極線管のグリッドに
与えるアナログスイッチと、を具備することを特徴とす
るものである。
は、垂直又は水平帰線期間のブランキングパルスを出力
するブランキングパルス発生回路と、陰極線間をカット
オフしない第１の電源及び陰極線間をカットオフするレ
ベル以下の第２の電源と、ブランキングパルス発生回路
のブランキングパルスが入力され、そのパルスのＨ又は
Ｌレベルに応じて、夫々第１の電源又は第２の電源の電
圧を選択して出力し、その信号を陰極線管のグリッドに
与えるアナログスイッチと、を具備することを特徴とす
るものである。
【００１５】本願の請求項２の発明は、垂直又は水平帰
線期間のブランキングパルスを出力するブランキングパ
ルス発生回路と、陰極線間をカットオフしない第１の電
源及び陰極線間をカットオフするレベル以下の第２の電
源と、ブランキングパルス発生回路のブランキングパル
スが入力され、そのパルスのＨ又はＬレベルに応じて、
夫々第１の電源又は第２の電源の電圧を選択して出力
し、その信号を陰極線管のカソードに与えるアナログス
イッチと、を具備することを特徴とするものである。
線期間のブランキングパルスを出力するブランキングパ
ルス発生回路と、陰極線間をカットオフしない第１の電
源及び陰極線間をカットオフするレベル以下の第２の電
源と、ブランキングパルス発生回路のブランキングパル
スが入力され、そのパルスのＨ又はＬレベルに応じて、
夫々第１の電源又は第２の電源の電圧を選択して出力
し、その信号を陰極線管のカソードに与えるアナログス
イッチと、を具備することを特徴とするものである。
【００１６】
【作用】このような特徴を有する本発明によれば、ブラ
ンキングパルス発生回路は垂直又は水平帰線期間のブラ
ンキングパルスを小信号レベルで出力し、アナログスイ
ッチに与える。アナログスイッチは小信号のブランキン
グパルスを入力すると、そのパルスのＨ又はＬレベルに
応じて、夫々第１の電源又は第２電源の電圧を選択す
る。こうすると第１及び第２の電源電圧が出力ブランキ
ングパルスとなり、低インピーダンスのパルスが陰極線
管に与えられる。又そのパルスはエッジ部が急峻な波形
となる。
ンキングパルス発生回路は垂直又は水平帰線期間のブラ
ンキングパルスを小信号レベルで出力し、アナログスイ
ッチに与える。アナログスイッチは小信号のブランキン
グパルスを入力すると、そのパルスのＨ又はＬレベルに
応じて、夫々第１の電源又は第２電源の電圧を選択す
る。こうすると第１及び第２の電源電圧が出力ブランキ
ングパルスとなり、低インピーダンスのパルスが陰極線
管に与えられる。又そのパルスはエッジ部が急峻な波形
となる。
【００１７】
【実施例】本発明の一実施例におけるテレビジョン受像
機のブランキング回路について図面を参照しつつ説明す
る。図１は本実施例におけるブランキング回路の全体構
成を示すブロック図である。本図において、映像信号処
理回路２１は、映像信号の輝度及びコントラストを制御
する回路であり、その出力はＣＲＴ駆動回路２２に与え
られる。ＣＲＴ駆動回路２２は、Ｒ，Ｇ，Ｂの各輝度信
号を所定の振幅に増幅する回路であり、その出力はＣＲ
Ｔ２３のカソードＫに与えられる。
機のブランキング回路について図面を参照しつつ説明す
る。図１は本実施例におけるブランキング回路の全体構
成を示すブロック図である。本図において、映像信号処
理回路２１は、映像信号の輝度及びコントラストを制御
する回路であり、その出力はＣＲＴ駆動回路２２に与え
られる。ＣＲＴ駆動回路２２は、Ｒ，Ｇ，Ｂの各輝度信
号を所定の振幅に増幅する回路であり、その出力はＣＲ
Ｔ２３のカソードＫに与えられる。
【００１８】次にブランキングパルス発生回路２４は、
垂直帰線期間及び水平帰線期間おける小振幅（例えば５
ＶPP）のブランキングパルスを発生する回路である。ア
ナログスイッチ２５は、電源Ｂ１又は電源Ｂ２の電圧を
選択するスイッチであり、その切換制御信号はブランキ
ングパルス発生回路２４によって与えられる。即ちアナ
ログスイッチ２５は、入力されたパルスがＬレベルのと
きに第１の電源Ｂ１を選択し、パルスがＨレベルのとき
に第２の電源Ｂ２を選択する回路である。電源Ｂ１はＣ
ＲＴ２３をカットオフしない電圧を有し、第２の電源Ｂ
２はＣＲＴ２３をカットオフする低いレベルの電圧源で
ある。アナログスイッチ２５には、電源Ｂ１又はＢ２を
断続するための一対のスイッチ回路３０Ａ，３０Ｂが設
けられ、交互にオンオフするよう構成される。アナログ
スイッチ２５の出力はＣＲＴ２３のグリッドＧ１に与え
られる。
垂直帰線期間及び水平帰線期間おける小振幅（例えば５
ＶPP）のブランキングパルスを発生する回路である。ア
ナログスイッチ２５は、電源Ｂ１又は電源Ｂ２の電圧を
選択するスイッチであり、その切換制御信号はブランキ
ングパルス発生回路２４によって与えられる。即ちアナ
ログスイッチ２５は、入力されたパルスがＬレベルのと
きに第１の電源Ｂ１を選択し、パルスがＨレベルのとき
に第２の電源Ｂ２を選択する回路である。電源Ｂ１はＣ
ＲＴ２３をカットオフしない電圧を有し、第２の電源Ｂ
２はＣＲＴ２３をカットオフする低いレベルの電圧源で
ある。アナログスイッチ２５には、電源Ｂ１又はＢ２を
断続するための一対のスイッチ回路３０Ａ，３０Ｂが設
けられ、交互にオンオフするよう構成される。アナログ
スイッチ２５の出力はＣＲＴ２３のグリッドＧ１に与え
られる。
【００１９】図２はアナログスイッチ２５のＣ−ＭＯＳ
回路によって構成されたスイッチ回路の一例を示す回路
図である。図２において第１の端子３１は電源Ｂ１又は
Ｂ２の電圧入力端子であり、２つの電界効果トランジス
タ（ＦＥＴ）３２，３３のソースＳに接続される。ｐＭ
ＯＳのＦＥＴ３２とｎＭＯＳのＦＥＴ３３とは、Ｃ−Ｍ
ＯＳ型のアナログスイッチを構成している。ＦＥＴ３２
のサブストレートは電源ＶDDに、ＦＥＴ３３のサブスト
レートは電源ＶSSに接続される。又ＦＥＴ３２，３３の
各ドレインＤは共通接続され、第２の端子３６に接続さ
れる。
回路によって構成されたスイッチ回路の一例を示す回路
図である。図２において第１の端子３１は電源Ｂ１又は
Ｂ２の電圧入力端子であり、２つの電界効果トランジス
タ（ＦＥＴ）３２，３３のソースＳに接続される。ｐＭ
ＯＳのＦＥＴ３２とｎＭＯＳのＦＥＴ３３とは、Ｃ−Ｍ
ＯＳ型のアナログスイッチを構成している。ＦＥＴ３２
のサブストレートは電源ＶDDに、ＦＥＴ３３のサブスト
レートは電源ＶSSに接続される。又ＦＥＴ３２，３３の
各ドレインＤは共通接続され、第２の端子３６に接続さ
れる。
【００２０】一方、制御端子３４はスイッチ回路３０を
開閉するための切換信号の入力端子であり、ＦＥＴ３３
のゲートに接続され、又インバータ３５を介してＦＥＴ
３２のゲートに接続されている。
開閉するための切換信号の入力端子であり、ＦＥＴ３３
のゲートに接続され、又インバータ３５を介してＦＥＴ
３２のゲートに接続されている。
【００２１】ここで制御端子３４に図１のブランキング
パルス発生回路２４からＨレベル、即ち電圧ＶDDが入力
されるとＦＥＴ３３がオンとなる。又インバータ３５の
出力レベルはＨ、即ちＶSSとなるため、ＦＥＴ３２も導
通する。従ってこのスイッチ回路３０はオンとなる。又
制御端子３４にＬレベル、即ちＶSSになるとＦＥＴ３３
は非導通となり、インバータ３５の出力がＨ、即ちＶDD
となるためＦＥＴ３２も非導通となる。従ってこのスイ
ッチ回路３０はオフとなる。
パルス発生回路２４からＨレベル、即ち電圧ＶDDが入力
されるとＦＥＴ３３がオンとなる。又インバータ３５の
出力レベルはＨ、即ちＶSSとなるため、ＦＥＴ３２も導
通する。従ってこのスイッチ回路３０はオンとなる。又
制御端子３４にＬレベル、即ちＶSSになるとＦＥＴ３３
は非導通となり、インバータ３５の出力がＨ、即ちＶDD
となるためＦＥＴ３２も非導通となる。従ってこのスイ
ッチ回路３０はオフとなる。
【００２２】このように構成された本実施例におけるブ
ランキング回路の動作について図１〜図３を用いて説明
する。図３は本実施例のブランキング回路の入出力パル
スを示す信号波形図である。図１において、映像信号処
理回路２１はコントラスト、輝度などを制御した映像信
号をＣＲＴ駆動回路２２に与える。ＣＲＴ駆動回路２２
は、入力された映像信号をＣＲＴ表示に必要な振幅に増
幅し、ＣＲＴ２３のカソードＫに印加する。ブランキン
グパルス発生回路２４は偏向回路（図示せず）の水平パ
ルス、垂直パルスなどを用いて、図３（ａ）に示す小振
幅のブランキングパルスを生成し、その出力をアナログ
スイッチ２５に与える。
ランキング回路の動作について図１〜図３を用いて説明
する。図３は本実施例のブランキング回路の入出力パル
スを示す信号波形図である。図１において、映像信号処
理回路２１はコントラスト、輝度などを制御した映像信
号をＣＲＴ駆動回路２２に与える。ＣＲＴ駆動回路２２
は、入力された映像信号をＣＲＴ表示に必要な振幅に増
幅し、ＣＲＴ２３のカソードＫに印加する。ブランキン
グパルス発生回路２４は偏向回路（図示せず）の水平パ
ルス、垂直パルスなどを用いて、図３（ａ）に示す小振
幅のブランキングパルスを生成し、その出力をアナログ
スイッチ２５に与える。
【００２３】ブランキングパルス発生回路２４からＨレ
ベルの信号が与えられると、アナログスイッチ２５の一
対のスイッチ回路３０Ａ，３０Ｂは夫々導通及び非導通
となる。従ってスイッチ回路３０Ａ，３０Ｂに夫々接続
された電源Ｂ１及びＢ２の電圧が切換られ、大振幅のブ
ランキングパルスが生成される。ここでＦＥＴ３２，３
３を並列に接続することにより第１，第２の端子３１，
３２間にかかる電圧に依存したオン抵抗の変動を小さく
することができる。第１及び第２の端子３１，３６間の
オン抵抗の変動は電源Ｂ１，Ｂ２の電圧値に係わらず小
さくなる。アナログスイッチ２５の出力インピーダンス
は、第１の電源Ｂ１、第２の電源Ｂ２の出力インピーダ
ンスと、アナログスイッチ２５のオン抵抗とによって決
定される。従ってブランキングパルスの出力インピーダ
ンスをＧ１の入力インピーダンスに比べきわめて小さく
することができ、十分な駆動能力が実現される。
ベルの信号が与えられると、アナログスイッチ２５の一
対のスイッチ回路３０Ａ，３０Ｂは夫々導通及び非導通
となる。従ってスイッチ回路３０Ａ，３０Ｂに夫々接続
された電源Ｂ１及びＢ２の電圧が切換られ、大振幅のブ
ランキングパルスが生成される。ここでＦＥＴ３２，３
３を並列に接続することにより第１，第２の端子３１，
３２間にかかる電圧に依存したオン抵抗の変動を小さく
することができる。第１及び第２の端子３１，３６間の
オン抵抗の変動は電源Ｂ１，Ｂ２の電圧値に係わらず小
さくなる。アナログスイッチ２５の出力インピーダンス
は、第１の電源Ｂ１、第２の電源Ｂ２の出力インピーダ
ンスと、アナログスイッチ２５のオン抵抗とによって決
定される。従ってブランキングパルスの出力インピーダ
ンスをＧ１の入力インピーダンスに比べきわめて小さく
することができ、十分な駆動能力が実現される。
【００２４】このようにしてアナログスイッチ２５の出
力端から図３（ｂ）に示すようなブランキングパルスが
出力され、ＣＲＴ２３のグリッドＧ１に出力される。こ
こでは図５（ｂ）（ｃ）の例に示すような出力波形のな
まりや、オーバーシュート及びアンダーシュートなどは
発生していない。このためアナログスイッチ２５の出力
パルスの立ち上り、立ち下りはきわめて急峻となり、Ｃ
ＲＴ２３の表示画面において左端部の輝度が低下した
り、縦じまが発生することもなく、全画面にわたって安
定した画像表示を行うことができる。
力端から図３（ｂ）に示すようなブランキングパルスが
出力され、ＣＲＴ２３のグリッドＧ１に出力される。こ
こでは図５（ｂ）（ｃ）の例に示すような出力波形のな
まりや、オーバーシュート及びアンダーシュートなどは
発生していない。このためアナログスイッチ２５の出力
パルスの立ち上り、立ち下りはきわめて急峻となり、Ｃ
ＲＴ２３の表示画面において左端部の輝度が低下した
り、縦じまが発生することもなく、全画面にわたって安
定した画像表示を行うことができる。
【００２５】尚、図２におけるＨレベルの電圧ＶDDおよ
びＬレベルの電圧ＶSSは、図３（ｂ）における電源Ｂ
１，Ｂ２の電圧と夫々一致させる必要はなく、ＶDD≧Ｂ
１＞Ｂ２≧ＶSSを満足しさえすればよい。また、ロジッ
クレベルの０Ｖ，５Ｖから図３で用いられる電圧ＶSS，
ＶDDへの変換はＣ−ＭＯＳ回路を用いることもできる
し、バイポーラのトランジスタ回路を用いることもでき
る。
びＬレベルの電圧ＶSSは、図３（ｂ）における電源Ｂ
１，Ｂ２の電圧と夫々一致させる必要はなく、ＶDD≧Ｂ
１＞Ｂ２≧ＶSSを満足しさえすればよい。また、ロジッ
クレベルの０Ｖ，５Ｖから図３で用いられる電圧ＶSS，
ＶDDへの変換はＣ−ＭＯＳ回路を用いることもできる
し、バイポーラのトランジスタ回路を用いることもでき
る。
【００２６】さてＣ−ＭＯＳ回路やバイポーラトランジ
スタ回路を用いて上記のレベル変換回路を構成した場
合、レベル変換時に遅延が発生する。図３（ｂ）の時間
ｔ1 ，ｔ2 は、このレベル変換における遅延時間と、図
２のＣ−ＭＯＳ回路における遅延時間の合計を示したも
のであるが、実際の時間ｔ1 ，ｔ2 の大部分はレベル変
換時における遅延時間となる。従って、ブランキングパ
ルス発生回路２４において、これらの時間ｔ1 ，ｔ2 を
補正するような位相のパルスを発生すればよい。
スタ回路を用いて上記のレベル変換回路を構成した場
合、レベル変換時に遅延が発生する。図３（ｂ）の時間
ｔ1 ，ｔ2 は、このレベル変換における遅延時間と、図
２のＣ−ＭＯＳ回路における遅延時間の合計を示したも
のであるが、実際の時間ｔ1 ，ｔ2 の大部分はレベル変
換時における遅延時間となる。従って、ブランキングパ
ルス発生回路２４において、これらの時間ｔ1 ，ｔ2 を
補正するような位相のパルスを発生すればよい。
【００２７】尚本実施例はＣＲＴ２３の第１グリッドに
ブランキングパルスを印加する場合について説明してい
るが、第１グリット以外の他のグリッドにブランキング
パルスを加える場合にも同様の効果が得られる。又第１
グリッドに映像信号を加えカソードにブランキングパル
スを加える場合にも同様の効果が得られることはいうま
でもない。
ブランキングパルスを印加する場合について説明してい
るが、第１グリット以外の他のグリッドにブランキング
パルスを加える場合にも同様の効果が得られる。又第１
グリッドに映像信号を加えカソードにブランキングパル
スを加える場合にも同様の効果が得られることはいうま
でもない。
【００２８】
【発明の効果】以上のように本発明によれば、第１及び
第２の電源の電圧をアナログスイッチを用いて切り換
え、ブランキングパルスを生成したことにより、そのパ
ルスの出力インピーダンスが低下する。このため陰極線
管のグリッドやカソードに印加するブランキングパルス
の立ち上り、立ち下りを急峻にすることができる。従っ
て陰極線管の全画面にわたって、輝度むらのない安定し
た映像を表示することができる。
第２の電源の電圧をアナログスイッチを用いて切り換
え、ブランキングパルスを生成したことにより、そのパ
ルスの出力インピーダンスが低下する。このため陰極線
管のグリッドやカソードに印加するブランキングパルス
の立ち上り、立ち下りを急峻にすることができる。従っ
て陰極線管の全画面にわたって、輝度むらのない安定し
た映像を表示することができる。
【図１】本発明の一実施例におけるテレビジョン受像機
のブランキング発生回路の全体構成を示すブロック図で
ある。
のブランキング発生回路の全体構成を示すブロック図で
ある。
【図２】本実施例のブランキング発生回路に用いられる
アナログスイッチのスイッチ回路の構成例を示す回路図
である。
アナログスイッチのスイッチ回路の構成例を示す回路図
である。
【図３】本実施例のブランキング発生回路に用いられる
アナログスイッチの動作を示すパルス波形図である。
アナログスイッチの動作を示すパルス波形図である。
【図４】従来のブランキングパルス発生回路の一例を示
す回路図である。
す回路図である。
【図５】従来のブランキングパルス発生回路の動作を示
すパルス波形図である。
すパルス波形図である。
２１ 映像信号処理回路 ２２ ＣＲＴ駆動回路 ２３ ＣＲＴ ２４ ブランキングパルス発生回路 ２５ アナログスイッチ ３２，３３ ＦＥＴ ３５ インバータ Ｂ１ 第１の電源 Ｂ２ 第２の電源 Ｋ カソード Ｇ１ 第１クリッド
Claims (3)
- 【請求項１】 垂直又は水平帰線期間のブランキングパ
ルスを出力するブランキングパルス発生回路と、 陰極線間をカットオフしない第１の電源及び陰極線間を
カットオフするレベル以下の第２の電源と、 前記ブランキングパルス発生回路のブランキングパルス
が入力され、そのパルスのＨ又はＬレベルに応じて、夫
々第１の電源又は第２の電源の電圧を選択して出力し、
その信号を陰極線管のグリッドに与えるアナログスイッ
チと、を具備することを特徴とするブランキング回路。 - 【請求項２】 垂直又は水平帰線期間のブランキングパ
ルスを出力するブランキングパルス発生回路と、 陰極線間をカットオフしない第１の電源及び陰極線間を
カットオフするレベル以下の第２の電源と、 前記ブランキングパルス発生回路のブランキングパルス
が入力され、そのパルスのＨ又はＬレベルに応じて、夫
々第１の電源又は第２の電源の電圧を選択して出力し、
その信号を陰極線管のカソードに与えるアナログスイッ
チと、を具備することを特徴とするブランキング回路。 - 【請求項３】 前記アナログスイッチは、 夫々前記第１又は第２の電源の電圧に接続され、ブラン
キングパルスによって交互に導通するＣ−ＭＯＳのトラ
ンジスタで構成された一対のスイッチ回路を含むもので
あることを特徴とする請求項１又は２記載のブランキン
グ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189155A (ja) | 1992-12-15 | 1992-12-15 | ブランキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189155A (ja) | 1992-12-15 | 1992-12-15 | ブランキング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06189155A true JPH06189155A (ja) | 1994-07-08 |
Family
ID=18437521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06189155A (ja) | 1992-12-15 | 1992-12-15 | ブランキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06189155A (ja) |
-
1992
- 1992-12-15 JP JP43A patent/JPH06189155A/ja active Pending
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