JPH06189199A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH06189199A JPH06189199A JP43A JP35537292A JPH06189199A JP H06189199 A JPH06189199 A JP H06189199A JP 43 A JP43 A JP 43A JP 35537292 A JP35537292 A JP 35537292A JP H06189199 A JPH06189199 A JP H06189199A
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- JP
- Japan
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- unit
- solid
- imaging device
- frequency band
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 増幅素子を有する画素を用いた増幅型固体撮
像装置において、増幅素子で発生する雑音を抑制し、明
るい被写体にも追従する広いダイナミックレンジをもた
せる。 【構成】 フォトダイオード１と、フォトダイオード１
にゲートを接続したｎ型ＭＯＳトランジスタ２と、フォ
トダイオード１と前記トランジスタ２のドレイン間に接
続した容量素子３及びリセット用ｎ型ＭＯＳトランジス
タ５と、前記トランジスタ２のドレインに接続された負
荷用ｐ型ＭＯＳトランジスタ４及びサンプルホールド用
ｎ型ＭＯＳトランジスタ９を介在させた容量素子８とで
単位画素を構成し、前記トランジスタ４のゲートにバイ
アス電流を設定するバイアス回路35の出力電圧を印加
し、画素バイアス電流を制御して、画素の周波数帯域を
被写体の明るさに応じて変える。
像装置において、増幅素子で発生する雑音を抑制し、明
るい被写体にも追従する広いダイナミックレンジをもた
せる。 【構成】 フォトダイオード１と、フォトダイオード１
にゲートを接続したｎ型ＭＯＳトランジスタ２と、フォ
トダイオード１と前記トランジスタ２のドレイン間に接
続した容量素子３及びリセット用ｎ型ＭＯＳトランジス
タ５と、前記トランジスタ２のドレインに接続された負
荷用ｐ型ＭＯＳトランジスタ４及びサンプルホールド用
ｎ型ＭＯＳトランジスタ９を介在させた容量素子８とで
単位画素を構成し、前記トランジスタ４のゲートにバイ
アス電流を設定するバイアス回路35の出力電圧を印加
し、画素バイアス電流を制御して、画素の周波数帯域を
被写体の明るさに応じて変える。
Description
【０００１】
【産業上の利用分野】この発明は、複数の画素で構成さ
れるフォトダイオードアレイを有するラインセンサ等の
固体撮像装置に関し、特に、各画素毎に増幅機能を備え
た増幅型固体撮像装置において、広いダイナミックレン
ジをもたせながら、雑音の発生を抑えて高Ｓ／Ｎが得ら
れるようにした固体撮像装置に関する。
れるフォトダイオードアレイを有するラインセンサ等の
固体撮像装置に関し、特に、各画素毎に増幅機能を備え
た増幅型固体撮像装置において、広いダイナミックレン
ジをもたせながら、雑音の発生を抑えて高Ｓ／Ｎが得ら
れるようにした固体撮像装置に関する。
【０００２】
【従来の技術】従来、固体撮像装置としては、ＭＯＳ
型，ＣＣＤ型等の各画素で発生した光電荷自体を転送し
て読み出す方式の固体撮像装置のほかに、各画素毎に増
幅機能を設け、各画素内で発生した光電荷に対応した増
幅出力を読み出す増幅型固体撮像装置が知られている。
型，ＣＣＤ型等の各画素で発生した光電荷自体を転送し
て読み出す方式の固体撮像装置のほかに、各画素毎に増
幅機能を設け、各画素内で発生した光電荷に対応した増
幅出力を読み出す増幅型固体撮像装置が知られている。
【０００３】この増幅機能を有する画素の構成の一例と
して、図14に示す構成のものが、特願平４−３６９２２
号に開示されている。図14において、１はフォトダイオ
ードであり、２はｎ型ＭＯＳトランジスタで、ソースを
接地し、ドレインには負荷及び電流源として動作するｐ
型ＭＯＳトランジスタ４を接続することにより、ソース
接地型の増幅回路を構成している。そして、このソース
接地型増幅回路の入力端子、すなわちｎ型ＭＯＳトラン
ジスタ２のゲートにフォトダイオード１を接続し、ソー
ス接地型増幅回路の出力端子、すなわちｎ型ＭＯＳトラ
ンジスタ２のドレインから入力端子（ｎ型ＭＯＳトラン
ジスタ２のゲート）に容量素子３を接続して帰還をかけ
ると共に、ｎ型ＭＯＳトランジスタ２のゲートの初期電
位を設定するためのリセット用ｎ型ＭＯＳトランジスタ
５を容量素子３と並列に接続する。そしてこの構成のも
のを画素（基本セル）とし、この画素を１次元又は２次
元的に配列したときにセンサが構成され、そして各画素
に読み出し画素を選択するための、シフトレジスタパル
スで駆動される選択用ｎ型ＭＯＳトランジスタ６を設
け、該ｎ型ＭＯＳトランジスタ６をＯＮしたときに、信
号出力線７にｎ型ＭＯＳトランジスタ２のドレイン電圧
が現れるように構成している。
して、図14に示す構成のものが、特願平４−３６９２２
号に開示されている。図14において、１はフォトダイオ
ードであり、２はｎ型ＭＯＳトランジスタで、ソースを
接地し、ドレインには負荷及び電流源として動作するｐ
型ＭＯＳトランジスタ４を接続することにより、ソース
接地型の増幅回路を構成している。そして、このソース
接地型増幅回路の入力端子、すなわちｎ型ＭＯＳトラン
ジスタ２のゲートにフォトダイオード１を接続し、ソー
ス接地型増幅回路の出力端子、すなわちｎ型ＭＯＳトラ
ンジスタ２のドレインから入力端子（ｎ型ＭＯＳトラン
ジスタ２のゲート）に容量素子３を接続して帰還をかけ
ると共に、ｎ型ＭＯＳトランジスタ２のゲートの初期電
位を設定するためのリセット用ｎ型ＭＯＳトランジスタ
５を容量素子３と並列に接続する。そしてこの構成のも
のを画素（基本セル）とし、この画素を１次元又は２次
元的に配列したときにセンサが構成され、そして各画素
に読み出し画素を選択するための、シフトレジスタパル
スで駆動される選択用ｎ型ＭＯＳトランジスタ６を設
け、該ｎ型ＭＯＳトランジスタ６をＯＮしたときに、信
号出力線７にｎ型ＭＯＳトランジスタ２のドレイン電圧
が現れるように構成している。
【０００４】次に、このように構成した画素の動作につ
いて説明する。まず、リセット用ｎ型ＭＯＳトランジス
タ５のゲートに印加されるリセットパルスφR を“Ｈ”
レベルとすると、容量素子３に蓄積された電荷がはき出
されて、リセット状態となる。この後、φR ＝“Ｌ”に
切り換えた時点から、フォトダイオード１で発生した光
電荷が容量素子３に蓄積し、ｎ型ＭＯＳトランジスタ２
のドレイン電圧が蓄積された光電荷に応じて上昇する。
そして、この電圧を選択用ｎ型ＭＯＳトランジスタ６を
ＯＮして信号出力線７から読み出し、画素信号出力を出
力端子ＶOUT より出力する。
いて説明する。まず、リセット用ｎ型ＭＯＳトランジス
タ５のゲートに印加されるリセットパルスφR を“Ｈ”
レベルとすると、容量素子３に蓄積された電荷がはき出
されて、リセット状態となる。この後、φR ＝“Ｌ”に
切り換えた時点から、フォトダイオード１で発生した光
電荷が容量素子３に蓄積し、ｎ型ＭＯＳトランジスタ２
のドレイン電圧が蓄積された光電荷に応じて上昇する。
そして、この電圧を選択用ｎ型ＭＯＳトランジスタ６を
ＯＮして信号出力線７から読み出し、画素信号出力を出
力端子ＶOUT より出力する。
【０００５】ところで、上記構成の増幅機能を有する画
素を備えたセンサにおいては、各画素の増幅用のｎ型Ｍ
ＯＳトランジスタ２のばらつきにより、各画素のオフセ
ット電圧がばらつき、固定パターン雑音（ＦＰＮ）が発
生する。これを抑えるため、図15に示すように、各画素
にＦＰＮ抑圧回路を設けた構成のものが、特願平４−３
６９２３号に開示されている。
素を備えたセンサにおいては、各画素の増幅用のｎ型Ｍ
ＯＳトランジスタ２のばらつきにより、各画素のオフセ
ット電圧がばらつき、固定パターン雑音（ＦＰＮ）が発
生する。これを抑えるため、図15に示すように、各画素
にＦＰＮ抑圧回路を設けた構成のものが、特願平４−３
６９２３号に開示されている。
【０００６】図15において、Ｓは図14に示した画素と全
く同じ構成の単位画素である。そして、この画素出力部
は、入力容量素子11（容量値Ｃ1 ）を介して、ソース接
地型のｐ型ＭＯＳトランジスタ16及びソースフォロアと
して動作するｎ型ＭＯＳトランジスタ19並びにそれらの
負荷として動作するｎ型ＭＯＳトランジスタ17，20で構
成される反転増幅回路の入力部、すなわちｐ型ＭＯＳト
ランジスタ16のゲートに接続されている。また反転増幅
回路の入力ノード25と出力ノード26の間に、パルスφT
で駆動されるｐ型ＭＯＳトランジスタ14を介して帰還容
量素子12（容量値Ｃ2 ）が接続されている。また入力ノ
ード25に初期電圧を与え、入力容量素子11のクランプ動
作を行うスイッチング用ｐ型ＭＯＳトランジスタ13が、
入力ノード25とｐ型ＭＯＳトランジスタ16のドレイン端
子間に設けられている。更に帰還容量素子12をリセット
し初期電圧を与えるためのｐ型ＭＯＳトランジスタ15
が、容量素子12とｐ型ＭＯＳトランジスタ14の接続点と
基準電圧源Ｖref との間に設けられている。そして、こ
の画素Ｓの後段に設けられた反転増幅回路によりＦＰＮ
の抑圧を計るようになっている。
く同じ構成の単位画素である。そして、この画素出力部
は、入力容量素子11（容量値Ｃ1 ）を介して、ソース接
地型のｐ型ＭＯＳトランジスタ16及びソースフォロアと
して動作するｎ型ＭＯＳトランジスタ19並びにそれらの
負荷として動作するｎ型ＭＯＳトランジスタ17，20で構
成される反転増幅回路の入力部、すなわちｐ型ＭＯＳト
ランジスタ16のゲートに接続されている。また反転増幅
回路の入力ノード25と出力ノード26の間に、パルスφT
で駆動されるｐ型ＭＯＳトランジスタ14を介して帰還容
量素子12（容量値Ｃ2 ）が接続されている。また入力ノ
ード25に初期電圧を与え、入力容量素子11のクランプ動
作を行うスイッチング用ｐ型ＭＯＳトランジスタ13が、
入力ノード25とｐ型ＭＯＳトランジスタ16のドレイン端
子間に設けられている。更に帰還容量素子12をリセット
し初期電圧を与えるためのｐ型ＭＯＳトランジスタ15
が、容量素子12とｐ型ＭＯＳトランジスタ14の接続点と
基準電圧源Ｖref との間に設けられている。そして、こ
の画素Ｓの後段に設けられた反転増幅回路によりＦＰＮ
の抑圧を計るようになっている。
【０００７】次に、図16に示したタイミングチャートに
基づいて、図15に示したＦＰＮ抑圧回路を設けた画素の
動作について説明する。まず期間Ｔ1 では、画素Ｓ及び
抑圧回路のリセットを行っている。この後、リセット用
ｎ型ＭＯＳトランジスタ５がＯＦＦし、期間Ｔ2 から画
素における積分動作が行われる。この積分開始後、画素
出力ノード24の電位ＶP が落ち着いた後で、ｐ型ＭＯＳ
トランジスタ13，15がＯＦＦし、ｐ型ＭＯＳトランジス
タ14をＯＮして、抑圧回路における容量素子12とスイッ
チング用ｐ型ＭＯＳトランジスタ14による帰還系を接続
する。期間Ｔ3においても画素Ｓの積分動作は続けら
れ、それによって引き起こされるノード24の電位ＶP の
上昇は、ノード26に反転出力ＶOUT として現れる。一定
積分時間経過後、シフトレジスタからのパルスによりｎ
型ＭＯＳトランジスタ21をＯＮして、反転出力ＶOUT を
信号出力線23に伝達する。
基づいて、図15に示したＦＰＮ抑圧回路を設けた画素の
動作について説明する。まず期間Ｔ1 では、画素Ｓ及び
抑圧回路のリセットを行っている。この後、リセット用
ｎ型ＭＯＳトランジスタ５がＯＦＦし、期間Ｔ2 から画
素における積分動作が行われる。この積分開始後、画素
出力ノード24の電位ＶP が落ち着いた後で、ｐ型ＭＯＳ
トランジスタ13，15がＯＦＦし、ｐ型ＭＯＳトランジス
タ14をＯＮして、抑圧回路における容量素子12とスイッ
チング用ｐ型ＭＯＳトランジスタ14による帰還系を接続
する。期間Ｔ3においても画素Ｓの積分動作は続けら
れ、それによって引き起こされるノード24の電位ＶP の
上昇は、ノード26に反転出力ＶOUT として現れる。一定
積分時間経過後、シフトレジスタからのパルスによりｎ
型ＭＯＳトランジスタ21をＯＮして、反転出力ＶOUT を
信号出力線23に伝達する。
【０００８】この動作において、入力容量素子11にクラ
ンプされる基準電圧は、期間Ｔ2 からＴ3 に切り換わる
時刻での画素出力（ＶP ）の電位となる。この期間Ｔ2
からＴ3 に移る時点のＶP の電位を基準とし、それから
増加した光積分による信号分ＶPSは、基準電圧Ｖref か
らの減少分として、（Ｖref −Ｃ1 ／Ｃ2 ・ＶPS）で表
す電圧値としてノード26のＶOUT に伝達される。その電
位を、シフトレジスタの走査により信号出力線23に伝達
し、読み出しを行う。
ンプされる基準電圧は、期間Ｔ2 からＴ3 に切り換わる
時刻での画素出力（ＶP ）の電位となる。この期間Ｔ2
からＴ3 に移る時点のＶP の電位を基準とし、それから
増加した光積分による信号分ＶPSは、基準電圧Ｖref か
らの減少分として、（Ｖref −Ｃ1 ／Ｃ2 ・ＶPS）で表
す電圧値としてノード26のＶOUT に伝達される。その電
位を、シフトレジスタの走査により信号出力線23に伝達
し、読み出しを行う。
【０００９】
【発明が解決しようとする課題】以上述べた従来の画素
構成においては、帰還容量素子３により感度が決まるた
め、帰還容量素子３の容量値を小さくして感度を高めら
れると共に、図15で示した画素構成では、更にＦＰＮの
抑圧ができ、更に画素Ｓのリセット動作により発生する
リセット雑音の除去もでき、なお且つＣ1 ／Ｃ2 倍の増
幅も可能となり、高いＳ／Ｎが期待できる。
構成においては、帰還容量素子３により感度が決まるた
め、帰還容量素子３の容量値を小さくして感度を高めら
れると共に、図15で示した画素構成では、更にＦＰＮの
抑圧ができ、更に画素Ｓのリセット動作により発生する
リセット雑音の除去もでき、なお且つＣ1 ／Ｃ2 倍の増
幅も可能となり、高いＳ／Ｎが期待できる。
【００１０】しかしながら、上記従来の画素構成には、
次に述べる問題があるため、Ｓ／Ｎが制限される。すな
わち、感度をあげると、ｎ型ＭＯＳトランジスタ２のト
ランジスタ雑音も増幅されるためである。
次に述べる問題があるため、Ｓ／Ｎが制限される。すな
わち、感度をあげると、ｎ型ＭＯＳトランジスタ２のト
ランジスタ雑音も増幅されるためである。
【００１１】図17に、図15に示した画素構成における積
分動作時の等価回路を示す。図17において、28は画素に
おけるｎ型ＭＯＳトランジスタ２等からなる増幅回路、
29は反転増幅回路を示し、Ｃ0 ，Ｃ1 ，Ｃ2 は図15にお
ける各容量素子３，11，12に相当する容量を示す。また
フォトダイオード１と並列に示されている容量Ｃd は、
フォトダイオード１の接合容量を示している。
分動作時の等価回路を示す。図17において、28は画素に
おけるｎ型ＭＯＳトランジスタ２等からなる増幅回路、
29は反転増幅回路を示し、Ｃ0 ，Ｃ1 ，Ｃ2 は図15にお
ける各容量素子３，11，12に相当する容量を示す。また
フォトダイオード１と並列に示されている容量Ｃd は、
フォトダイオード１の接合容量を示している。
【００１２】この等価回路において、画素の増幅回路28
の入力部で発生した雑音電圧ｅn は、次式（１）で示さ
れるように増幅されて、出力端子ＶOUT に発生する。 Ｖn ＝Ｃd ／Ｃ0 ・Ｃ1 ／Ｃ2 ・ｅn ・・・・・（１）
の入力部で発生した雑音電圧ｅn は、次式（１）で示さ
れるように増幅されて、出力端子ＶOUT に発生する。 Ｖn ＝Ｃd ／Ｃ0 ・Ｃ1 ／Ｃ2 ・ｅn ・・・・・（１）
【００１３】ここで、Ｖn は出力端子ＶOUT における雑
音電圧を示している。この式（１）からわかるように、
感度を大きくする、すなわちＣ0 を小さくしてＣ1 ／Ｃ
2 を大きくすることは、雑音電圧も増大することにつな
がり、結局は、この増幅段の入力で発生する雑音電圧に
よってＳ／Ｎが制限される。
音電圧を示している。この式（１）からわかるように、
感度を大きくする、すなわちＣ0 を小さくしてＣ1 ／Ｃ
2 を大きくすることは、雑音電圧も増大することにつな
がり、結局は、この増幅段の入力で発生する雑音電圧に
よってＳ／Ｎが制限される。
【００１４】この出力段の雑音電圧を小さくするには、
フォトダイオードの接合容量Ｃd を小さくすること、雑
音電圧ｅn を小さくすることが必要となる。フォトダイ
オードの接合容量Ｃd を小さくするには、フォトダイオ
ードの基板側又はウェル側の濃度を低くすることで実現
できるが、これもラインセンサ，エリアセンサ等のよう
に、フォトダイオードがアレイ状に配置される場合は、
画素間分離等の問題により極端に小さくできない。
フォトダイオードの接合容量Ｃd を小さくすること、雑
音電圧ｅn を小さくすることが必要となる。フォトダイ
オードの接合容量Ｃd を小さくするには、フォトダイオ
ードの基板側又はウェル側の濃度を低くすることで実現
できるが、これもラインセンサ，エリアセンサ等のよう
に、フォトダイオードがアレイ状に配置される場合は、
画素間分離等の問題により極端に小さくできない。
【００１５】また雑音電圧ｅn を小さくするには、デバ
イス自体の改良によりＭＯＳトランジスタの雑音電圧を
小さくすることの他に、周波数帯域を狭くすることで改
善できる。しかしながら、一般にセンサで受光する被写
体の明るさは105 程度の広い範囲にわたるため、暗い被
写体を短い積分時間で撮像して、なお且つ明るい被写体
に対して正しい信号出力を得るためには、必然的に周波
数帯域を広くしなければならない。
イス自体の改良によりＭＯＳトランジスタの雑音電圧を
小さくすることの他に、周波数帯域を狭くすることで改
善できる。しかしながら、一般にセンサで受光する被写
体の明るさは105 程度の広い範囲にわたるため、暗い被
写体を短い積分時間で撮像して、なお且つ明るい被写体
に対して正しい信号出力を得るためには、必然的に周波
数帯域を広くしなければならない。
【００１６】例えば１ルクスの被写体を100 msecの積分
時間で撮像する場合、105 ルクスに対しては１μsec と
しなければならない。このため１μsec の積分時間に追
従するように画素内の帯域を設定する必要がある。
時間で撮像する場合、105 ルクスに対しては１μsec と
しなければならない。このため１μsec の積分時間に追
従するように画素内の帯域を設定する必要がある。
【００１７】すなわち、暗い被写体を短い積分時間で撮
像するため感度をあげた場合、ダイナミックレンジを広
くとるためには画素の増幅器の帯域を広くしなければな
らず、また雑音を小さくするために増幅器の帯域を狭く
するには、ダイナミックレンジも狭くしなければならな
いという問題点がある。
像するため感度をあげた場合、ダイナミックレンジを広
くとるためには画素の増幅器の帯域を広くしなければな
らず、また雑音を小さくするために増幅器の帯域を狭く
するには、ダイナミックレンジも狭くしなければならな
いという問題点がある。
【００１８】本発明は、従来の画素内に増幅素子を有す
る画素を用いた増幅型固体撮像装置における上記問題点
を解消するためになされたもので、増幅素子で発生する
雑音を抑制しながら、なお且つ明るい被写体に対しても
正しく追従できるダイナミックレンジの広い固体撮像装
置を提供することを目的とする。
る画素を用いた増幅型固体撮像装置における上記問題点
を解消するためになされたもので、増幅素子で発生する
雑音を抑制しながら、なお且つ明るい被写体に対しても
正しく追従できるダイナミックレンジの広い固体撮像装
置を提供することを目的とする。
【００１９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、フォトダイオードと、該フォト
ダイオードで発生した電荷を蓄積する手段と、蓄積され
た光電荷を排出するリセット手段と、蓄積された光電荷
に対応した増幅出力を出力する増幅手段とを有する単位
画素を複数個配列したセンサアレイを備えた固体撮像装
置において、前記単位画素のフォトダイオードに入射す
る光量に対応して、前記増幅手段の周波数帯域を変える
手段を設けるものである。
決するため、本発明は、フォトダイオードと、該フォト
ダイオードで発生した電荷を蓄積する手段と、蓄積され
た光電荷を排出するリセット手段と、蓄積された光電荷
に対応した増幅出力を出力する増幅手段とを有する単位
画素を複数個配列したセンサアレイを備えた固体撮像装
置において、前記単位画素のフォトダイオードに入射す
る光量に対応して、前記増幅手段の周波数帯域を変える
手段を設けるものである。
【００２０】このように構成することにより、周波数帯
域を変える手段により、暗い被写体に対しては帯域を狭
くして雑音電圧を小さくすると共に、明るい被写体に対
しては帯域を広くすることにより、画素の追従性を良好
にし、広いダイナミックレンジを確保することができ
る。
域を変える手段により、暗い被写体に対しては帯域を狭
くして雑音電圧を小さくすると共に、明るい被写体に対
しては帯域を広くすることにより、画素の追従性を良好
にし、広いダイナミックレンジを確保することができ
る。
【００２１】
【実施例】次に実施例について説明する。図１は、本発
明をラインセンサに適用した実施例を示す回路構成図で
ある。この実施例は、ｎ個の画素で構成されるラインセ
ンサを示しており、図において、31-1，・・・ 31-nは画素
で、これらの画素は図12に示した従来の画素の構成にお
けるｎ型ＭＯＳトランジスタ２とｐ型ＭＯＳトランジス
タ４の各ドレインが接続されているソース接地型増幅回
路の出力ノードに、パルスφSHで駆動されるサンプルホ
ールド用ｎ型ＭＯＳトランジスタ９を介して、容量素子
８を設けた構成となっている。そして、これらの各画素
の出力ノードは、選択用のｎ型ＭＯＳトランジスタ６を
介して信号出力線７に接続されている。また32は信号出
力線７上の残留電荷をリセットするためのｎ型ＭＯＳト
ランジスタで、33は同じく信号出力線７に接続された、
低い出力インピーダンスとするためのバッファであり、
該バッファ33の出力は出力端子ＶOUT に接続されてい
る。また34は各画素の選択用ｎ型ＭＯＳトランジスタ６
を順次ＯＮするためのシフトレジスタである。
明をラインセンサに適用した実施例を示す回路構成図で
ある。この実施例は、ｎ個の画素で構成されるラインセ
ンサを示しており、図において、31-1，・・・ 31-nは画素
で、これらの画素は図12に示した従来の画素の構成にお
けるｎ型ＭＯＳトランジスタ２とｐ型ＭＯＳトランジス
タ４の各ドレインが接続されているソース接地型増幅回
路の出力ノードに、パルスφSHで駆動されるサンプルホ
ールド用ｎ型ＭＯＳトランジスタ９を介して、容量素子
８を設けた構成となっている。そして、これらの各画素
の出力ノードは、選択用のｎ型ＭＯＳトランジスタ６を
介して信号出力線７に接続されている。また32は信号出
力線７上の残留電荷をリセットするためのｎ型ＭＯＳト
ランジスタで、33は同じく信号出力線７に接続された、
低い出力インピーダンスとするためのバッファであり、
該バッファ33の出力は出力端子ＶOUT に接続されてい
る。また34は各画素の選択用ｎ型ＭＯＳトランジスタ６
を順次ＯＮするためのシフトレジスタである。
【００２２】そして各画素のｐ型ＭＯＳトランジスタ４
のソースは電源ラインＶDDに共通に接続され、リセット
用のｎ型ＭＯＳトランジスタ５のゲートは、リセットパ
ルスφR の印加端子に共通に接続されている。またｐ型
ＭＯＳトランジスタ４のゲートは、各画素共通に接続さ
れ、バイアス回路35に接続されている。各画素のバイア
ス電流ＩBIASは、このバイアス回路35の出力電圧ＶBIAS
によって決定され、ＶBIASが低くなるとＩBIASは大きく
なり、ＶBIASが電源電圧ＶDDに近づくとＩBIASは小さく
なるようになっている。
のソースは電源ラインＶDDに共通に接続され、リセット
用のｎ型ＭＯＳトランジスタ５のゲートは、リセットパ
ルスφR の印加端子に共通に接続されている。またｐ型
ＭＯＳトランジスタ４のゲートは、各画素共通に接続さ
れ、バイアス回路35に接続されている。各画素のバイア
ス電流ＩBIASは、このバイアス回路35の出力電圧ＶBIAS
によって決定され、ＶBIASが低くなるとＩBIASは大きく
なり、ＶBIASが電源電圧ＶDDに近づくとＩBIASは小さく
なるようになっている。
【００２３】本発明は、被写体の明るさにより画素の増
幅回路の周波数帯域を変えて、ｎ型ＭＯＳトランジスタ
２で発生する雑音電圧を低減するものであり、この実施
例は、各画素に流れるバイアス電流を変化させることに
より、各画素の周波数帯域を変えるものである。各画素
の周波数帯域は、ｎ型ＭＯＳトランジスタ２に流れるバ
イアス電流と負荷容量素子８によって決定される。バイ
アス電流を小さくすると帯域は狭くなり、バイアス電流
を大きくすると帯域は広くなる。したがって、被写体が
明るい場合には、バイアス電流を大きくして帯域を広く
し、被写体が暗い場合は、バイアス電流を小さくして帯
域を狭くすればよい。
幅回路の周波数帯域を変えて、ｎ型ＭＯＳトランジスタ
２で発生する雑音電圧を低減するものであり、この実施
例は、各画素に流れるバイアス電流を変化させることに
より、各画素の周波数帯域を変えるものである。各画素
の周波数帯域は、ｎ型ＭＯＳトランジスタ２に流れるバ
イアス電流と負荷容量素子８によって決定される。バイ
アス電流を小さくすると帯域は狭くなり、バイアス電流
を大きくすると帯域は広くなる。したがって、被写体が
明るい場合には、バイアス電流を大きくして帯域を広く
し、被写体が暗い場合は、バイアス電流を小さくして帯
域を狭くすればよい。
【００２４】図２は、図１に示した実施例の動作を説明
するためのタイミングチャートである。図２において、
期間Ｔ0 は、バイアス回路35の出力電圧ＶBIASの設定を
行う期間であり、このＶBIASの設定は、被写体の明るさ
に応じて、明るいときはＶBIASを低く、暗いときはＶ
BIASを高く設定する。また、この期間Ｔ0 で行った設定
は、画素出力の読み出しが終了するまでは変えないで一
定状態にしておく。次に期間Ｔ1 は、各画素をリセット
する期間であり、リセットパルスφR を“Ｈ”レベルと
して各画素のリセットを行う。
するためのタイミングチャートである。図２において、
期間Ｔ0 は、バイアス回路35の出力電圧ＶBIASの設定を
行う期間であり、このＶBIASの設定は、被写体の明るさ
に応じて、明るいときはＶBIASを低く、暗いときはＶ
BIASを高く設定する。また、この期間Ｔ0 で行った設定
は、画素出力の読み出しが終了するまでは変えないで一
定状態にしておく。次に期間Ｔ1 は、各画素をリセット
する期間であり、リセットパルスφR を“Ｈ”レベルと
して各画素のリセットを行う。
【００２５】そしてφR ＝“Ｌ”となった時点から積分
が開始され、期間Ｔ2 の間、積分動作が続行される。一
定時間積分を行った後に、パルスφSHを“Ｈ”から
“Ｌ”にして期間Ｔ2 で積分された出力を容量素子８に
保持する。その後、期間Ｔ3 においてシフトレジスタ34
を駆動して、パルスφ1 ，・・・ φn を順次“Ｈ”レベル
として、各画素信号出力を読み出す。このときパルスφ
1 ，・・・ φn のいずれかが“Ｈ”レベルのとき、ｎ型Ｍ
ＯＳトランジスタ32のゲート電圧φRVを“Ｌ”レベルと
して画素出力を読み出した後、φRV＝“Ｈ”として、信
号出力線７に残留した前画素出力の電荷をリセットし、
次の画素出力を読み出すようにしている。
が開始され、期間Ｔ2 の間、積分動作が続行される。一
定時間積分を行った後に、パルスφSHを“Ｈ”から
“Ｌ”にして期間Ｔ2 で積分された出力を容量素子８に
保持する。その後、期間Ｔ3 においてシフトレジスタ34
を駆動して、パルスφ1 ，・・・ φn を順次“Ｈ”レベル
として、各画素信号出力を読み出す。このときパルスφ
1 ，・・・ φn のいずれかが“Ｈ”レベルのとき、ｎ型Ｍ
ＯＳトランジスタ32のゲート電圧φRVを“Ｌ”レベルと
して画素出力を読み出した後、φRV＝“Ｈ”として、信
号出力線７に残留した前画素出力の電荷をリセットし、
次の画素出力を読み出すようにしている。
【００２６】容量素子８の容量値をＣH 、信号出力線７
の寄生容量をＣP 、画素の信号出力をＶS とすると、出
力ＶOUT は次式（２）で表される。 ＶOUT ＝ＣH ／（ＣH ＋ＣP ）・ＶS ・・・・・（２）
の寄生容量をＣP 、画素の信号出力をＶS とすると、出
力ＶOUT は次式（２）で表される。 ＶOUT ＝ＣH ／（ＣH ＋ＣP ）・ＶS ・・・・・（２）
【００２７】したがって、出力のゲインは容量素子８の
容量値ＣH にのみ依存するため、この実施例における読
み出しでは、バイアス電流を変化させて各画素の周波数
帯域を変化させても、ゲインが一定の出力を得ることが
できる。
容量値ＣH にのみ依存するため、この実施例における読
み出しでは、バイアス電流を変化させて各画素の周波数
帯域を変化させても、ゲインが一定の出力を得ることが
できる。
【００２８】次に、バイアス回路について説明する。図
３は、バイアス回路の構成例を示す概念図で、このバイ
アス回路は、３種類の電流源41，42，43と、該電流源4
1，42，43をノード44に接続するための、制御信号
Ｄ0 ，Ｄ1 ，Ｄ2 で制御される３個のスイッチング素子
45，46，47と、電流値ＩBOに対応した電圧を発生する、
ゲート・ドレインが共通に接続されたｐ型ＭＯＳトラン
ジスタ48とで構成されている。
３は、バイアス回路の構成例を示す概念図で、このバイ
アス回路は、３種類の電流源41，42，43と、該電流源4
1，42，43をノード44に接続するための、制御信号
Ｄ0 ，Ｄ1 ，Ｄ2 で制御される３個のスイッチング素子
45，46，47と、電流値ＩBOに対応した電圧を発生する、
ゲート・ドレインが共通に接続されたｐ型ＭＯＳトラン
ジスタ48とで構成されている。
【００２９】このように構成されたバイアス回路におい
て、電流源41，42，43の電流値Ｉ0，Ｉ1 ，Ｉ2 を、Ｉ
0 ：Ｉ1 ：Ｉ2 ＝１：９：90と設定すれば、ｐ型ＭＯＳ
トランジスタ48の電流値ＩBOは、制御信号Ｄ0 ，Ｄ1 ，
Ｄ2 によるスイッチング素子45，46，47の切り換えによ
り、最小電流値からその100 倍まで切り換えを行うこと
ができる。バイアス回路の出力電圧ＶBIASは電流値ＩBO
によって変化し、それにより各画素内のバイアス電流Ｉ
BIASも100 倍まで変化させることができる。
て、電流源41，42，43の電流値Ｉ0，Ｉ1 ，Ｉ2 を、Ｉ
0 ：Ｉ1 ：Ｉ2 ＝１：９：90と設定すれば、ｐ型ＭＯＳ
トランジスタ48の電流値ＩBOは、制御信号Ｄ0 ，Ｄ1 ，
Ｄ2 によるスイッチング素子45，46，47の切り換えによ
り、最小電流値からその100 倍まで切り換えを行うこと
ができる。バイアス回路の出力電圧ＶBIASは電流値ＩBO
によって変化し、それにより各画素内のバイアス電流Ｉ
BIASも100 倍まで変化させることができる。
【００３０】図４は、図３の概念図で示したバイアス回
路を、ＭＯＳトランジスタで実現した具体的な構成例を
示す回路構成図である。図４において、ｎ型ＭＯＳトラ
ンジスタ51，52，53は、図３に示した電流源41，42，43
に対応するもので、各ｎ型ＭＯＳトランジスタ51，52，
53のゲートサイズ比Ｗ／Ｌの比を変えることにより、重
み付けの異なった３種類の電流源が実現できる。また図
３におけるスイッチング素子45，46，47は、ｐ型ＭＯＳ
トランジスタ55，56，57で実現されている。なお、58は
ｎ型ＭＯＳトランジスタ51，52，53とカレントミラー回
路を構成する基準電流回路である。
路を、ＭＯＳトランジスタで実現した具体的な構成例を
示す回路構成図である。図４において、ｎ型ＭＯＳトラ
ンジスタ51，52，53は、図３に示した電流源41，42，43
に対応するもので、各ｎ型ＭＯＳトランジスタ51，52，
53のゲートサイズ比Ｗ／Ｌの比を変えることにより、重
み付けの異なった３種類の電流源が実現できる。また図
３におけるスイッチング素子45，46，47は、ｐ型ＭＯＳ
トランジスタ55，56，57で実現されている。なお、58は
ｎ型ＭＯＳトランジスタ51，52，53とカレントミラー回
路を構成する基準電流回路である。
【００３１】上記構成のバイアス回路において、制御信
号Ｄ0 ，Ｄ1 ，Ｄ2 によりバイアス出力電圧ＶBIASを制
御することができ、これにより画素内のバイアス電流Ｉ
BIASを変えることが可能である。図３，４に示した構成
例では、電流源を３種類設けたものを示したが、これは
被写体の明るさの範囲及びバイアス電流の設定のステッ
プ等に応じて、電流源の電流値の比及び個数は適切に設
定すればよい。
号Ｄ0 ，Ｄ1 ，Ｄ2 によりバイアス出力電圧ＶBIASを制
御することができ、これにより画素内のバイアス電流Ｉ
BIASを変えることが可能である。図３，４に示した構成
例では、電流源を３種類設けたものを示したが、これは
被写体の明るさの範囲及びバイアス電流の設定のステッ
プ等に応じて、電流源の電流値の比及び個数は適切に設
定すればよい。
【００３２】上記実施例においては、暗い被写体に対し
ては帯域を狭くして雑音電圧を小さくすると共に、明る
い被写体に対しては帯域を広くすることにより、画素の
追従性を良好にし、広いダイナミックレンジを確保でき
るようにする周波数帯域変更手段を備えたラインセンサ
を示したが、次にラインセンサ面上の明るさを判断する
手段を備えた実施例について説明する。
ては帯域を狭くして雑音電圧を小さくすると共に、明る
い被写体に対しては帯域を広くすることにより、画素の
追従性を良好にし、広いダイナミックレンジを確保でき
るようにする周波数帯域変更手段を備えたラインセンサ
を示したが、次にラインセンサ面上の明るさを判断する
手段を備えた実施例について説明する。
【００３３】図５は、画素内の蓄積電荷の状態を知るた
めのモニター手段を設けたラインセンサの実施例を示す
回路構成図である。このラインセンサは、各基本画素61
-1，・・・ 61-nをｎ画素配置した構成をとり、基本的には
図１に示した実施例において説明した動作と同じ動作を
する。図１に示した実施例と異なる点は、各画素内にモ
ニター用のソースフォロアとして動作するｎ型ＭＯＳト
ランジスタ62を設けた点で、このモニター用ｎ型ＭＯＳ
トランジスタ62のゲートは、画素内のソース接地型増幅
回路の出力部に接続され、ドレインには電源電圧ＶDDが
印加され、ソースは各画素共通にソースライン63に接続
されて、電流源として動作するバイアス用ｎ型ＭＯＳト
ランジスタ64のドレインに接続されている。またソース
ライン63は、更に、一方の入力端が基準電圧Ｖref に接
続されているコンパレータ65の他方の入力端に接続され
ている。そして、各画素の出力部にゲートが接続された
前記モニター用ｎ型ＭＯＳトランジスタ62、及びバイア
ス用ｎ型ＭＯＳトランジスタ64は、ピーク検出回路の構
成となっており、ソースライン63の電圧ＶM は、画素の
出力電圧のピーク値を示すようになっている。
めのモニター手段を設けたラインセンサの実施例を示す
回路構成図である。このラインセンサは、各基本画素61
-1，・・・ 61-nをｎ画素配置した構成をとり、基本的には
図１に示した実施例において説明した動作と同じ動作を
する。図１に示した実施例と異なる点は、各画素内にモ
ニター用のソースフォロアとして動作するｎ型ＭＯＳト
ランジスタ62を設けた点で、このモニター用ｎ型ＭＯＳ
トランジスタ62のゲートは、画素内のソース接地型増幅
回路の出力部に接続され、ドレインには電源電圧ＶDDが
印加され、ソースは各画素共通にソースライン63に接続
されて、電流源として動作するバイアス用ｎ型ＭＯＳト
ランジスタ64のドレインに接続されている。またソース
ライン63は、更に、一方の入力端が基準電圧Ｖref に接
続されているコンパレータ65の他方の入力端に接続され
ている。そして、各画素の出力部にゲートが接続された
前記モニター用ｎ型ＭＯＳトランジスタ62、及びバイア
ス用ｎ型ＭＯＳトランジスタ64は、ピーク検出回路の構
成となっており、ソースライン63の電圧ＶM は、画素の
出力電圧のピーク値を示すようになっている。
【００３４】上記のように構成したピーク値検出機能を
有するラインセンサにおいては、更に次のような手段を
設けることにより、センサ面上の明るさを検出し、バイ
アス電流ＩBIASを制御できるようになっている。すなわ
ち、図５に示すように、リセットパルスφR でリセット
され、画素の積分開始と共に動作し、コンパレータ65が
“Ｌ”レベルから“Ｈ”レベルに反転する時点、すなわ
ち画素出力電圧のピーク値ＶM が基準電圧Ｖref を超え
た時点に、カウントを終了するカウンタ66を設け、該カ
ウンタ66の値に応じて制御回路67により、バイアス回路
35を制御してバイアス電流ＩBIASを制御するようになっ
ている。
有するラインセンサにおいては、更に次のような手段を
設けることにより、センサ面上の明るさを検出し、バイ
アス電流ＩBIASを制御できるようになっている。すなわ
ち、図５に示すように、リセットパルスφR でリセット
され、画素の積分開始と共に動作し、コンパレータ65が
“Ｌ”レベルから“Ｈ”レベルに反転する時点、すなわ
ち画素出力電圧のピーク値ＶM が基準電圧Ｖref を超え
た時点に、カウントを終了するカウンタ66を設け、該カ
ウンタ66の値に応じて制御回路67により、バイアス回路
35を制御してバイアス電流ＩBIASを制御するようになっ
ている。
【００３５】このように構成されたラインセンサは、次
のように動作が行われる。まずバイアス回路35によるバ
イアス電流ＩBIASの設定は、最小にして積分動作を行
う。このとき、センサ面が明るければ、コンパレータ65
が反転するまでの時間は短く、センサ面が暗ければ、反
転するまでの時間は長くなる。したがって、コンパレー
タ65の反転までの時間が基準となる時間より長い場合
は、そのまま積分動作を行い、一定積分時間経過後、積
分を終了し読み出しを行う。この積分時間の制御は、カ
ウンタ66の値をもとに行えば、効率よく行うことができ
る。
のように動作が行われる。まずバイアス回路35によるバ
イアス電流ＩBIASの設定は、最小にして積分動作を行
う。このとき、センサ面が明るければ、コンパレータ65
が反転するまでの時間は短く、センサ面が暗ければ、反
転するまでの時間は長くなる。したがって、コンパレー
タ65の反転までの時間が基準となる時間より長い場合
は、そのまま積分動作を行い、一定積分時間経過後、積
分を終了し読み出しを行う。この積分時間の制御は、カ
ウンタ66の値をもとに行えば、効率よく行うことができ
る。
【００３６】またコンパレータ65の反転までの時間が基
準時間より短い場合は、制御回路67により、バイアス回
路35をバイアス電流が大きくなるように設定して、再び
リセット動作を行い、再度積分動作を行う。
準時間より短い場合は、制御回路67により、バイアス回
路35をバイアス電流が大きくなるように設定して、再び
リセット動作を行い、再度積分動作を行う。
【００３７】バイアス回路35におけるバイアスの設定が
２つの場合は、以上の動作でバイアス電流の切り換えが
行われる。また、バイアス回路35における設定が３つ以
上の場合は、積分開始からコンパレータ65が反転するま
での基準時間を、その設定に対応して設ければよい。そ
して、バイアス電流の小さい方から順次切り換えながら
積分を行うようにすればよい。
２つの場合は、以上の動作でバイアス電流の切り換えが
行われる。また、バイアス回路35における設定が３つ以
上の場合は、積分開始からコンパレータ65が反転するま
での基準時間を、その設定に対応して設ければよい。そ
して、バイアス電流の小さい方から順次切り換えながら
積分を行うようにすればよい。
【００３８】このような動作を行えば、センサ面上が暗
い場合、すなわち長い積分時間に対しては、１回の積分
動作で済み、明るい場合は、複数回の積分を行っても、
１回あたりの積分時間は短くて済むため、画素信号を読
み取るまでの時間を効率よく使用することができる。
い場合、すなわち長い積分時間に対しては、１回の積分
動作で済み、明るい場合は、複数回の積分を行っても、
１回あたりの積分時間は短くて済むため、画素信号を読
み取るまでの時間を効率よく使用することができる。
【００３９】図５に示した実施例におけるコンパレータ
65，カウンタ66，制御回路67は、画素と同一チップ上に
配置構成してもよいし、また外部回路として構成しても
よい。
65，カウンタ66，制御回路67は、画素と同一チップ上に
配置構成してもよいし、また外部回路として構成しても
よい。
【００４０】次に、センサ面上の明るさを検知する他の
手段を用いた実施例を図６を用いて説明する。この実施
例は、図１に示した実施例に、モニター用のフォトダイ
オードを設けた構成のものである。図において、フォト
ダイオードアレイ71を構成する各フォトダイオードは、
図１に示した実施例のフォトダイオード１に相当し、そ
の次段のアンプ72は、画素内の増幅回路を表している。
このような構成のラインセンサに対して、フォトダイオ
ードアレイ71の近傍に、モニター用フォトダイオード73
を配置し、該フォトダイオード73の出力を対数圧縮型の
電流検出回路74により電圧出力とし、制御回路67に入力
するように構成されている。
手段を用いた実施例を図６を用いて説明する。この実施
例は、図１に示した実施例に、モニター用のフォトダイ
オードを設けた構成のものである。図において、フォト
ダイオードアレイ71を構成する各フォトダイオードは、
図１に示した実施例のフォトダイオード１に相当し、そ
の次段のアンプ72は、画素内の増幅回路を表している。
このような構成のラインセンサに対して、フォトダイオ
ードアレイ71の近傍に、モニター用フォトダイオード73
を配置し、該フォトダイオード73の出力を対数圧縮型の
電流検出回路74により電圧出力とし、制御回路67に入力
するように構成されている。
【００４１】このようなモニター用のフォトダイオード
73を、フォトダイオードアレイ71の近傍に配置すること
により、電流検出回路74の出力電圧でセンサ面上の明る
さを検出することができる。したがって電流検出回路74
の出力電圧に応じて、制御回路67によりバイアス回路35
を介してバイアス電流を設定することにより、センサ面
の明るさに応じたバイアス電流の設定が可能となる。
73を、フォトダイオードアレイ71の近傍に配置すること
により、電流検出回路74の出力電圧でセンサ面上の明る
さを検出することができる。したがって電流検出回路74
の出力電圧に応じて、制御回路67によりバイアス回路35
を介してバイアス電流を設定することにより、センサ面
の明るさに応じたバイアス電流の設定が可能となる。
【００４２】図６に示した実施例においては、モニター
用フォトダイオード73と画素群を構成するフォトダイオ
ードアレイ71とにおいて、極端に明るさが異なるような
光学系を用いる場合は、誤差が大きくなり実用できな
い。図７は、センサ面上の明るさを検出できるようにし
た他の実施例を示す回路構成図である。図７に示す実施
例において、図６に示した実施例と異なる点は、図６に
示した実施例ではモニター用のフォトダイオード73を設
けて光を検出していたのに対し、この実施例は、各画素
を構成するフォトダイオードアレイ71の基板側又はウェ
ル側に流れる光電流により、明るさを検出するように構
成している点である。この実施例による構成では、光電
流の向きが図６に示した実施例とは逆の向きとなり、電
流検出回路74においては負の電位が発生するが、動作
は、図６に示した実施例において説明したのと同様に、
電流検出回路74の出力電圧によりセンサ面上の明るさを
判定して、バイアス電流値の設定が行われる。
用フォトダイオード73と画素群を構成するフォトダイオ
ードアレイ71とにおいて、極端に明るさが異なるような
光学系を用いる場合は、誤差が大きくなり実用できな
い。図７は、センサ面上の明るさを検出できるようにし
た他の実施例を示す回路構成図である。図７に示す実施
例において、図６に示した実施例と異なる点は、図６に
示した実施例ではモニター用のフォトダイオード73を設
けて光を検出していたのに対し、この実施例は、各画素
を構成するフォトダイオードアレイ71の基板側又はウェ
ル側に流れる光電流により、明るさを検出するように構
成している点である。この実施例による構成では、光電
流の向きが図６に示した実施例とは逆の向きとなり、電
流検出回路74においては負の電位が発生するが、動作
は、図６に示した実施例において説明したのと同様に、
電流検出回路74の出力電圧によりセンサ面上の明るさを
判定して、バイアス電流値の設定が行われる。
【００４３】以上述べたように、種々の手段により、セ
ンサ面上の明るさを検出することにより、センサ面上の
明るさに応じたバイアス電流の設定を行うことができ
る。
ンサ面上の明るさを検出することにより、センサ面上の
明るさに応じたバイアス電流の設定を行うことができ
る。
【００４４】以上述べた各実施例においては、センサ面
上の明るさに対応して画素の周波数帯域を変える手段と
して、各画素内のバイアス電流を変えて行う構成のもの
を示したが、各画素の周波数帯域は、前述のように負荷
容量素子８の容量値を変えても、変化させることができ
るため、バイアス電流は一定にしておき、負荷容量素子
８の容量値を切り換える手段を用いてもよい。しかし、
この画素構成における信号読み出し方式において、直接
容量値の切り換えにより周波数帯域を変えるとゲインも
変わるため、これを防ぐには、各画素の構成を、図８に
示すように、バッファとして動作するソースフォロア回
路を介して出力するように構成すればよい。
上の明るさに対応して画素の周波数帯域を変える手段と
して、各画素内のバイアス電流を変えて行う構成のもの
を示したが、各画素の周波数帯域は、前述のように負荷
容量素子８の容量値を変えても、変化させることができ
るため、バイアス電流は一定にしておき、負荷容量素子
８の容量値を切り換える手段を用いてもよい。しかし、
この画素構成における信号読み出し方式において、直接
容量値の切り換えにより周波数帯域を変えるとゲインも
変わるため、これを防ぐには、各画素の構成を、図８に
示すように、バッファとして動作するソースフォロア回
路を介して出力するように構成すればよい。
【００４５】図８において、ｎ型ＭＯＳトランジスタ81
はソースフォロアとして動作するものであり、画素出力
はこのｎ型ＭＯＳトランジスタ81を介して信号出力線７
に出力される。また82，83は容量値の切り換えを行うた
めのスイッチング用ｎ型ＭＯＳトランジスタ及び容量素
子であり、ｎ型ＭＯＳトランジスタ82のゲートに印加す
るパルスφC を“Ｈ”レベルとすると、容量素子83が付
加されて周波数帯域は狭くなり、φC ＝“Ｌ”とすると
周波数帯域は広くなる。以上のような画素構成を用いる
ことにより、負荷容量素子の容量値の切り換えにより周
波数帯域を変えても、ゲインには影響を与えない。
はソースフォロアとして動作するものであり、画素出力
はこのｎ型ＭＯＳトランジスタ81を介して信号出力線７
に出力される。また82，83は容量値の切り換えを行うた
めのスイッチング用ｎ型ＭＯＳトランジスタ及び容量素
子であり、ｎ型ＭＯＳトランジスタ82のゲートに印加す
るパルスφC を“Ｈ”レベルとすると、容量素子83が付
加されて周波数帯域は狭くなり、φC ＝“Ｌ”とすると
周波数帯域は広くなる。以上のような画素構成を用いる
ことにより、負荷容量素子の容量値の切り換えにより周
波数帯域を変えても、ゲインには影響を与えない。
【００４６】次に、図15に示した従来のＦＰＮ抑圧回路
を備えた画素構成、すなわち２段構成の増幅回路を有す
る画素構成に、本発明を適用した実施例を、図15を利用
して説明する。この場合も、前記各実施例と同様に、バ
イアス電流を切り換える手段と、負荷容量値の切り換え
手段のいずれかを用いればよい。
を備えた画素構成、すなわち２段構成の増幅回路を有す
る画素構成に、本発明を適用した実施例を、図15を利用
して説明する。この場合も、前記各実施例と同様に、バ
イアス電流を切り換える手段と、負荷容量値の切り換え
手段のいずれかを用いればよい。
【００４７】まず、バイアス電流の切り換えによる手段
を適用した場合について説明する。この場合は、図15に
示されている画素Ｓのｐ型ＭＯＳトランジスタ４のゲー
トに印加される電圧ＶBIAS1 を制御することにより実現
でき、その制御は前記各実施例と全く同様な手段で行う
ことができる。なお、この際、図15において示されてい
る反転増幅回路を構成するｎ型ＭＯＳトランジスタ17，
20の各ゲートに印加する電圧ＶBIAS2 は、常に一定値に
保持しておいてよい。またセンサ面の明るさを検出する
手段としても、図５の実施例で示したモニター用のソー
スフォロアとして動作するｎ型ＭＯＳトランジスタ62を
各画素に設ける手段、図６の実施例で示したフォトダイ
オードアレイの近傍にモニター用フォトダイオード73を
設ける手段、図７の実施例で示した各画素を構成するフ
ォトダイオードアレイの基板又はウェル側に流れる電流
を検出する手段を、同様に用いることができる。
を適用した場合について説明する。この場合は、図15に
示されている画素Ｓのｐ型ＭＯＳトランジスタ４のゲー
トに印加される電圧ＶBIAS1 を制御することにより実現
でき、その制御は前記各実施例と全く同様な手段で行う
ことができる。なお、この際、図15において示されてい
る反転増幅回路を構成するｎ型ＭＯＳトランジスタ17，
20の各ゲートに印加する電圧ＶBIAS2 は、常に一定値に
保持しておいてよい。またセンサ面の明るさを検出する
手段としても、図５の実施例で示したモニター用のソー
スフォロアとして動作するｎ型ＭＯＳトランジスタ62を
各画素に設ける手段、図６の実施例で示したフォトダイ
オードアレイの近傍にモニター用フォトダイオード73を
設ける手段、図７の実施例で示した各画素を構成するフ
ォトダイオードアレイの基板又はウェル側に流れる電流
を検出する手段を、同様に用いることができる。
【００４８】次に、負荷容量素子の容量値の切り換えに
より周波数帯域を変える手段について説明する。この場
合、図９に示すように、図８に示した実施例と同様に、
入力容量素子11の入力部に容量値の切り換えを行うため
のスイッチング用ｎ型ＭＯＳトランジスタ82及び容量素
子83を設けて、感度を変えずに帯域を切り換えるように
構成することもできるが、意図的に周波数帯域を切り換
えると同時に、感度を切り換える方が、次に説明するよ
うに効率がよい。
より周波数帯域を変える手段について説明する。この場
合、図９に示すように、図８に示した実施例と同様に、
入力容量素子11の入力部に容量値の切り換えを行うため
のスイッチング用ｎ型ＭＯＳトランジスタ82及び容量素
子83を設けて、感度を変えずに帯域を切り換えるように
構成することもできるが、意図的に周波数帯域を切り換
えると同時に、感度を切り換える方が、次に説明するよ
うに効率がよい。
【００４９】すなわち、センサ面が明るいときは、積分
時間が短くなるため、感度が高いと積分時間制御を行う
ため制御回路の応答速度を速めなければならない。した
がって、センサ面が明るいときは感度が低い方がよい。
またセンサ面が暗い場合は、感度が低いと、一定信号出
力レベルを得るためには、積分時間が非常に長くなるた
め、なるべく感度は高くしたい。これを周波数帯域との
関係で考えると、帯域を広くするときは感度を低く、帯
域を狭くするときは感度を高くすればよい。
時間が短くなるため、感度が高いと積分時間制御を行う
ため制御回路の応答速度を速めなければならない。した
がって、センサ面が明るいときは感度が低い方がよい。
またセンサ面が暗い場合は、感度が低いと、一定信号出
力レベルを得るためには、積分時間が非常に長くなるた
め、なるべく感度は高くしたい。これを周波数帯域との
関係で考えると、帯域を広くするときは感度を低く、帯
域を狭くするときは感度を高くすればよい。
【００５０】図10に、以上述べた動作を実現するように
構成した実施例を示す。この実施例は、図15に示した従
来の構成において、帯域及び感度を切り換えるための容
量素子85（容量値Ｃ3 ）とスイッチング用ｐ型ＭＯＳト
ランジスタ86を、入力容量素子11（容量値Ｃ1 ）に並列
に接続したものである。
構成した実施例を示す。この実施例は、図15に示した従
来の構成において、帯域及び感度を切り換えるための容
量素子85（容量値Ｃ3 ）とスイッチング用ｐ型ＭＯＳト
ランジスタ86を、入力容量素子11（容量値Ｃ1 ）に並列
に接続したものである。
【００５１】このように構成した実施例において、ｐ型
ＭＯＳトランジスタ86のゲート印加パルスφC を“Ｌ”
レベルとし、ｐ型ＭＯＳトランジスタ86をＯＮしたと
き、ノード24の負荷容量値は（Ｃ1 ＋Ｃ3 ）となり、周
波数帯域は狭くなり、反転増幅回路及びｎ型ＭＯＳトラ
ンジスタ19，20で構成される２段目の増幅回路のゲイン
は、（Ｃ1 ＋Ｃ3 ）／Ｃ2 となり高くなる。またφC ＝
“Ｈ”としてｐ型ＭＯＳトランジスタ86をＯＦＦしたと
きは、帯域は広くなり、２段目の増幅回路のゲインはＣ
1 ／Ｃ2 となり低くなる。このように、この実施例によ
れば、帯域及び感度を効率よく切り換えることが可能と
なる。
ＭＯＳトランジスタ86のゲート印加パルスφC を“Ｌ”
レベルとし、ｐ型ＭＯＳトランジスタ86をＯＮしたと
き、ノード24の負荷容量値は（Ｃ1 ＋Ｃ3 ）となり、周
波数帯域は狭くなり、反転増幅回路及びｎ型ＭＯＳトラ
ンジスタ19，20で構成される２段目の増幅回路のゲイン
は、（Ｃ1 ＋Ｃ3 ）／Ｃ2 となり高くなる。またφC ＝
“Ｈ”としてｐ型ＭＯＳトランジスタ86をＯＦＦしたと
きは、帯域は広くなり、２段目の増幅回路のゲインはＣ
1 ／Ｃ2 となり低くなる。このように、この実施例によ
れば、帯域及び感度を効率よく切り換えることが可能と
なる。
【００５２】次に、図９，図10に示した実施例、及び図
15を用いて説明した実施例において、初段の画素Ｓの周
波数帯域を変えた場合、パルスφR 及びパルスφRCのタ
イミングを、どのように設定しなければならないかを、
図16に示したタイミングチャートを用いて説明する。図
16において、リセットパルスφR をＯＦＦ（“Ｈ”から
“Ｌ”）させてから、パルスφRCをＯＦＦ（“Ｌ”から
“Ｈ”）するまでの期間Ｔ2 において、ノード24の電位
ＶP は徐々に上昇しているが、これはリセットパルスφ
R のＯＦＦにより、リセット用ｎ型ＭＯＳトランジスタ
５がＯＮからＯＦＦするときに発生するフィード・スル
ーによる電荷分が、容量素子３（容量値Ｃ0 ）に蓄積す
ることにより生じるものである。このフィード・スルー
によるノード24の電位ＶP の上昇が終わり、定常状態と
なった時点でパルスφRCを“Ｈ”レベルとするのが望ま
しい。
15を用いて説明した実施例において、初段の画素Ｓの周
波数帯域を変えた場合、パルスφR 及びパルスφRCのタ
イミングを、どのように設定しなければならないかを、
図16に示したタイミングチャートを用いて説明する。図
16において、リセットパルスφR をＯＦＦ（“Ｈ”から
“Ｌ”）させてから、パルスφRCをＯＦＦ（“Ｌ”から
“Ｈ”）するまでの期間Ｔ2 において、ノード24の電位
ＶP は徐々に上昇しているが、これはリセットパルスφ
R のＯＦＦにより、リセット用ｎ型ＭＯＳトランジスタ
５がＯＮからＯＦＦするときに発生するフィード・スル
ーによる電荷分が、容量素子３（容量値Ｃ0 ）に蓄積す
ることにより生じるものである。このフィード・スルー
によるノード24の電位ＶP の上昇が終わり、定常状態と
なった時点でパルスφRCを“Ｈ”レベルとするのが望ま
しい。
【００５３】しかしながら前述のように、画素の帯域を
明るさに応じて変えると、このフィード・スルーによる
電位上昇の立ち上がり時間も変わってしまう。つまり帯
域を広くすると、立ち上がり時間は短くなり、帯域を狭
くすると、立ち上がり時間は長くなる。したがって、期
間Ｔ2 は帯域を狭くした立ち上がり時間に合わせなけれ
ばならないが、期間Ｔ2 が長くなり過ぎると、センサ面
上が明るい場合、期間Ｔ2 中に初段の画素Ｓが飽和して
しまう。このため、期間Ｔ2 は画素の帯域に応じて可変
となった方が望ましく、更に望ましくは、画素の帯域に
連動しながら、簡単な構成でパルスφRCのタイミングが
得られる方がよい。
明るさに応じて変えると、このフィード・スルーによる
電位上昇の立ち上がり時間も変わってしまう。つまり帯
域を広くすると、立ち上がり時間は短くなり、帯域を狭
くすると、立ち上がり時間は長くなる。したがって、期
間Ｔ2 は帯域を狭くした立ち上がり時間に合わせなけれ
ばならないが、期間Ｔ2 が長くなり過ぎると、センサ面
上が明るい場合、期間Ｔ2 中に初段の画素Ｓが飽和して
しまう。このため、期間Ｔ2 は画素の帯域に応じて可変
となった方が望ましく、更に望ましくは、画素の帯域に
連動しながら、簡単な構成でパルスφRCのタイミングが
得られる方がよい。
【００５４】図11に、各画素の周波数帯域をバイアス電
流を切り換えて変える方式を用いて構成したときのパル
スφRCのタイミング発生回路を示し、図12に負荷容量素
子の容量値を切り換えて帯域を切り換える方式を用いて
構成したときのパルスφRCのタイミング発生回路を示
す。
流を切り換えて変える方式を用いて構成したときのパル
スφRCのタイミング発生回路を示し、図12に負荷容量素
子の容量値を切り換えて帯域を切り換える方式を用いて
構成したときのパルスφRCのタイミング発生回路を示
す。
【００５５】図11において、90は電流源として動作する
ｐ型ＭＯＳトランジスタで、ゲートをバイアス出力電圧
ＶBIAS1 に接続することにより、各画素のバイアス電流
に対応した電流が流れるように構成されている。91はリ
セットパルスφR で駆動されるｎ型ＭＯＳトランジス
タ、92は容量素子、93，94，95，96はインバータ回路で
ある。また図12に示すタイミング発生回路では、パルス
φC により制御されるｎ型ＭＯＳトランジスタ98と容量
素子97が追加されている。なおインバータ回路93〜96の
代わりに、入力の一端を基準電圧に接続したコンパレー
タを用いることができる。
ｐ型ＭＯＳトランジスタで、ゲートをバイアス出力電圧
ＶBIAS1 に接続することにより、各画素のバイアス電流
に対応した電流が流れるように構成されている。91はリ
セットパルスφR で駆動されるｎ型ＭＯＳトランジス
タ、92は容量素子、93，94，95，96はインバータ回路で
ある。また図12に示すタイミング発生回路では、パルス
φC により制御されるｎ型ＭＯＳトランジスタ98と容量
素子97が追加されている。なおインバータ回路93〜96の
代わりに、入力の一端を基準電圧に接続したコンパレー
タを用いることができる。
【００５６】次に、図13に示したタイミングチャートを
用いて、これらのタイミング発生回路の動作を説明す
る。リセットパルスφR が“Ｈ”レベルのとき、ｎ型Ｍ
ＯＳトランジスタ91はＯＮされているので、ノード100
はグランドレベルとなる。φR＝“Ｌ”となると、電流
源用ｐ型ＭＯＳトランジスタ90により、容量素子92（及
び97）が充電され、ノード100 の電位が上昇する。
用いて、これらのタイミング発生回路の動作を説明す
る。リセットパルスφR が“Ｈ”レベルのとき、ｎ型Ｍ
ＯＳトランジスタ91はＯＮされているので、ノード100
はグランドレベルとなる。φR＝“Ｌ”となると、電流
源用ｐ型ＭＯＳトランジスタ90により、容量素子92（及
び97）が充電され、ノード100 の電位が上昇する。
【００５７】図11に示したタイミング発生回路において
は、電流源用ｐ型ＭＯＳトランジスタ90の電流値は各画
素のバイアス電流に連動しているため、画素の帯域が広
いときは電流値は大きく、ノード100 の上昇の傾きも急
となり、逆に画素の帯域が狭いと電流値は小さく、傾き
は緩やかになる。また図12に示したタイミング発生回路
では、画素の帯域が狭いときはパルスφC を“Ｈ”レベ
ルとし、帯域が広いときはパルスφC を“Ｌ”レベルと
することによって、同様の効果が得られる。
は、電流源用ｐ型ＭＯＳトランジスタ90の電流値は各画
素のバイアス電流に連動しているため、画素の帯域が広
いときは電流値は大きく、ノード100 の上昇の傾きも急
となり、逆に画素の帯域が狭いと電流値は小さく、傾き
は緩やかになる。また図12に示したタイミング発生回路
では、画素の帯域が狭いときはパルスφC を“Ｈ”レベ
ルとし、帯域が広いときはパルスφC を“Ｌ”レベルと
することによって、同様の効果が得られる。
【００５８】したがって、帯域が広いときは、リセット
パルスφR の立ち下がりからパルスφRCの立ち上がりま
では短くなり、逆に帯域が狭いときは、リセットパルス
φRの立ち下がりからパルスφRCの立ち上がりまでは長
くなる。つまり、画素の周波数帯域に応じて、パルスφ
RCの立ち上がりを変えることができる。
パルスφR の立ち下がりからパルスφRCの立ち上がりま
では短くなり、逆に帯域が狭いときは、リセットパルス
φRの立ち下がりからパルスφRCの立ち上がりまでは長
くなる。つまり、画素の周波数帯域に応じて、パルスφ
RCの立ち上がりを変えることができる。
【００５９】図11に示したタイミング発生回路では、電
流源用ｐ型ＭＯＳトランジスタ90のバイアス電流は、画
素のバイアス電流にそのまま追従する。また図12に示し
たタイミング発生回路では、容量素子92と97の容量値の
比を、画素内で帯域を切り換えを行うための容量値の比
に合わせることにより、同様に追従させることができ
る。このようにして、画素の周波数帯域に応じて、パル
スφRCのタイミングを形成することができる。
流源用ｐ型ＭＯＳトランジスタ90のバイアス電流は、画
素のバイアス電流にそのまま追従する。また図12に示し
たタイミング発生回路では、容量素子92と97の容量値の
比を、画素内で帯域を切り換えを行うための容量値の比
に合わせることにより、同様に追従させることができ
る。このようにして、画素の周波数帯域に応じて、パル
スφRCのタイミングを形成することができる。
【００６０】上記図11，図12に示したタイミング発生回
路を用いることにより、図９及び図10に示した実施例、
並びに図15に示した従来例を用いて説明した実施例のよ
うに、増幅回路が２段構成となっている画素構成を用い
たセンサにおいても、広い明るさの範囲において、セン
サ面上の明るさに対応して、画素内の周波数帯域を変え
ることによって、Ｓ／Ｎを改善することが可能である。
路を用いることにより、図９及び図10に示した実施例、
並びに図15に示した従来例を用いて説明した実施例のよ
うに、増幅回路が２段構成となっている画素構成を用い
たセンサにおいても、広い明るさの範囲において、セン
サ面上の明るさに対応して、画素内の周波数帯域を変え
ることによって、Ｓ／Ｎを改善することが可能である。
【００６１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、被写体の明るさに応じて画素の周波数
帯域を変えるように構成したので、広いダイナミックレ
ンジを保持させながら、画素内の増幅手段で発生する雑
音を最小限に抑え、高Ｓ／Ｎを得ることができる。
本発明によれば、被写体の明るさに応じて画素の周波数
帯域を変えるように構成したので、広いダイナミックレ
ンジを保持させながら、画素内の増幅手段で発生する雑
音を最小限に抑え、高Ｓ／Ｎを得ることができる。
【図１】本発明に係る固体撮像装置の実施例を示す回路
構成図である。
構成図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】図１に示した実施例のバイアス回路の構成例を
示す概念図である。
示す概念図である。
【図４】図３に示したバイアス回路の具体的な構成を示
す回路構成図である。
す回路構成図である。
【図５】センサ面上の明るさを検知する手段を備えた実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図６】センサ面上の明るさを検知する手段を備えた他
の実施例を示す回路構成図である。
の実施例を示す回路構成図である。
【図７】センサ面上の明るさを検知する手段を備えた更
に他の実施例を示す回路構成図である。
に他の実施例を示す回路構成図である。
【図８】本発明の他の実施例の一画素部分を示す図であ
る。
る。
【図９】ＦＰＮ抑圧回路をもつ画素を有する固体撮像装
置に本発明を適用した実施例の一画素部分を示す回路構
成図である。
置に本発明を適用した実施例の一画素部分を示す回路構
成図である。
【図10】ＦＰＮ抑圧回路をもつ画素を有する固体撮像装
置に本発明を適用した他の実施例の一画素部分を示す回
路構成図である。
置に本発明を適用した他の実施例の一画素部分を示す回
路構成図である。
【図11】図９及び図10に示した実施例に用いるタイミン
グ発生回路の構成例を示す図である。
グ発生回路の構成例を示す図である。
【図12】図９及び図10に示した実施例に用いるタイミン
グ発生回路の他の構成例を示す図である。
グ発生回路の他の構成例を示す図である。
【図13】図11及び図12に示したタイミング発生回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図14】従来の増幅機能を有する画素構成の一例を示す
回路構成図である。
回路構成図である。
【図15】従来のＦＰＮ抑圧回路をもつ画素構成の一例を
示す回路構成図である。
示す回路構成図である。
【図16】図15に示した構成例を説明するためのタイミン
グチャートである。
グチャートである。
【図17】図15に示した構成例の積分動作時の等価回路を
示す図である。
示す図である。
１ フォトダイオード ２ ｎ型ＭＯＳトランジスタ ３ 容量素子 ４ ｐ型ＭＯＳトランジスタ ５ リセット用ｎ型ＭＯＳトランジスタ ６ 選択用ｎ型ＭＯＳトランジスタ ７ 信号出力線 ８ 負荷容量素子 ９ サンプルホールド用ｎ型ＭＯＳトランジスタ 11 入力容量素子 31-1，・・・ 31-n 画素 32 信号出力線リセット用ｎ型ＭＯＳトランジスタ 33 バッファ 34 シフトレジスタ 35 バイアス回路
Claims (17)
- 【請求項１】 フォトダイオードと、該フォトダイオー
ドで発生した電荷を蓄積する手段と、蓄積された光電荷
を排出するリセット手段と、蓄積された光電荷に対応し
た増幅出力を出力する増幅手段とを有する単位画素を複
数個配列したセンサアレイを備えた固体撮像装置におい
て、前記単位画素のフォトダイオードに入射する光量に
対応して、前記増幅手段の周波数帯域を変える手段を備
えていることを特徴とする固体撮像装置。 - 【請求項２】 前記増幅手段の周波数帯域を変える手段
は、前記単位画素のフォトダイオードに入射する光量を
検出する手段と、該光量検出手段による検出信号に基づ
いて前記増幅手段の周波数帯域を変える帯域変更部とで
構成されていることを特徴とする請求項１記載の固体撮
像装置。 - 【請求項３】 前記帯域変更部は、前記増幅手段に供給
されるバイアス電流を変える手段で構成されていること
を特徴とする請求項２記載の固体撮像装置。 - 【請求項４】 前記帯域変更部は、前記増幅手段の出力
部に接続された負荷容量素子の容量値を変える手段で構
成されていることを特徴とする請求項２記載の固体撮像
装置。 - 【請求項５】 前記入射光量検出手段は、前記センサア
レイの近傍に設けたモニター用フォトダイオードと、該
モニター用フォトダイオードで発生する光電流値を検出
する回路とで構成し、積分開始時における光電流値に基
づいて周波数帯域を設定するように構成したことを特徴
とする請求項２，３，４のいずれか１項に記載の固体撮
像装置。 - 【請求項６】 前記入射光量検出手段は、前記センサア
レイを構成する単位画素の各フォトダイオードの共通化
された基板又はウェルに流れる電流値を検出する回路で
構成し、積分開始時における光電流値に基づいて周波数
帯域を設定するように構成したことを特徴とする請求項
２，３，４のいずれか１項に記載の固体撮像装置。 - 【請求項７】 前記入射光量検出手段は、前記センサア
レイの増幅出力のピーク値を検出する手段と、ピーク値
検出手段による検出信号と基準値とを比較する比較手段
と、画素のリセット後積分開始時から前記比較手段の出
力反転時までの時間をカウントする手段と、該カウント
手段の出力信号に応じて周波数帯域の設定を制御する制
御部とで構成されていることを特徴とする請求項２，
３，４のいずれか１項に記載の固体撮像装置。 - 【請求項８】 フォトダイオードと該フォトダイオード
で発生した電荷を蓄積する手段と蓄積された光電荷を排
出する第１のリセット手段と蓄積された光電荷に対応し
た増幅出力を出力する第１の増幅手段とからなる画素
と、該画素の出力部に第１の容量素子を介して接続され
た反転増幅回路と該反転増幅回路の入出力間の帰還系に
接続された第２の容量素子と第１の容量素子のクランプ
動作及び第２の容量素子のリセットを行うための１つ又
は複数のスイッチング手段とからなる第２の増幅手段と
で単位セルを構成し、該単位セルを複数個配列したセン
サアレイを備えた固体撮像装置において、前記単位画素
のフォトダイオードに入射する光量に対応して前記第１
の増幅手段の周波数帯域を変える手段を備えていること
を特徴とする固体撮像装置。 - 【請求項９】 前記第１の増幅手段の周波数帯域を変え
る手段は、前記画素のフォトダイオードに入射する光量
を検出する手段と、該光量検出手段による検出信号に基
づいて前記第１の増幅手段の周波数帯域を変える帯域変
更部とで構成されていることを特徴とする請求項８記載
の固体撮像装置。 - 【請求項10】 前記帯域変更部は、前記画素の出力部に
接続された第１の容量素子の容量値を変える手段で構成
され、前記第１の増幅手段の周波数帯域の変更に応じて
前記第２の増幅手段のゲインも変更されるように構成さ
れていることを特徴とする請求項９記載の固体撮像装
置。 - 【請求項11】 前記帯域変更部は、前記第１の増幅手段
に供給されるバイアス電流を変える手段で構成されてい
ることを特徴とする請求項９記載の固体撮像装置。 - 【請求項12】 前記画素の第１のリセット手段を解除し
てから、前記第２の増幅手段の第１の容量素子のクラン
プ動作及び第２の容量素子のリセットを行うためのスイ
ッチング手段を解除するまでの期間を、前記第１の増幅
手段の周波数帯域の設定に対応して変えるタイミング設
定手段を備えていることを特徴とする請求項８〜11のい
ずれか１項に記載の固体撮像装置。 - 【請求項13】 前記タイミング設定手段は、容量素子
と、該容量素子を充電する電流源と、前記容量素子の両
端に接続され前記第１のリセット手段と同期して駆動さ
れるスイッチング手段と、前記電流源と容量素子の接続
点に入力部が接続されたインバータ又はコンパレータか
らなる立ち下がりエッジを遅延する回路とで構成され、
前記容量素子の容量値を前記第１の増幅手段の周波数帯
域の設定に対応して変えるようにしたことを特徴とする
請求項12記載の固体撮像装置。 - 【請求項14】 前記タイミング設定手段は、容量素子
と、該容量素子を充電する電流源と、前記容量素子の両
端に接続され前記第１のリセット手段と同期して駆動さ
れるスイッチング手段と、前記電流源と容量素子の接続
点に入力部が接続されたインバータ又はコンパレータか
らなる立ち下がりエッジを遅延する回路とで構成され、
前記電流源の電流値を前記第１の増幅手段の周波数帯域
の設定に対応して変えるようにしたことを特徴とする請
求項12記載の固体撮像装置。 - 【請求項15】 前記入射光量検出手段は、前記センサア
レイの近傍に設けたモニター用フォトダイオードと、該
モニター用フォトダイオードで発生する光電流値を検出
する回路とで構成し、積分開始時における光電流値に基
づいて周波数帯域を設定するように構成したことを特徴
とする請求項９〜14のいずれか１項に記載の固体撮像装
置。 - 【請求項16】 前記入射光量検出手段は、前記センサア
レイを構成する各画素の各フォトダイオードの共通化さ
れた基板又はウェルに流れる電流値を検出する回路で構
成し、積分開始時における光電流値に基づいて周波数帯
域を設定するように構成したことを特徴とする請求項９
〜14のいずれか１項に記載の固体撮像装置。 - 【請求項17】 前記入射光量検出手段は、前記センサア
レイの増幅出力のピーク値を検出する手段と、ピーク値
検出手段による検出信号と基準値とを比較する比較手段
と、画素のリセット後積分開始時から前記比較手段の出
力反転時までの時間をカウントする手段と、該カウント
手段の出力信号に応じて周波数帯域の設定を制御する制
御部とで構成されていることを特徴とする請求項９〜14
のいずれか１項に記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189199A (ja) | 1992-12-21 | 1992-12-21 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189199A (ja) | 1992-12-21 | 1992-12-21 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06189199A true JPH06189199A (ja) | 1994-07-08 |
Family
ID=18443554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Withdrawn JPH06189199A (ja) | 1992-12-21 | 1992-12-21 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06189199A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007629A1 (en) * | 1995-08-11 | 1997-02-27 | Kabushiki Kaisha Toshiba | Mos solid-state image pickup device |
| EP0845900A4 (en) * | 1995-08-11 | 1998-12-16 | Toshiba Kk | Image system, solid-state imaging device semiconductor integrated circuit, and differential output method used in the system |
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| JP2006186467A (ja) * | 2004-12-27 | 2006-07-13 | Sony Corp | 物理情報取得方法および物理情報取得装置 |
| WO2006126539A1 (ja) * | 2005-05-23 | 2006-11-30 | Hamamatsu Photonics K.K. | 光検出装置 |
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-
1992
- 1992-12-21 JP JP43A patent/JPH06189199A/ja not_active Withdrawn
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