JPH06189575A - 速度制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 制御目標の速度が変化しても速度ディスクリ
ミネータの出力が大きく変化せず、低速から高速まで安
定した速度制御が得られるようにすること。 【構成】 速度検知回路１１５から出力されるロータ１
１３の速度に比例したパルスと速度コントロール指令回
路１０１から出力される制御しようとする速度に合った
基本クロックとを同期化回路１０３で同期化する。２個
のカウンタ１０４，１０５は同期化回路１０３の出力に
より交互にカウント動作を行う。速度ディスクリミネー
タを構成する比較回路１０６はカウンタ１０４，１０５
の出力状態に応じて加速パルスまたは減速パルスを積分
回路１０７へ出力する。速度コントロール指令回路１０
１は制御しようとする速度に応じて、または比較回路１
０６の出力を積分した電圧のリプル電圧に応じて、カウ
ンタ１０４，１０５のカウンタ値を切換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は速度ディスクリミネータ
方式（速度弁別方式）でモータ等の速度制御をする速度
制御装置に関する。

【０００２】

【従来の技術】従来の速度ディスクリミネータ方式の速
度制御装置でも、速度検知手段から出力される速度に比
例したパルスの一周期の時間を計測するための基本クロ
ックと２個のカウンタを有していた。この２個のカウン
タは両方ともたとえば１０ｂｉｔカウンタで１０２４カ
ウント行うようにカウンタ値が設計され、目標とする速
度を変えた時でも１０ｂｉｔカウンタの１０２４カウン
ト値を変えないで、基本クロックの周波数のみを変えて
いた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来例では、制御しようとする速度が遅くなると
速度検知手段から出力される速度に比例したパルスの一
周期の時間は当然長くなり、そのためそのパルスをカウ
ントするための基本クロックの周波数も低下させなくて
はならなかった。

【０００４】基本クロックの周波数が落ちると、基本ク
ロックの１クロック当りの時間が長くなるため、速度デ
ィスクリミネータ（速度弁別器）の出力が粗くなってし
まう。これを避けるため、サーボゲインを周波数の高い
ところまで大きくすると、今度は速度ディスクリミネー
タの出力タイミングでモータの回転むらが生じるため、
サーボゲインを周波数の高いところまで上げることがで
きなかった。そのため、速度制御中に速度変動が生じて
も、従来ではサーボ系がその変化にすぐに応答すること
ができず、速度変動が生じてしまっていた。

【０００５】この速度変動をなくするため、速度ディス
クリミネータのカウンタ値を大きくして、基本クロック
の周波数を上げることも考えられる。しかしながら、速
度が早くなると基本クロックの周波数をそれに応じて高
くする必要が生じ、そのため構成部品が高価なものにな
ってしまうという問題がある。また、速度検知手段から
出力されるパルスの分周比を制御しようとする速度に応
じて切換えることも考えられている。しかしながら、こ
の分周比切換方式もせっかくの速度情報が欠落してしま
うため、適正な速度制御ができないという問題がある。

【０００６】本発明の目的は、上述の点に鑑みて、制御
しようとする速度が変化しても速度ディスクリミネータ
の出力が大きく変化せず、低速から高速まで安定した適
正な速度制御が行える速度制御装置を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、速度ディスクリミネータ方式で被制御対
象の速度制御を行う速度制御装置において、前記被制御
対象の速度を検知する速度検知手段と、該速度検知手段
から出力される速度に比例したパルスの一周期の時間を
計測するためと、制御しようとする目標速度に合った基
本クロックを発生するためのクロック発生手段と、前記
パルスと前記基本クロックの同期化により前記パルスの
一周期の時間に対応するパルスを出力する同期化手段
と、該同期化手段からの出力パルスにより交互にカウン
ト動作を行う２個のカウンタと、制御しようとする目標
速度に応じて前記２個のカウンタのカウンタ値を切換え
るカウンタ値切換手段とを具備したことを特徴とする。

【０００８】また、本発明は、前記カウンタ値切換手段
は前記目標速度が所定速度よりも速い時は前記２個のカ
ウンタのカウンタ値を小さく、また前記目標速度が前記
所定速度よりも遅い時は前記２個のカウンタのカウンタ
値を大きくする切換えを行うことを特徴とすることがで
きる。

【０００９】また、本発明は、前記カウンタ値切換手段
は、前記目標速度に応じて切換える代りに、前記２個の
カウンタの出力状態に応じて動作する速度ディスクリミ
ネータの出力を積分した電圧のリプル電圧に応じて前記
２個のカウンタのカウンタ値を切換えることを特徴とす
ることができる。

【００１０】また、本発明は、前記カウンタ値切換手段
は、前記リプル電極が一定値よりも小さいときは前記２
個のカウンタのカウンタ値を小さく、また前記リプル電
圧が前記一定値よりも大きいときは前記２個のカウンタ
のカウンタ値を大きくする切換えを行うことを特徴とす
ることができる。

【００１１】

【作用】本発明では、速度ディスクリミネータの２個の
カウンタのカウント値を、制御しようとする目標速度に
応じて、または速度ディスクリミネータの出力を積分し
た電圧のリプル電圧によって切換えるようにしたので、
基本クロックの周波数を大きく変えることなく速度制御
ができ、このため速度ディスクリミネータの出力は制御
しようとする速度が変化しても大きく変動しない。その
ため、本発明によれば、サーボゲインを適正な周波数ま
で常に上げておくことが可能になり、速度変動にすぐ応
答できるループ系を構成することができる。また、本発
明では速度検知手段から出力されるパルスを分周してし
まうこともないので速度情報の欠落もない。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１３】図１は本発明の第１の実施例の速度制御装
置の回路構成を示す。速度コントロール指令回路１０１
は制御しようとする速度に合った基本クロックを同期化
回路１０３へ送ると同時に、その速度に合わせてカウン
タ値切換回路１０２を介してカウンタ値を切換える制御
を行う。モータのロータ１１３の速度情報は積分型検知
回路１１５により検知され、差動増幅器（ＡＭＰ）１１
６がパルスに変換する。

【００１４】同期化回路１０３は差動増幅器１１６から
出力されるパルスと速度コントロール指令回路１０１か
ら出力される基本クロックとを同期化すると同時に、パ
ルスを発生して第１カウンタ１０４と第２カウンタ１０
５を交互に動作させる。比較回路１０６は一定期間内に
第１カウンタ１０４と第２カウンタ１０５の両方が動作
している時は減速側にパルス（減速パルスと称する）を
出力し、第１カウンタ１０４と第２カウンタ１０５の両
方が動作していない時は加速側にパルス（加速パルスと
称する）を出力する。

【００１５】速度ディスクリミネータとしての比較回路
１０６から出力される加速パルスと減速パルスを積分回
路１０７でＤＣ（直流）電圧に変える。相電流コントロ
ール回路１０９は積分回路１０７から出力されるＤＣ電
圧に従って、モータのステータ巻線１１４に流れる電流
を制御すると同時に、相切換回路１０８の情報に基づい
て適正な相を励磁する。相切換回路１０８はロータ１１
３の位置を検出するホール素子１１０，１１１，１１２
からの検出情報により、励磁するのに適正な相の情報を
相電流コントロール回路１０９へ出力する。

【００１６】このように構成された速度制御装置におい
て、差動増幅器１１６から出力されるパルスの周期をＴ
とし、速度コントロール指令回路１０１から出力される
基本クロックの周期をｔとし、第１カウンタ１０４と第
２カウンタ１０５を１０ｂｉｔで使用した場合は、

【００１７】

【数１】 Ｔ＝２¹⁰・ｔ …（１） の関係が成り立つ。

【００１８】この時、差動増幅器１１６から出力される
パルスと速度コントロール指令回路１０１から出力され
る基本クロックは非同期であるのでｔの誤差が発生す
る。この誤差分を補正するように、本装置のサーボ系は
動作することになる。このｔの時間が短いほど、サーボ
系は安定することは言うまでもない。

【００１９】ロータ１１３の回転速度が速いと上記
（１）式の関係から基本ブロックの周期ｔは短くなり、
ロータ１１３の回転速度が遅いと上記（１）式の関係か
ら基本クロックのｔは長くなる。そこで、速度コントロ
ール指令回路１０１はロータ１１３の回転速度を所定速
度より遅くする時は、第１のカウンタ１０４と第２のカ
ウンタ１０５を１１ｂｉｔに切換える。これにより、

【００２０】

【数２】 Ｔ＝２¹¹・ｔ …（２） となり、基本クロックの周期ｔを短くすることができ
る。

【００２１】なお、具体的設計要求に応じてカウンタ１
０４，１０５の上記カウンタ値は１０ｂｉｔ，１１ｂｉ
ｔ以外の他の値も採用できる。

【００２２】（他の実施例）図２は本発明の第２の実施
例の速度制御装置の回路構成を示す。上記第１の実施例
と同一機能のものには同一番号を付けてあるので、ここ
ではその説明は省略する。

【００２３】リプル検出回路２０１は積分回路１０７の
出力電圧のリプル値を測定し、リプル電圧がある一定値
よりも大きくなったならば、カウンタ値切換回路２０２
にその旨を知らせる信号を出力する。カウンタ値切換回
路２０２はこの信号に応じて第１カウンタ１０４と第２
カウンタ１０５のカウンタ値を１０ｂｉｔから１１ｂｉ
ｔに切換える。これと同時に、カウンタ値切換回路２０
２はカウンタ値を切換えた旨を知らせる信号を速度コン
トロール指令回路２０３に出力する。速度コントロール
指令回路２０３はそのカウンタ値切換情報を基に短くし
た基本クロックを同期化回路１０３に出力する。これに
より、積分回路１０７の出力電圧リプルが所定値よりも
大きいとカウンタ１０４，１０５のカウンタ値を大きく
し、この出力電圧リプルが所定値よりも小さいとカウン
タ１０４，１０５のカウンタ値を小さくすることにな
る。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
制御しようとする目標速度に応じて速度ディスクリミネ
ータの２個のカウンタのカウンタ値を切換えるか、また
は速度ディスクリミネータの出力を積分した電圧のリプ
ル電圧によって速度ディスクリミネータの２個のカウン
タのカウンタ値を切換えるようにしたので、基本クロッ
クの周波数を大きく変えることなく、速度制御ができ
る。また。これにより速度ディスクリミネータの出力が
制御しようとする速度が変化しても大きく変動しない。
そのため、本発明によればサーボゲインを適正な周波数
まで上げておくことが可能になり、低速から高速まで安
定したループ系を構成でき、また、速度検知手段から出
力されるパルスを分周してしまうこともないので、速度
情報の欠落もなく有効に速度情報を得ることができると
いう顕著な効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の速度制御装置の回路構
成を示すブロック図である。

【図２】本発明の第２の実施例の速度制御装置の回路構
成を示すブロック図である。

【符号の説明】

１０１，２０３ 速度コントロール指令回路 １０２，２０２ カウンタ値切換回路 １０３ 同期化回路 １０４ 第１カウンタ １０５ 第２カウンタ １０６ 比較回路 １０７ 積分回路 １０８ 相切換回路 １０９ 相電流コントロール回路 １１０，１１１，１１２ ホール素子 １１３ ロータ １１４ ステータコイル １１５ 積分型検知回路 １１６ 差動増幅器 ２０１ リプル検出回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 速度ディスクリミネータ方式で被制御対
   象の速度制御を行う速度制御装置において、 前記被制御対象の速度を検知する速度検知手段と、 該速度検知手段から出力される速度に比例したパルスの
   一周期の時間を計測するためと、制御しようとする目標
   速度に合った基本クロックを発生するためのクロック発
   生手段と、 前記パルスと前記基本クロックの同期化により前記パル
   スの一周期の時間に対応するパルスを出力する同期化手
   段と、 該同期化手段からの出力パルスにより交互にカウント動
   作を行う２個のカウンタと、 制御しようとする目標速度に応じて前記２個のカウンタ
   のカウンタ値を切換えるカウンタ値切換手段とを具備し
   たことを特徴とする速度制御装置。
2. 【請求項２】 前記カウンタ値切換手段は前記目標速度
   が所定速度よりも速い時は前記２個のカウンタのカウン
   タ値を小さく、また前記目標速度が前記所定速度よりも
   遅い時は前記２個のカウンタのカウンタ値を大きくする
   切換えを行うことを特徴とする請求項１に記載の速度制
   御装置。
3. 【請求項３】 前記カウンタ値切換手段は、前記目標速
   度に応じて切換える代りに、前記２個のカウンタの出力
   状態に応じて動作する速度ディスクリミネータの出力を
   積分した電圧のリプル電圧に応じて前記２個のカウンタ
   のカウンタ値を切換えることを特徴とする請求項１に記
   載の速度制御装置。
4. 【請求項４】 前記カウンタ値切換手段は、前記リプル
   電極が一定値よりも小さいときは前記２個のカウンタの
   カウンタ値を小さく、また前記リプル電圧が前記一定値
   よりも大きいときは前記２個のカウンタのカウンタ値を
   大きくする切換えを行うことを特徴とする請求項３に記
   載の速度制御装置。