JPH06194420A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06194420A JPH06194420A JP4346844A JP34684492A JPH06194420A JP H06194420 A JPH06194420 A JP H06194420A JP 4346844 A JP4346844 A JP 4346844A JP 34684492 A JP34684492 A JP 34684492A JP H06194420 A JPH06194420 A JP H06194420A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- nand
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- gate
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】いわゆるＮＡＮＤツリーを用いて入力バッファ
単体の特性を正確にテストする。 【構成】テストイネーブル入力端子から入力されるテス
トイネーブル信号を受けて内部回路の少くとも一部の動
作を停止させる動作停止回路を備えた。
単体の特性を正確にテストする。 【構成】テストイネーブル入力端子から入力されるテス
トイネーブル信号を受けて内部回路の少くとも一部の動
作を停止させる動作停止回路を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、詳
細にはいわゆるＮＡＮＤツリーを備えた半導体装置に関
する。
細にはいわゆるＮＡＮＤツリーを備えた半導体装置に関
する。
【０００２】
【従来の技術】近年ＬＳＩがますます大規模化してきて
おり、これに伴いＬＳＩのテストに要する手間やコスト
も増大化してきており、効率のよいテストを行うための
種々の手法が提案されている。その中の１つにいわゆる
ＮＡＮＤツリーがある。図２は、ＮＡＮＤツリーを備え
たＬＳＩの回路構成の模式図である。
おり、これに伴いＬＳＩのテストに要する手間やコスト
も増大化してきており、効率のよいテストを行うための
種々の手法が提案されている。その中の１つにいわゆる
ＮＡＮＤツリーがある。図２は、ＮＡＮＤツリーを備え
たＬＳＩの回路構成の模式図である。
【０００３】複数の入力端子１＿１，１＿２，…，１＿
ｎにはそれぞれ入力バッファ２＿１，２＿２，…，２＿
ｎが接続されており、これらの入力バッファ２＿１，２
＿２，…，２＿ｎは内部回路３へ接続されている。また
内部回路３には複数の出力バッファ４＿１，４＿２，４
＿３，…が接続されており、各出力バッファ４＿１，４
＿２，４＿３，…の出力は各出力端子５＿１，５＿２，
５＿３，…に接続されている。また各入力バッファ２＿
１，２＿２，…，２＿ｎに対応している各ＮＡＮＤゲー
ト６＿１，６＿２，…，６＿ｎが備えられておりこれら
のＮＡＮＤゲート６＿１，６＿２，…６＿ｎは、図示の
ように、上位側のＮＡＮＤゲートの出力と各入力バッフ
ァの出力が、その各入力バッファに対応する各ＮＡＮＤ
ゲートに入力されるとともに、その各ＮＡＮＤゲートの
出力が、下位側のＮＡＮＤゲートに入力されるよう接続
されている。これをＮＡＮＤツリーと呼ぶ。ここで最上
位のＮＡＮＤゲート６＿１の一方の入力は電源ＶDDに接
続されており、最下位のＮＡＮＤゲート６＿ｎの出力は
マルチプレクサ７に入力されている。またこのマルチプ
レクサ７には内部回路からの所定の一本の出力も入力さ
れ、マルチプレクサでは２つの入力の一方が選択されて
出力バッファ４＿ｍを経由し出力端子５＿ｍに出力され
る。
ｎにはそれぞれ入力バッファ２＿１，２＿２，…，２＿
ｎが接続されており、これらの入力バッファ２＿１，２
＿２，…，２＿ｎは内部回路３へ接続されている。また
内部回路３には複数の出力バッファ４＿１，４＿２，４
＿３，…が接続されており、各出力バッファ４＿１，４
＿２，４＿３，…の出力は各出力端子５＿１，５＿２，
５＿３，…に接続されている。また各入力バッファ２＿
１，２＿２，…，２＿ｎに対応している各ＮＡＮＤゲー
ト６＿１，６＿２，…，６＿ｎが備えられておりこれら
のＮＡＮＤゲート６＿１，６＿２，…６＿ｎは、図示の
ように、上位側のＮＡＮＤゲートの出力と各入力バッフ
ァの出力が、その各入力バッファに対応する各ＮＡＮＤ
ゲートに入力されるとともに、その各ＮＡＮＤゲートの
出力が、下位側のＮＡＮＤゲートに入力されるよう接続
されている。これをＮＡＮＤツリーと呼ぶ。ここで最上
位のＮＡＮＤゲート６＿１の一方の入力は電源ＶDDに接
続されており、最下位のＮＡＮＤゲート６＿ｎの出力は
マルチプレクサ７に入力されている。またこのマルチプ
レクサ７には内部回路からの所定の一本の出力も入力さ
れ、マルチプレクサでは２つの入力の一方が選択されて
出力バッファ４＿ｍを経由し出力端子５＿ｍに出力され
る。
【０００４】またこの半導体装置にはテストイネーブル
入力端子８が備えられており、入力バッファ９を介して
マルチプレクサ７の制御端子と接続されている。この半
導体装置の通常の動作時には、マルチプレクサ７は、内
部回路３の出力をバッファ４＿ｍを介して出力端子５＿
ｍに出力するが、テストイネーブル端子８から例えば論
理’１’のテストイネーブル信号が入力されるとＮＡＮ
Ｄゲート６＿ｎの出力を出力する。
入力端子８が備えられており、入力バッファ９を介して
マルチプレクサ７の制御端子と接続されている。この半
導体装置の通常の動作時には、マルチプレクサ７は、内
部回路３の出力をバッファ４＿ｍを介して出力端子５＿
ｍに出力するが、テストイネーブル端子８から例えば論
理’１’のテストイネーブル信号が入力されるとＮＡＮ
Ｄゲート６＿ｎの出力を出力する。
【０００５】ＮＡＮＤツリーは入力バッファ２＿１，２
＿２，…，２＿ｎのテストを行うものである。入力バッ
ファ２＿１，２＿２，…，２＿ｎは、入力端子１＿１，
１＿２，…，１＿ｎに印加される電圧が例えば０．０〜
０．８Ｖの間では必ずＬレベル（論理’０’）と認識
し、例えば４．２Ｖ〜５．０Ｖの間では必ずＨレベル
（論理’１’）と認識するように設計されており、半導
体装置に作り込まれた入力バッファ２＿１，２＿２，
…，２＿ｎがこの規格を満足するか否かテストする必要
がある。そこで上記のようにＮＡＮＤゲートをあらかじ
め作り込んでおき、テストにあたってテストイネーブル
入力端子からテストイネーブル信号を入力し、入力端子
１＿１，１＿２，…，１＿ｎから規格ぎりぎりのＶIL＝
０．８Ｖ，ＶIH＝４．２Ｖを表１に示すように順次入力
し、出力端子５＿ｍに出力される最下位のＮＡＮＤゲー
ト６＿ｎの出力をモニタする。表１では’０’はＶIL＝
０．８Ｖ，’１’はＶIH＝４．２Ｖを表わしている。ｎ
（ＮＡＮＤゲートの数）が偶数の場合、出力端子５＿ｍ
の信号が表１のように変化すると入力バッファ２＿１，
２＿２，…，２＿ｎは全て正常、表１のように変化しな
い箇所がある場合は入力バッファ２＿１，２＿２，…，
２＿ｎのいずれかが上記の規格を満たさず不良であると
判定される。このようにＮＡＮＤツリーを作り込んでお
くことにより入力バッファが多数配置されていてもそれ
らのテストが容易となる。
＿２，…，２＿ｎのテストを行うものである。入力バッ
ファ２＿１，２＿２，…，２＿ｎは、入力端子１＿１，
１＿２，…，１＿ｎに印加される電圧が例えば０．０〜
０．８Ｖの間では必ずＬレベル（論理’０’）と認識
し、例えば４．２Ｖ〜５．０Ｖの間では必ずＨレベル
（論理’１’）と認識するように設計されており、半導
体装置に作り込まれた入力バッファ２＿１，２＿２，
…，２＿ｎがこの規格を満足するか否かテストする必要
がある。そこで上記のようにＮＡＮＤゲートをあらかじ
め作り込んでおき、テストにあたってテストイネーブル
入力端子からテストイネーブル信号を入力し、入力端子
１＿１，１＿２，…，１＿ｎから規格ぎりぎりのＶIL＝
０．８Ｖ，ＶIH＝４．２Ｖを表１に示すように順次入力
し、出力端子５＿ｍに出力される最下位のＮＡＮＤゲー
ト６＿ｎの出力をモニタする。表１では’０’はＶIL＝
０．８Ｖ，’１’はＶIH＝４．２Ｖを表わしている。ｎ
（ＮＡＮＤゲートの数）が偶数の場合、出力端子５＿ｍ
の信号が表１のように変化すると入力バッファ２＿１，
２＿２，…，２＿ｎは全て正常、表１のように変化しな
い箇所がある場合は入力バッファ２＿１，２＿２，…，
２＿ｎのいずれかが上記の規格を満たさず不良であると
判定される。このようにＮＡＮＤツリーを作り込んでお
くことにより入力バッファが多数配置されていてもそれ
らのテストが容易となる。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】ところが上記のテスト
に伴う入力バッファ２＿１，２＿２，…，２＿ｎの出力
が内部回路にも供給されるため内部回路が動作し、これ
により電源ＶDDやグラウンドのレベルが変動することが
あり、この変動が入力バッファのＶIL，ＶIHに変動をき
たし、入力バッファ単体の性能を正確に評価できないと
いう問題がある。
に伴う入力バッファ２＿１，２＿２，…，２＿ｎの出力
が内部回路にも供給されるため内部回路が動作し、これ
により電源ＶDDやグラウンドのレベルが変動することが
あり、この変動が入力バッファのＶIL，ＶIHに変動をき
たし、入力バッファ単体の性能を正確に評価できないと
いう問題がある。
【０００８】本発明は、この問題を解決し、ＮＡＮＤツ
リーを用いて入力バッファ単体の特性を正確にテストす
ることのできる機能を備えた半導体装置を提供すること
を目的とする。
リーを用いて入力バッファ単体の特性を正確にテストす
ることのできる機能を備えた半導体装置を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、 （１）複数の信号入力端子 （２）これら複数の信号入力端子それぞれに接続された
複数の入力バッファ （３）これら複数の入力バッファの出力と接続された内
部回路 （４）これら複数の入力バッファそれぞれに対応して備
えられた複数のＮＡＮＤゲートが、上位側のＮＡＮＤゲ
ートの出力と各入力バッファの出力が該入力バッファに
対応する各ＮＡＮＤゲートに入力されるとともに該各Ｎ
ＡＮＤゲートの出力が下位側のＮＡＮＤゲートに入力さ
れるように接続されてなるＮＡＮＤツリー （５）該ＮＡＮＤツリーを構成する最下位のＮＡＮＤゲ
ートの出力をモニタするためモニタ出力端子 （６）上記複数の信号入力端子から順次変化する入力信
号パターンを入力し該入力パターンの変化に応じて変化
するモニタ出力端子の出力をモニタするテストモードを
指示するテストイネーブル信号を入力するテストイネー
ブル入力端子 （７）テストイネーブル入力端子から入力されるテスト
イネーブル信号を受けて内部回路の少くとも一部の動作
を停止させる動作停止回路を備えたことを特徴とするも
のである。
の本発明の半導体装置は、 （１）複数の信号入力端子 （２）これら複数の信号入力端子それぞれに接続された
複数の入力バッファ （３）これら複数の入力バッファの出力と接続された内
部回路 （４）これら複数の入力バッファそれぞれに対応して備
えられた複数のＮＡＮＤゲートが、上位側のＮＡＮＤゲ
ートの出力と各入力バッファの出力が該入力バッファに
対応する各ＮＡＮＤゲートに入力されるとともに該各Ｎ
ＡＮＤゲートの出力が下位側のＮＡＮＤゲートに入力さ
れるように接続されてなるＮＡＮＤツリー （５）該ＮＡＮＤツリーを構成する最下位のＮＡＮＤゲ
ートの出力をモニタするためモニタ出力端子 （６）上記複数の信号入力端子から順次変化する入力信
号パターンを入力し該入力パターンの変化に応じて変化
するモニタ出力端子の出力をモニタするテストモードを
指示するテストイネーブル信号を入力するテストイネー
ブル入力端子 （７）テストイネーブル入力端子から入力されるテスト
イネーブル信号を受けて内部回路の少くとも一部の動作
を停止させる動作停止回路を備えたことを特徴とするも
のである。
【００１０】
【作用】本発明の半導体装置は、テストイネーブル入力
端子から入力されるテストイネーブル信号を受けて内部
回路の少くとも一部、即ち内部回路のうち少くとも電源
やグラウンドに大きな影響を与える部分の動作を停止さ
せる動作停止回路を備えたため、内部回路の動作によ
る、入力バッファの電源，グラウンドへの影響が低減さ
れ、入力バッファの正確なテストが可能となる。
端子から入力されるテストイネーブル信号を受けて内部
回路の少くとも一部、即ち内部回路のうち少くとも電源
やグラウンドに大きな影響を与える部分の動作を停止さ
せる動作停止回路を備えたため、内部回路の動作によ
る、入力バッファの電源，グラウンドへの影響が低減さ
れ、入力バッファの正確なテストが可能となる。
【００１１】
【実施例】以下本発明の実施例について説明する。図１
は本発明の半導体装置の一実施例の回路構成を示した模
式図である。図２に示す従来例と同一の要素には図２に
付した番号と同一の番号を付し相違点についてのみ説明
する。
は本発明の半導体装置の一実施例の回路構成を示した模
式図である。図２に示す従来例と同一の要素には図２に
付した番号と同一の番号を付し相違点についてのみ説明
する。
【００１２】この入力バッファ２＿３には多数の内部素
子が接続されており、この内部素子が動作すると電源、
グラウンドが変動する。このため、この例では、入力バ
ッファ２＿３の出力と入力バッファ９の出力とを入力す
るＯＲ回路３＿１を備えられている。これによりテスト
イネーブル入力端子８からテストイネーブル信号（論
理’１’）が入力されるとＯＲゲート回路３＿１の出力
は論理’１’に固定される。したがって入力端子１＿３
に印加された信号が変化してもその変化は内部回路には
伝達されず内部回路は停止したままとなり内部回路の動
作により電源、グラウンドへの影響が低減される。
子が接続されており、この内部素子が動作すると電源、
グラウンドが変動する。このため、この例では、入力バ
ッファ２＿３の出力と入力バッファ９の出力とを入力す
るＯＲ回路３＿１を備えられている。これによりテスト
イネーブル入力端子８からテストイネーブル信号（論
理’１’）が入力されるとＯＲゲート回路３＿１の出力
は論理’１’に固定される。したがって入力端子１＿３
に印加された信号が変化してもその変化は内部回路には
伝達されず内部回路は停止したままとなり内部回路の動
作により電源、グラウンドへの影響が低減される。
【００１３】尚ここでは内部回路の動作を停止させる回
路の一例としてＯＲゲートを備えた例について説明した
が、本発明にいう動作停止回路はＯＲゲートに限られ
ず、ＡＮＤゲート、ＮＡＮＤゲート等内部回路等の具体
的構成に応じて種々に構成することができる。
路の一例としてＯＲゲートを備えた例について説明した
が、本発明にいう動作停止回路はＯＲゲートに限られ
ず、ＡＮＤゲート、ＮＡＮＤゲート等内部回路等の具体
的構成に応じて種々に構成することができる。
【００１４】
【発明の効果】以上説明したように本発明の半導体装置
は、テストイネーブル入力端子から入力されるテストイ
ネーブル信号を受けて内部回路の少くとも一部の動作を
停止させる動作停止回路を備えたため、内部回路の動作
が電源，グラウンドを経由して入力バッファに悪影響を
及ぼすことが低減され、入力バッファの正確なテストが
可能となる。
は、テストイネーブル入力端子から入力されるテストイ
ネーブル信号を受けて内部回路の少くとも一部の動作を
停止させる動作停止回路を備えたため、内部回路の動作
が電源，グラウンドを経由して入力バッファに悪影響を
及ぼすことが低減され、入力バッファの正確なテストが
可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例の回路構成を示
した模式図である。
した模式図である。
【図２】ＮＡＮＤツリーを備えたＬＳＩの回路構成の模
式図である。
式図である。
１＿１，１＿２，…，１＿ｎ 入力端子 ２＿１，２＿２，…，２＿ｎ 入力バッファ ３ 内部回路 ３＿１ ＯＲゲート ６＿１，６＿２，…，６＿ｎ ＮＡＮＤゲート ８ テストイネーブル入力端子
Claims (1)
- 【請求項１】 複数の信号入力端子と、これら複数の信
号入力端子それぞれに接続された複数の入力バッファ
と、これら複数の入力バッファの出力と接続された内部
回路と、これら複数の入力バッファそれぞれに対応して
備えられた複数のＮＡＮＤゲートが、上位側のＮＡＮＤ
ゲートの出力と各入力バッファの出力が該入力バッファ
に対応する各ＮＡＮＤゲートに入力されるとともに該各
ＮＡＮＤゲートの出力が下位側のＮＡＮＤゲートに入力
されるように接続されてなるＮＡＮＤツリーと、該ＮＡ
ＮＤツリーと、該ＮＡＮＤツリーを構成する最下位のＮ
ＡＮＤゲートの出力をモニタするためモニタ出力端子
と、前記複数の信号入力端子から順次変化する入力信号
パターンを入力し該入力パターンの変化に応じて変化す
る前記モニタ出力端子の出力をモニタするテストモード
を指示するテストイネーブル信号を入力するテストイネ
ーブル入力端子と、該テストイネーブル入力端子から入
力されるテストイネーブル信号を受けて前記内部回路の
少くとも一部の動作を停止させる動作停止回路とを備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346844A JPH06194420A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346844A JPH06194420A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06194420A true JPH06194420A (ja) | 1994-07-15 |
Family
ID=18386192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346844A Withdrawn JPH06194420A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06194420A (ja) |
-
1992
- 1992-12-25 JP JP4346844A patent/JPH06194420A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |