JPH06196630A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06196630A JPH06196630A JP4346612A JP34661292A JPH06196630A JP H06196630 A JPH06196630 A JP H06196630A JP 4346612 A JP4346612 A JP 4346612A JP 34661292 A JP34661292 A JP 34661292A JP H06196630 A JPH06196630 A JP H06196630A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 最小限のチップサイズで、相互干渉、ノイズ
による誤動作を防止することのできる、電力変換装置等
の駆動装置に使用して好適な半導体集積回路装置を得
る。 【構成】 電力変換装置は、各相の上アーム駆動回路、
下アーム駆動回路等が誘電体分離半導体基板の各半導体
島に形成されて構成される。本発明は、各島間の境界部
の誘電体分離基板の支持体となるポリシリコン露出部２
２に、金属配線２４とコンタクト２５とを設けて、ポリ
シリコンの電位をＧＮＤまたは一定電位に固定する。装
置の動作により生じる電圧変動によって発生したノイズ
は、ポリシリコンのＧＮＤまたは一定電位により吸収さ
れ、これにより、上下アーム駆動回路間、及び、上アー
ム駆動回路相間の相互干渉、ノイズによる誤動作が防止
される。
による誤動作を防止することのできる、電力変換装置等
の駆動装置に使用して好適な半導体集積回路装置を得
る。 【構成】 電力変換装置は、各相の上アーム駆動回路、
下アーム駆動回路等が誘電体分離半導体基板の各半導体
島に形成されて構成される。本発明は、各島間の境界部
の誘電体分離基板の支持体となるポリシリコン露出部２
２に、金属配線２４とコンタクト２５とを設けて、ポリ
シリコンの電位をＧＮＤまたは一定電位に固定する。装
置の動作により生じる電圧変動によって発生したノイズ
は、ポリシリコンのＧＮＤまたは一定電位により吸収さ
れ、これにより、上下アーム駆動回路間、及び、上アー
ム駆動回路相間の相互干渉、ノイズによる誤動作が防止
される。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ等の上下ア
ームにスイッチング素子を使用する装置の駆動装置とし
て使用して好適な半導体集積回路装置に係り、特に、イ
ンバータ駆動装置等において、大きな電圧変動が加わる
上下アーム間、上アームの相間の相互干渉、ノイズによ
る誤動作を防止するために使用して好適な半導体集積回
路装置に関する。
ームにスイッチング素子を使用する装置の駆動装置とし
て使用して好適な半導体集積回路装置に係り、特に、イ
ンバータ駆動装置等において、大きな電圧変動が加わる
上下アーム間、上アームの相間の相互干渉、ノイズによ
る誤動作を防止するために使用して好適な半導体集積回
路装置に関する。
【０００２】
【従来の技術】図６は従来技術を説明するスイッチング
素子としてＩＧＢＴを使用する３相インバータの構成を
示すブロック図である。図６において、１は主電源、２
は上アームスイッチング素子、３〜５は下アームスイッ
チング素子、６〜８は上アーム駆動回路、９〜１１は出
力段素子、１２はレベルシフト回路、１３は下アーム駆
動回路である。
素子としてＩＧＢＴを使用する３相インバータの構成を
示すブロック図である。図６において、１は主電源、２
は上アームスイッチング素子、３〜５は下アームスイッ
チング素子、６〜８は上アーム駆動回路、９〜１１は出
力段素子、１２はレベルシフト回路、１３は下アーム駆
動回路である。
【０００３】一般に、インバータは、図６に示すよう
に、例えば、商用電源のＡＣ２００Ｖを整流して得られ
る主電源１と、その端子間にトーテムポール接続（直列
接続）された高圧側アーム（以下、上アームという）の
電力用スイッチング素子２及び低圧側アーム（以下、下
アームという）の電力用スイッチング素子３〜５による
電力用スイッチング素子部と、これらを駆動する上アー
ム駆動回路６〜８、出力段素子９〜１１、レベルシフト
回路１２、下アーム駆動回路１３とを備えて構成されて
いる。
に、例えば、商用電源のＡＣ２００Ｖを整流して得られ
る主電源１と、その端子間にトーテムポール接続（直列
接続）された高圧側アーム（以下、上アームという）の
電力用スイッチング素子２及び低圧側アーム（以下、下
アームという）の電力用スイッチング素子３〜５による
電力用スイッチング素子部と、これらを駆動する上アー
ム駆動回路６〜８、出力段素子９〜１１、レベルシフト
回路１２、下アーム駆動回路１３とを備えて構成されて
いる。
【０００４】前述において、電力用スイッチング素子
は、ＩＧＢＴ、ＭＯＳＦＥＴ等が使用され、駆動回路６
〜８、１３により駆動される。電力用スイッチング素子
部は、商用電源ＡＣ２００Ｖが整流された主電源１の端
子間に、Ｕ、Ｖ、Ｗの３相分の上アームを構成する電力
用スイッチング素子２と、下アームを構成するＵ、Ｖ、
Ｗの３相分の電力用スイッチング素子５、４、３とがそ
れぞれトーテムポール接続されている。
は、ＩＧＢＴ、ＭＯＳＦＥＴ等が使用され、駆動回路６
〜８、１３により駆動される。電力用スイッチング素子
部は、商用電源ＡＣ２００Ｖが整流された主電源１の端
子間に、Ｕ、Ｖ、Ｗの３相分の上アームを構成する電力
用スイッチング素子２と、下アームを構成するＵ、Ｖ、
Ｗの３相分の電力用スイッチング素子５、４、３とがそ
れぞれトーテムポール接続されている。
【０００５】そして、下アームを構成するスイッチング
素子３〜５は、下アーム駆動回路１３により駆動制御さ
れる。また、上アームを構成するスイッチング素子２
は、基準電位に対して浮動状態で駆動されるため、レベ
ルシフト回路１２を介して低圧側回路である下アーム駆
動回路１３からのから駆動信号が伝達される高圧側回路
であるＵ、Ｖ、Ｗの３相分の駆動回路６〜８、出力段素
子９〜１１により駆動される。
素子３〜５は、下アーム駆動回路１３により駆動制御さ
れる。また、上アームを構成するスイッチング素子２
は、基準電位に対して浮動状態で駆動されるため、レベ
ルシフト回路１２を介して低圧側回路である下アーム駆
動回路１３からのから駆動信号が伝達される高圧側回路
であるＵ、Ｖ、Ｗの３相分の駆動回路６〜８、出力段素
子９〜１１により駆動される。
【０００６】前述のインバータ装置は、その面積の縮小
化と信号伝達の高速化とを図るため、上下アーム駆動回
路６〜８、１３、レベルシフト回路１２、出力段素子９
〜１１のそれぞれを、モノリシック集積回路化して構成
されている。
化と信号伝達の高速化とを図るため、上下アーム駆動回
路６〜８、１３、レベルシフト回路１２、出力段素子９
〜１１のそれぞれを、モノリシック集積回路化して構成
されている。
【０００７】なお、この種インバータ装置に関する従来
技術として、例えば、“The 4-th International Sympo
sium on Power Semiconductor Devices & ICs 1992”に
おける論文、‘500V Three Phase Inverter ICs Based
on a New Dielectric Isolation Technique’ A.Nakaga
wa Toshiba R&D Center and (*)Semiconductor Grou
p)、等としてに記載された技術が知られている。
技術として、例えば、“The 4-th International Sympo
sium on Power Semiconductor Devices & ICs 1992”に
おける論文、‘500V Three Phase Inverter ICs Based
on a New Dielectric Isolation Technique’ A.Nakaga
wa Toshiba R&D Center and (*)Semiconductor Grou
p)、等としてに記載された技術が知られている。
【０００８】前記従来技術によるインバータにおいて、
モノリシック構成のインバータ駆動装置は、インバータ
がＡＣ２００Ｖを整流した主電源１で動作する場合、上
アーム駆動回路６〜８及びこれらの駆動回路に対応する
出力段素子９〜１１と下アーム駆動回路１３の間、及
び、上アーム駆動回路６〜８の各相の間に最大４００〜
６００Ｖの電圧差が生じるため、上アームの駆動回路と
下アームの駆動回路とが別々の誘電体分離半導体島に、
また、同様に、上アーム各相の駆動回路が別々の誘電体
分離半導体島に形成されて構成されている。
モノリシック構成のインバータ駆動装置は、インバータ
がＡＣ２００Ｖを整流した主電源１で動作する場合、上
アーム駆動回路６〜８及びこれらの駆動回路に対応する
出力段素子９〜１１と下アーム駆動回路１３の間、及
び、上アーム駆動回路６〜８の各相の間に最大４００〜
６００Ｖの電圧差が生じるため、上アームの駆動回路と
下アームの駆動回路とが別々の誘電体分離半導体島に、
また、同様に、上アーム各相の駆動回路が別々の誘電体
分離半導体島に形成されて構成されている。
【０００９】しかし、このように構成される従来技術
は、各半導体島間において、スイッチング時の電圧変化
ｄｖ／ｄｔによって、ノイズが発生することが考えられ
るが、このノイズの、下アーム駆動回路系のロジック、
他の上アーム駆動回路の各相間に対する影響について充
分考慮されていなかった。
は、各半導体島間において、スイッチング時の電圧変化
ｄｖ／ｄｔによって、ノイズが発生することが考えられ
るが、このノイズの、下アーム駆動回路系のロジック、
他の上アーム駆動回路の各相間に対する影響について充
分考慮されていなかった。
【００１０】
【発明が解決しようとする課題】前述した従来技術は、
商用２００Ｖ交流電源を整流した電源を使用する場合、
インバータモジュール内で動作するインバータ駆動装置
に、電源のリップル、電源の回生分の電圧、また、モジ
ュール内の配線のインダクタンスによる跳ね上がり電圧
等により、２８０Ｖ〜max６００Ｖの電圧変動が加えら
れることのあるものである。
商用２００Ｖ交流電源を整流した電源を使用する場合、
インバータモジュール内で動作するインバータ駆動装置
に、電源のリップル、電源の回生分の電圧、また、モジ
ュール内の配線のインダクタンスによる跳ね上がり電圧
等により、２８０Ｖ〜max６００Ｖの電圧変動が加えら
れることのあるものである。
【００１１】そして、駆動回路を１チップで構成したド
ライバーＩＣ等により構成して使用する場合、上アーム
の駆動回路は、レベルシフト回路を介した信号により行
われ、ＩＧＢＴ等の出力素子を駆動するという動作を行
うものである。
ライバーＩＣ等により構成して使用する場合、上アーム
の駆動回路は、レベルシフト回路を介した信号により行
われ、ＩＧＢＴ等の出力素子を駆動するという動作を行
うものである。
【００１２】図７は駆動回路を１チップで構成したドラ
イバーＩＣの構成の一部を示す誘電体分離基板の断面図
である。
イバーＩＣの構成の一部を示す誘電体分離基板の断面図
である。
【００１３】いま、例えば、Ｕ相下アームスイッチング
素子５がオン状態、かつ、Ｖ相下アームスイッチング素
子４がオンとなっている状態から、Ｖ相下アームスイッ
チング素子４のみがオフ状態に移るものとする。この場
合、図７において、Ｖ相上アーム駆動回路が構成されて
いる半導体島１５の電位は、Ｖ相下アームスイッチング
素子４がオフ状態かつＶ相上アームスイッチング素子が
オン状態となるため、ＧＮＤまたは電源電位（１５Ｖ）
から急速に２８０Ｖ〜max６００Ｖまで上昇することが
ある。
素子５がオン状態、かつ、Ｖ相下アームスイッチング素
子４がオンとなっている状態から、Ｖ相下アームスイッ
チング素子４のみがオフ状態に移るものとする。この場
合、図７において、Ｖ相上アーム駆動回路が構成されて
いる半導体島１５の電位は、Ｖ相下アームスイッチング
素子４がオフ状態かつＶ相上アームスイッチング素子が
オン状態となるため、ＧＮＤまたは電源電位（１５Ｖ）
から急速に２８０Ｖ〜max６００Ｖまで上昇することが
ある。
【００１４】このとき、半導体島分離用酸化膜１６の寄
生容量Ｃと、この電位の上昇ｄｖ／ｄｔとにより、Ｃｄ
ｖ/ｄｔのノイズ電流が発生する。このノイズは、Ｖ相
上アーム駆動回路単結晶島１５以外の他の単結晶島に取
り込まれると、これらの島内の駆動回路に影響を与え
る。
生容量Ｃと、この電位の上昇ｄｖ／ｄｔとにより、Ｃｄ
ｖ/ｄｔのノイズ電流が発生する。このノイズは、Ｖ相
上アーム駆動回路単結晶島１５以外の他の単結晶島に取
り込まれると、これらの島内の駆動回路に影響を与え
る。
【００１５】すなわち、前述の従来技術は、アームを構
成するスイッチング素子の動作により、駆動回路が構成
される単結晶島の電位が急速に変動し、この結果、駆動
回路相互間に干渉、誤動作等を生じさせるという問題点
を有している。
成するスイッチング素子の動作により、駆動回路が構成
される単結晶島の電位が急速に変動し、この結果、駆動
回路相互間に干渉、誤動作等を生じさせるという問題点
を有している。
【００１６】本発明の目的は、前記従来技術の問題点を
解決し、最小限のチップサイズで、前述の相互干渉、ノ
イズによる誤動作を防止することのできるインバータ駆
動装置等に使用して好適な半導体集積回路装置を提供す
ることにある。
解決し、最小限のチップサイズで、前述の相互干渉、ノ
イズによる誤動作を防止することのできるインバータ駆
動装置等に使用して好適な半導体集積回路装置を提供す
ることにある。
【００１７】
【課題を解決するための手段】本発明によれば前記目的
は、駆動回路等が構成されている誘電体分離半導体島を
保持している基材であり、誘電体分離半導体島相互間の
電位が浮動であるポリシリコン部分の電位を固定し、こ
の電位によりノイズを吸収することにより達成される。
は、駆動回路等が構成されている誘電体分離半導体島を
保持している基材であり、誘電体分離半導体島相互間の
電位が浮動であるポリシリコン部分の電位を固定し、こ
の電位によりノイズを吸収することにより達成される。
【００１８】すなわち、前記目的は、上下アームを構成
するスイッチング素子の駆動回路が構成される誘電体分
離半導体島相互間、上アームの異なる各相用の駆動回路
が構成される誘電体分離半導体島相互間に、少なくとも
１ヵ所のポリシリコンに対するコンタクト部を設け、こ
のポリシリコン基板部を一定電位に固定することによ
り、あるいは、前記島相互間の島間隔を一定間隔で大き
くし、この島間隔上に金属配線を施し、少なくとも１か
所のコンタクトを設け、ポリシリコン基板部をＧＮＤ、
または、一定電位になるように配線して電位を固定する
ことにより達成される。
するスイッチング素子の駆動回路が構成される誘電体分
離半導体島相互間、上アームの異なる各相用の駆動回路
が構成される誘電体分離半導体島相互間に、少なくとも
１ヵ所のポリシリコンに対するコンタクト部を設け、こ
のポリシリコン基板部を一定電位に固定することによ
り、あるいは、前記島相互間の島間隔を一定間隔で大き
くし、この島間隔上に金属配線を施し、少なくとも１か
所のコンタクトを設け、ポリシリコン基板部をＧＮＤ、
または、一定電位になるように配線して電位を固定する
ことにより達成される。
【００１９】
【作用】誘電体分離半導体島間にコンタクトを設け、そ
の電位をＧＮＤまたは一定電位に固定することによっ
て、大きな電圧変動により発生したノイズが、島分離用
酸化膜を経由してポリシリコン基板部を介して他の半導
体島に流れようとするとき、このノイズを吸収すること
ができる。
の電位をＧＮＤまたは一定電位に固定することによっ
て、大きな電圧変動により発生したノイズが、島分離用
酸化膜を経由してポリシリコン基板部を介して他の半導
体島に流れようとするとき、このノイズを吸収すること
ができる。
【００２０】これにより、本発明による半導体集積回路
装置を使用してインバータの駆動を行った場合、上下ア
ーム間、上アーム相間の相互干渉、ノイズによる誤動作
を防止することができる。
装置を使用してインバータの駆動を行った場合、上下ア
ーム間、上アーム相間の相互干渉、ノイズによる誤動作
を防止することができる。
【００２１】
【実施例】以下、本発明による半導体集積回路装置の実
施例を図面により詳細に説明する。
施例を図面により詳細に説明する。
【００２２】図１は本発明の実施例によるモノリシック
構成のインバータ駆動装置の機能別配置を示す図であ
る。この本発明の実施例は、図６により説明した従来技
術によるインバータの駆動装置部分を本発明によりモノ
リシック化して構成した例である。図２は図１のＡ部を
拡大して示す本発明の第１の実施例を説明する図、図３
は図２のＢ−Ｂ断面図である。図１〜図３において、１
８〜２０は上アーム３相分の駆動回路６〜８とその出力
段素子９〜１１のそれぞれが構成されている半導体島、
２１は下アーム駆動回路の出力段素子、２２は上アーム
駆動回路と下アーム駆動回路とを構成している誘電体分
離半導体島相互間、及び、上アーム各相の駆動回路及び
出力段素子を構成している誘電体分離半導体島相互間等
のポリシリコン基板の露出部、２４は金属配線、２５は
コンタクト、２６は高濃度不純物半導体層、２７はポリ
シリコン基板、１６、１７は酸化膜である。
構成のインバータ駆動装置の機能別配置を示す図であ
る。この本発明の実施例は、図６により説明した従来技
術によるインバータの駆動装置部分を本発明によりモノ
リシック化して構成した例である。図２は図１のＡ部を
拡大して示す本発明の第１の実施例を説明する図、図３
は図２のＢ−Ｂ断面図である。図１〜図３において、１
８〜２０は上アーム３相分の駆動回路６〜８とその出力
段素子９〜１１のそれぞれが構成されている半導体島、
２１は下アーム駆動回路の出力段素子、２２は上アーム
駆動回路と下アーム駆動回路とを構成している誘電体分
離半導体島相互間、及び、上アーム各相の駆動回路及び
出力段素子を構成している誘電体分離半導体島相互間等
のポリシリコン基板の露出部、２４は金属配線、２５は
コンタクト、２６は高濃度不純物半導体層、２７はポリ
シリコン基板、１６、１７は酸化膜である。
【００２３】図１に示す本発明の実施例によるインバー
タ駆動装置は、誘電体分離半導体基板に構成されてお
り、上アーム３相分の駆動回路６〜８とその出力段素子
９〜１１のそれぞれが、各相毎に半導体島１８〜２０内
に形成され、また、レベルシフト回路１２、下アーム駆
動回路１３、下アーム出力段素子２１がそれぞれ、他の
半導体島内に形成されている。
タ駆動装置は、誘電体分離半導体基板に構成されてお
り、上アーム３相分の駆動回路６〜８とその出力段素子
９〜１１のそれぞれが、各相毎に半導体島１８〜２０内
に形成され、また、レベルシフト回路１２、下アーム駆
動回路１３、下アーム出力段素子２１がそれぞれ、他の
半導体島内に形成されている。
【００２４】そして、上アームのスイッチング素子に対
する駆動回路等が形成されている半導体島相互間、及
び、これらの半導体島と下アームのスイッチング素子に
対する駆動回路等が形成されている半導体島との間に露
出するポリシリコン基板の露出部２２は、本発明による
コンタクトを設けるために他の分離部のポリシリコン基
板の露出部よりも幅を広く帯状に設けられている。
する駆動回路等が形成されている半導体島相互間、及
び、これらの半導体島と下アームのスイッチング素子に
対する駆動回路等が形成されている半導体島との間に露
出するポリシリコン基板の露出部２２は、本発明による
コンタクトを設けるために他の分離部のポリシリコン基
板の露出部よりも幅を広く帯状に設けられている。
【００２５】このポリシリコン基板の露出部２２には、
図２、図３の拡大図及び断面図に示すように、ＧＮＤま
たは一定電位に接続された金属配線２４が設けられ、そ
の少なくとも１か所にコンタクト２５が設けられて、ポ
リシリコン基板２７の電位がＧＮＤまたは一定電位に固
定されている。コンタクト２５は、ポリシリコン基板上
に設けたｎ形またはｐ形の高濃度半導体層２６を介し
て、その上の金属配線２４とポリシリコン基板２７とを
電気的に接続している。また、コンタクト２５は、コン
タクトの配線のカバレジ緩和のために、基板表面に設け
られる保護用の酸化膜１７に段差を設けて、その部分に
金属配線２４を形成して構成されている。
図２、図３の拡大図及び断面図に示すように、ＧＮＤま
たは一定電位に接続された金属配線２４が設けられ、そ
の少なくとも１か所にコンタクト２５が設けられて、ポ
リシリコン基板２７の電位がＧＮＤまたは一定電位に固
定されている。コンタクト２５は、ポリシリコン基板上
に設けたｎ形またはｐ形の高濃度半導体層２６を介し
て、その上の金属配線２４とポリシリコン基板２７とを
電気的に接続している。また、コンタクト２５は、コン
タクトの配線のカバレジ緩和のために、基板表面に設け
られる保護用の酸化膜１７に段差を設けて、その部分に
金属配線２４を形成して構成されている。
【００２６】前述のように構成される本発明の第１の実
施例が、商用２００Ｖ交流電源を整流した主電源を持つ
インバータモジュール内で動作するインバータ駆動装置
に適用された場合、すでに説明したように、電源のリッ
プル、電源の回生分の電圧、モジュール内の配線のイン
ダクタンスによる跳ね上がり電圧等により、各駆動回路
等が形成されている半導体島には、最大４００〜６００
Ｖの電圧変動が加わることがある。
施例が、商用２００Ｖ交流電源を整流した主電源を持つ
インバータモジュール内で動作するインバータ駆動装置
に適用された場合、すでに説明したように、電源のリッ
プル、電源の回生分の電圧、モジュール内の配線のイン
ダクタンスによる跳ね上がり電圧等により、各駆動回路
等が形成されている半導体島には、最大４００〜６００
Ｖの電圧変動が加わることがある。
【００２７】例えば、図６において、Ｕ相下アームスイ
ッチング素子５がオン状態、かつ、Ｖ相下アームスイッ
チング素子４がオン状態から、Ｖ相下アームスイッチン
グ素子４のみがオフ状態に移る場合、図３において、Ｕ
相上アーム駆動回路が形成されている半導体島１８の電
位がＧＮＤまたは電源電位（１５Ｖ）、かつ、Ｖ相下ア
ーム駆動回路が形成されている半導体島の電位がＧＮＤ
または電源電位の状態から、Ｖ相上アーム駆動回路が形
成される半導体島１９の電位は、急速に２８０Ｖ〜max
６００Ｖまで上昇することがある。このとき、各半導体
島を分離している酸化膜１６の寄生容量Ｃと、電圧の上
昇分ｄｖ/ｄｔとによりＣｄｖ/ｄｔのノイズ電流が発生
し、Ｖ相上アーム駆動回路が形成される半導体島１９か
らポリシリコン基板２７に流れ出てくる。
ッチング素子５がオン状態、かつ、Ｖ相下アームスイッ
チング素子４がオン状態から、Ｖ相下アームスイッチン
グ素子４のみがオフ状態に移る場合、図３において、Ｕ
相上アーム駆動回路が形成されている半導体島１８の電
位がＧＮＤまたは電源電位（１５Ｖ）、かつ、Ｖ相下ア
ーム駆動回路が形成されている半導体島の電位がＧＮＤ
または電源電位の状態から、Ｖ相上アーム駆動回路が形
成される半導体島１９の電位は、急速に２８０Ｖ〜max
６００Ｖまで上昇することがある。このとき、各半導体
島を分離している酸化膜１６の寄生容量Ｃと、電圧の上
昇分ｄｖ/ｄｔとによりＣｄｖ/ｄｔのノイズ電流が発生
し、Ｖ相上アーム駆動回路が形成される半導体島１９か
らポリシリコン基板２７に流れ出てくる。
【００２８】しかし、前述した本発明の実施例によれ
ば、ポリシリコン基板２７の電位がＧＮＤまたは一定電
位に固定されているので、ノイズ電流は、この電位に吸
収されてＵ相上アーム駆動回路が形成されている半導体
島１８に取り込まれることがなく、相互干渉、誤動作を
生じさせることを防止することができる。
ば、ポリシリコン基板２７の電位がＧＮＤまたは一定電
位に固定されているので、ノイズ電流は、この電位に吸
収されてＵ相上アーム駆動回路が形成されている半導体
島１８に取り込まれることがなく、相互干渉、誤動作を
生じさせることを防止することができる。
【００２９】同様に、このノイズ電流が、他の半導体島
内の回路に影響を及ぼすことも防止することができる。
内の回路に影響を及ぼすことも防止することができる。
【００３０】図４は本発明の第２の実施例を説明する図
であり、図の符号は図２の場合と同一である。
であり、図の符号は図２の場合と同一である。
【００３１】この本発明の第２の実施例は、各半導体島
を分離しているポリシリコン基板の露出部２２上に沿っ
て金属配線２４を施した例である。
を分離しているポリシリコン基板の露出部２２上に沿っ
て金属配線２４を施した例である。
【００３２】この実施例は、高電位差の生じる上アーム
駆動回路の各相間の配線、上アーム駆動回路と下アーム
駆動回路の配線が、ポリシリコン基板上の酸化膜１７を
介して寄生容量を生じさせる可能性があるので、この高
電位差のある配線間の寄生容量を緩和するために、金属
配線２４をポリシリコン基板の露出部２２上に沿って施
し、その少なくとも１ヶ所にコンタクト２５を設けたも
のである。
駆動回路の各相間の配線、上アーム駆動回路と下アーム
駆動回路の配線が、ポリシリコン基板上の酸化膜１７を
介して寄生容量を生じさせる可能性があるので、この高
電位差のある配線間の寄生容量を緩和するために、金属
配線２４をポリシリコン基板の露出部２２上に沿って施
し、その少なくとも１ヶ所にコンタクト２５を設けたも
のである。
【００３３】図５は本発明の第３の実施例を説明する図
であり、コンタクト２５を４つの半導体島の角部に設け
た例である。
であり、コンタクト２５を４つの半導体島の角部に設け
た例である。
【００３４】このように、コンタクト２５を４つの半導
体島の角部に設けることにより、コンタクト２５設置の
ために幅広くとられていた半導体島間のポリシリコン基
板の幅を小さくすることができ、チップ面積の縮小化を
図ることができる。
体島の角部に設けることにより、コンタクト２５設置の
ために幅広くとられていた半導体島間のポリシリコン基
板の幅を小さくすることができ、チップ面積の縮小化を
図ることができる。
【００３５】また、コンタクト２５は、酸化膜に、段差
の形状が誘電体分離島の角部の中に入るような形状の段
差２８を設けて、金属配線２４が半導体島の分離酸化膜
にかかり絶縁耐圧が落ちないようにされている。
の形状が誘電体分離島の角部の中に入るような形状の段
差２８を設けて、金属配線２４が半導体島の分離酸化膜
にかかり絶縁耐圧が落ちないようにされている。
【００３６】前述した本発明の各実施例において、コン
タクト２５は、必要に応じて複数個備えることができ
る。また、前述した本発明の実施例は、１つの半導体島
内にモノリシックに駆動回路を構成するとしたが、本発
明は、前述の半導体島内をさらに複数の半導体島を有す
る半導体島群として、この島群に駆動回路を構成するよ
うにしてもよい。
タクト２５は、必要に応じて複数個備えることができ
る。また、前述した本発明の実施例は、１つの半導体島
内にモノリシックに駆動回路を構成するとしたが、本発
明は、前述の半導体島内をさらに複数の半導体島を有す
る半導体島群として、この島群に駆動回路を構成するよ
うにしてもよい。
【００３７】また、前述した本発明の実施例は、本発明
をインバータのスイッチング素子駆動用の回路に適用し
たものとして説明したが、本発明は、上下アームに電力
用スイッチング素子を備える各種装置におけるスイッチ
ング素子の駆動回路等に対しても適用することができ
る。
をインバータのスイッチング素子駆動用の回路に適用し
たものとして説明したが、本発明は、上下アームに電力
用スイッチング素子を備える各種装置におけるスイッチ
ング素子の駆動回路等に対しても適用することができ
る。
【００３８】
【発明の効果】以上説明したように本発明によれば、上
下アームに電力用スイッチング素子を備える電力変換装
置等のスイッチング素子の駆動回路に使用して、駆動回
路間、及び、上アームの素子の駆動回路の各相間の相互
干渉、ノイズによる誤動作を防止し、安定な動作を行う
ことのできる半導体集積回路装置を提供することができ
る。
下アームに電力用スイッチング素子を備える電力変換装
置等のスイッチング素子の駆動回路に使用して、駆動回
路間、及び、上アームの素子の駆動回路の各相間の相互
干渉、ノイズによる誤動作を防止し、安定な動作を行う
ことのできる半導体集積回路装置を提供することができ
る。
【図１】本発明の実施例によるモノリシック構成のイン
バータ駆動装置の機能別配置を示す図である。
バータ駆動装置の機能別配置を示す図である。
【図２】図１のＡ部を拡大して示す本発明の第１の実施
例を説明する図である。
例を説明する図である。
【図３】図２のＢ−Ｂ断面図である。
【図４】本発明の第２の実施例を説明する図である。
【図５】本発明の第３の実施例を説明する図である。
【図６】従来技術を説明するスイッチング素子としてＩ
ＧＢＴを使用する３相インバータの構成を示すブロック
図である。
ＧＢＴを使用する３相インバータの構成を示すブロック
図である。
【図７】駆動回路を１チップで構成した従来技術のドラ
イバーＩＣの構成の一部を示す誘電体分離基板の断面図
である。
イバーＩＣの構成の一部を示す誘電体分離基板の断面図
である。
１ 主電源 ２ 上アームスイッチング素子 ３〜５ 下アームスイッチング素子 ６〜８ 上アーム駆動回路 ９〜１１、２１ 出力段素子 １２ レベルシフト回路 １３ 下アーム駆動回路 １６、１７ 酸化膜 １８〜２０ 半導体島 ２２ ポリシリコン基板の露出部 ２４ 金属配線 ２５ コンタクト ２６ 高濃度半導体層 ２７ ポリシリコン基板
Claims (5)
- 【請求項１】 上アームと下アームとを構成するスイッ
チング素子を駆動する駆動回路が誘電体分離基板内の複
数の半導体島に形成されて構成される半導体集積回路装
置において、前記半導体島相互間に露出する半導体島の
支持体であるポリシリコンの露出部の少なくとも１か所
にコンタクトを設け、これにより、ポリシリコンの電位
をＧＮＤまたは一定電位に固定したことを特徴とする半
導体集積回路装置。 - 【請求項２】 前記コンタクトは、ポリシリコンの表面
に設けられたｎ形またはｐ形の高濃度不純物半導体層を
介して、ポリシリコンとＧＮＤまたは一定電位に接続さ
れた金属配線とを接続するものであることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 上アームと下アームとを構成するスイッ
チング素子を駆動する駆動回路が誘電体分離基板内の複
数の半導体島に形成されて構成される半導体集積回路装
置において、前記半導体島相互間に露出する半導体島の
支持体であるポリシリコンの露出部の少なくとも１か所
にコンタクトを設け、前記コンタクトが設けられる露出
部を、他の露出部より幅を広く帯状とし、前記コンタク
トにより、ポリシリコンの電位をＧＮＤまたは一定電位
に固定したことを特徴とする半導体集積回路装置。 - 【請求項４】 上アームと下アームとを構成するスイッ
チング素子を駆動する駆動回路が誘電体分離基板内の複
数の半導体島に形成されて構成される半導体集積回路装
置において、前記半導体島相互間に露出する半導体島の
支持体であるポリシリコンの露出部に金属配線を施すと
共に、少なくとも１ヵ所にコンタクトを設け、これによ
り、ポリシリコンの電位をＧＮＤまたは一定電位に固定
したことを特徴とする半導体集積回路装置。 - 【請求項５】 前記コンタクトは、４つの半導体島の角
部に設けられることを特徴とする請求項１ないし４のう
ち１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34661292A JP3205099B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34661292A JP3205099B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196630A true JPH06196630A (ja) | 1994-07-15 |
| JP3205099B2 JP3205099B2 (ja) | 2001-09-04 |
Family
ID=18384616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34661292A Expired - Lifetime JP3205099B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3205099B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004007606A (ja) * | 2002-04-22 | 2004-01-08 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
| JP2006081255A (ja) * | 2004-09-08 | 2006-03-23 | Fuji Electric Device Technology Co Ltd | インバータ装置、集積回路チップ及び車両駆動装置 |
| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US7253042B2 (en) | 2001-09-07 | 2007-08-07 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with an extended drain structure |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| WO2014046061A1 (ja) * | 2012-09-18 | 2014-03-27 | 富士電機株式会社 | 半導体装置およびそれを用いた電力変換装置 |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1992
- 1992-12-25 JP JP34661292A patent/JP3205099B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459366B2 (en) | 2001-09-07 | 2008-12-02 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US7253042B2 (en) | 2001-09-07 | 2007-08-07 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with an extended drain structure |
| JP2004007606A (ja) * | 2002-04-22 | 2004-01-08 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
| US7960937B2 (en) | 2004-09-08 | 2011-06-14 | Fuji Electric Systems Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| JP2006081255A (ja) * | 2004-09-08 | 2006-03-23 | Fuji Electric Device Technology Co Ltd | インバータ装置、集積回路チップ及び車両駆動装置 |
| US8405343B2 (en) | 2004-09-08 | 2013-03-26 | Fuji Electric Systems Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| US8664909B2 (en) | 2004-09-08 | 2014-03-04 | Fuji Electric Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US9601613B2 (en) | 2007-02-16 | 2017-03-21 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| WO2014046061A1 (ja) * | 2012-09-18 | 2014-03-27 | 富士電機株式会社 | 半導体装置およびそれを用いた電力変換装置 |
| CN104221148A (zh) * | 2012-09-18 | 2014-12-17 | 富士电机株式会社 | 半导体装置以及使用该半导体装置的功率转换装置 |
| JP5825443B2 (ja) * | 2012-09-18 | 2015-12-02 | 富士電機株式会社 | 半導体装置およびそれを用いた電力変換装置 |
| US9537486B2 (en) | 2012-09-18 | 2017-01-03 | Fuji Electric Co., Ltd. | Semiconductor device and power conversion device using the same |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3205099B2 (ja) | 2001-09-04 |
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