JPH06196659A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06196659A JPH06196659A JP34208692A JP34208692A JPH06196659A JP H06196659 A JPH06196659 A JP H06196659A JP 34208692 A JP34208692 A JP 34208692A JP 34208692 A JP34208692 A JP 34208692A JP H06196659 A JPH06196659 A JP H06196659A
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- JP
- Japan
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- cell transistor
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- bit
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Abstract
(57)【要約】
【目的】 メモリセルの面積を増やすことなく、記憶容
量を増やすことができるＲＯＭを提供する。 【構成】 ＷＯＲＤ線（１，２）にゲート端子が接続さ
れているセルトランジスタ１２（ａ，ｂ）が備えられて
いる。このセルトランジスタ１２（ａ，ｂ）のソース端
子は接地されている。そして、各セルトランジスタ１２
（ａ，ｂ）は２本のＢＩＴ線１，２を受け持ってい
る。、各ＢＩＴ線１とＢＩＴ線２との接続状態は、記憶
するべきデジタルデータの値に応じて規定されている。
ＷＯＲＤ線に選択信号が印加された場合、そのＷＯＲＤ
線にゲート端子が接続されているセルトランジスタ１２
が導通状態となると、そのセルトランジスタ１２のドレ
イン端子に接続されているＢＩＴ線２は「Ｌ」レベルの
信号が表れ、接続されていないＢＩＴ線にはプリチャー
ジされたレベルすなわち「Ｈ」レベルの信号が出力され
る。
量を増やすことができるＲＯＭを提供する。 【構成】 ＷＯＲＤ線（１，２）にゲート端子が接続さ
れているセルトランジスタ１２（ａ，ｂ）が備えられて
いる。このセルトランジスタ１２（ａ，ｂ）のソース端
子は接地されている。そして、各セルトランジスタ１２
（ａ，ｂ）は２本のＢＩＴ線１，２を受け持ってい
る。、各ＢＩＴ線１とＢＩＴ線２との接続状態は、記憶
するべきデジタルデータの値に応じて規定されている。
ＷＯＲＤ線に選択信号が印加された場合、そのＷＯＲＤ
線にゲート端子が接続されているセルトランジスタ１２
が導通状態となると、そのセルトランジスタ１２のドレ
イン端子に接続されているＢＩＴ線２は「Ｌ」レベルの
信号が表れ、接続されていないＢＩＴ線にはプリチャー
ジされたレベルすなわち「Ｈ」レベルの信号が出力され
る。
Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用メモリ、
すなわちいわゆるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）に関するものである。特にＲＯＭのメモリセル
を構成するトランジスタの数を減少させることの可能な
ＲＯＭの構成に関する。
すなわちいわゆるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）に関するものである。特にＲＯＭのメモリセル
を構成するトランジスタの数を減少させることの可能な
ＲＯＭの構成に関する。
【０００２】
【従来の技術】半導体記憶素子、いわゆる半導体メモリ
は家庭用・産業用を問わず様々な種類の機器に用いられ
ている。半導体メモリの一種にいわゆる読み出し専用メ
モリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、ＲＯ
Ｍと称する）がある。このＲＯＭは、あらかじめ所定の
デジタルデータが記憶されており、ユーザは新たにデー
タを書き込むことはできない。しかし、ＲＡＭ（読み出
し及び書き込み可能なメモリ）の多くが電源を遮断する
と、その記憶内容が失われてしまうのに対して、ＲＯＭ
はあらかじめ記憶されたデータが消えてしまうことはな
いので例えばマイクロコンピュータのプログラムやその
他一定のパラメータ等を保持しておくのに使用される。
は家庭用・産業用を問わず様々な種類の機器に用いられ
ている。半導体メモリの一種にいわゆる読み出し専用メ
モリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、ＲＯ
Ｍと称する）がある。このＲＯＭは、あらかじめ所定の
デジタルデータが記憶されており、ユーザは新たにデー
タを書き込むことはできない。しかし、ＲＡＭ（読み出
し及び書き込み可能なメモリ）の多くが電源を遮断する
と、その記憶内容が失われてしまうのに対して、ＲＯＭ
はあらかじめ記憶されたデータが消えてしまうことはな
いので例えばマイクロコンピュータのプログラムやその
他一定のパラメータ等を保持しておくのに使用される。
【０００３】従来のＲＯＭのデータの記憶部分であるメ
モリセルの一部を表す回路図が図２に示されている。図
２に示されているように、従来のＲＯＭのデータ記憶部
分は、複数のＷＯＲＤ線と複数のＢＩＴ線とが、縦方向
及び横方向に張られており、ＷＯＲＤ線とＢＩＴ線との
それぞれの交点に、メモリセルを構成するセルトランジ
スタ１０が設けられている。このセルトランジスタ１０
（ａ，ｂ，ｃ，ｄ）は、そのゲート端子がいずれか１本
のＷＯＲＤ線に接続され、そのソース端子が接地され、
そしてドレイン端子が、記憶すべきデータの内容によっ
てそれぞれ対応するＢＩＴ線に接続又は非接続されてい
る。図２において、ドレイン端子とＢＩＴ線とが接続さ
れている個所は黒丸で示されており、接続されていない
ところは×印で示されている。そして、１つ１つの接続
又は非接続点が１ビットのデータを保持する。
モリセルの一部を表す回路図が図２に示されている。図
２に示されているように、従来のＲＯＭのデータ記憶部
分は、複数のＷＯＲＤ線と複数のＢＩＴ線とが、縦方向
及び横方向に張られており、ＷＯＲＤ線とＢＩＴ線との
それぞれの交点に、メモリセルを構成するセルトランジ
スタ１０が設けられている。このセルトランジスタ１０
（ａ，ｂ，ｃ，ｄ）は、そのゲート端子がいずれか１本
のＷＯＲＤ線に接続され、そのソース端子が接地され、
そしてドレイン端子が、記憶すべきデータの内容によっ
てそれぞれ対応するＢＩＴ線に接続又は非接続されてい
る。図２において、ドレイン端子とＢＩＴ線とが接続さ
れている個所は黒丸で示されており、接続されていない
ところは×印で示されている。そして、１つ１つの接続
又は非接続点が１ビットのデータを保持する。
【０００４】例えば図２に示されたＷＯＲＤ線１に選択
信号が供給されると、図２に示されたセルトランジスタ
１０ａ，１０ｂのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ１０ａ，１０ｂが導通状態とな
る。その結果、図２のＢＩＴ線１は、セルトランジスタ
１０ａのドレイン端子と接続されているので、ＢＩＴ線
１には「Ｌ」のデータが表れる。一方、ＢＩＴ線２に
は、セルトランジスタ１０ｂのドレイン端子とは接続さ
れていないので、ＢＩＴ線２には、「Ｈ」のデータが表
れる。そして、それぞれ表れたデータが外部に読み出さ
れることになる。なお、各ＢＩＴ線はデータ読み出しの
際にそれぞれ「Ｈ」レベルにプリチャージされるため、
前述したように導通状態となったセルトランジスタ（上
述の例ではセルトランジスタ１０ｂ）のドレイン端子に
接続されていないＢＩＴ線には「Ｈ」のデータが出力さ
れることになる。
信号が供給されると、図２に示されたセルトランジスタ
１０ａ，１０ｂのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ１０ａ，１０ｂが導通状態とな
る。その結果、図２のＢＩＴ線１は、セルトランジスタ
１０ａのドレイン端子と接続されているので、ＢＩＴ線
１には「Ｌ」のデータが表れる。一方、ＢＩＴ線２に
は、セルトランジスタ１０ｂのドレイン端子とは接続さ
れていないので、ＢＩＴ線２には、「Ｈ」のデータが表
れる。そして、それぞれ表れたデータが外部に読み出さ
れることになる。なお、各ＢＩＴ線はデータ読み出しの
際にそれぞれ「Ｈ」レベルにプリチャージされるため、
前述したように導通状態となったセルトランジスタ（上
述の例ではセルトランジスタ１０ｂ）のドレイン端子に
接続されていないＢＩＴ線には「Ｈ」のデータが出力さ
れることになる。
【０００５】このように、従来のＲＯＭにおいては、Ｗ
ＯＲＤ線とＢＩＴ線との交点毎にセルトランジスタ１０
が設けられ、それぞれのドレイン端子がＢＩＴ線と接続
されるか否かによりデータが記憶されている。すなわ
ち、ＷＯＲＤ線とＢＩＴ線との交点毎に１ビットのデー
タが記憶され、１ビットのデータの記憶に１個のセルト
ランジスタ１０が必要である。
ＯＲＤ線とＢＩＴ線との交点毎にセルトランジスタ１０
が設けられ、それぞれのドレイン端子がＢＩＴ線と接続
されるか否かによりデータが記憶されている。すなわ
ち、ＷＯＲＤ線とＢＩＴ線との交点毎に１ビットのデー
タが記憶され、１ビットのデータの記憶に１個のセルト
ランジスタ１０が必要である。
【０００６】
【発明が解決しようとする課題】このように、従来のＲ
ＯＭにおいては、１ビットのデータに対して１個のセル
トランジスタが設けられていたので、１ビットのデータ
を記憶する部分、すなわちメモリセルの面積はセルトラ
ンジスタの大きさに強く依存してしまった。従って、従
来のＲＯＭにおいてはそれぞれのメモリセルの面積を小
さくするためにはセルトランジスタを小さくする必要が
ある。しかしながら、このセルトランジスタはＢＩＴ線
を駆動するため、一定の駆動能力が必要であり、小さく
するには限界がある。
ＯＭにおいては、１ビットのデータに対して１個のセル
トランジスタが設けられていたので、１ビットのデータ
を記憶する部分、すなわちメモリセルの面積はセルトラ
ンジスタの大きさに強く依存してしまった。従って、従
来のＲＯＭにおいてはそれぞれのメモリセルの面積を小
さくするためにはセルトランジスタを小さくする必要が
ある。しかしながら、このセルトランジスタはＢＩＴ線
を駆動するため、一定の駆動能力が必要であり、小さく
するには限界がある。
【０００７】この課題を解決するために、例えば特公昭
５７−５１１９５号公報には、データに応じてメモリセ
ルの列を省略することによりメモリセルの個数を減少さ
せることの可能な半導体記憶装置が開示されている。し
かしながら、この記憶装置は記憶するデータの値に応じ
て記憶容量が定まるため、データが決まるまでは具体的
な記憶容量が決められないという不便な点がある。
５７−５１１９５号公報には、データに応じてメモリセ
ルの列を省略することによりメモリセルの個数を減少さ
せることの可能な半導体記憶装置が開示されている。し
かしながら、この記憶装置は記憶するデータの値に応じ
て記憶容量が定まるため、データが決まるまでは具体的
な記憶容量が決められないという不便な点がある。
【０００８】本発明は、上記課題に鑑みなされたもの
で、その目的は、１個のセルトランジスタに複数のビッ
トを記憶させることにより、セルトランジスタを小さく
することなく多くの情報を記憶することができるＲＯＭ
を提供することである。
で、その目的は、１個のセルトランジスタに複数のビッ
トを記憶させることにより、セルトランジスタを小さく
することなく多くの情報を記憶することができるＲＯＭ
を提供することである。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために、複数のワード線と、複数のビット線
と、前記ワード線の中の一本のワード線と前記ビット線
の中の所定の複数のビット線との組ごとに対応して設け
られたセルトランジスタであって、そのゲート端子が前
記対応する組の一本のワード線に接続され、ソース端子
が接地され、記憶されるデータの値に応じて前記対応す
る組の複数のビット線がそれぞれドレイン端子に接続ま
たは非接続されている複数のセルトランジスタと、を備
え、前記各セルトランジスタは、そのゲート端子に接続
されている前記ワード線に選択信号が印加された場合、
そのドレイン端子に接続されている前記対応するビット
線に対して接地電位の信号を出力することを特徴とする
読みだし専用半導体メモリである。
解決するために、複数のワード線と、複数のビット線
と、前記ワード線の中の一本のワード線と前記ビット線
の中の所定の複数のビット線との組ごとに対応して設け
られたセルトランジスタであって、そのゲート端子が前
記対応する組の一本のワード線に接続され、ソース端子
が接地され、記憶されるデータの値に応じて前記対応す
る組の複数のビット線がそれぞれドレイン端子に接続ま
たは非接続されている複数のセルトランジスタと、を備
え、前記各セルトランジスタは、そのゲート端子に接続
されている前記ワード線に選択信号が印加された場合、
そのドレイン端子に接続されている前記対応するビット
線に対して接地電位の信号を出力することを特徴とする
読みだし専用半導体メモリである。
【００１０】
【作用】本発明におけるセルトランジスタは、記憶する
べきデータの値に応じて、対応する複数のＢＩＴ線と接
続又は非接続されている。そして、接続しているＢＩＴ
線に対しては接地電位の電位の信号を出力する。そし
て、ドレイン端子に接続されていないＢＩＴ線には、所
定の電位の他の信号が表れる。従って、ＢＩＴ線をセル
トランジスタのドレイン端子に接続するか否かによっ
て、１ビットのデジタルデータの記憶がなされ、セルト
ランジスタ１個当たり複数のビットのデジタルデータが
記憶される。
べきデータの値に応じて、対応する複数のＢＩＴ線と接
続又は非接続されている。そして、接続しているＢＩＴ
線に対しては接地電位の電位の信号を出力する。そし
て、ドレイン端子に接続されていないＢＩＴ線には、所
定の電位の他の信号が表れる。従って、ＢＩＴ線をセル
トランジスタのドレイン端子に接続するか否かによっ
て、１ビットのデジタルデータの記憶がなされ、セルト
ランジスタ１個当たり複数のビットのデジタルデータが
記憶される。
【００１１】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１２】図１には、本発明の好適な実施例であるＲ
ＯＭのデータ記憶部分の部分回路図が示されている。図
１に示されているのは、図２に示されている従来のＲＯ
Ｍの回路図と同等の機能を有する部分回路図である。す
なわち、２本のＷＯＲＤ線１及びＷＯＲＤ線２と、２本
のＢＩＴ線１とＢＩＴ線２に対応する記憶部分である。
ＯＭのデータ記憶部分の部分回路図が示されている。図
１に示されているのは、図２に示されている従来のＲＯ
Ｍの回路図と同等の機能を有する部分回路図である。す
なわち、２本のＷＯＲＤ線１及びＷＯＲＤ線２と、２本
のＢＩＴ線１とＢＩＴ線２に対応する記憶部分である。
【００１３】本実施例において特徴的なことは、セルト
ランジスタ１２には、複数のビット線が対応しているこ
とである。本実施例においてはセルトランジスタ１２
ａ，１２ｂにはそれぞれ２本のビット線１，２が対応し
ている。そして、記憶すべきデータに応じて、このセル
トランジスタ１２（ａ，ｂ）のドレイン端子とそれぞれ
のビット線１，２とが接続又は非接続されている。図１
中、ドレイン端子とＢＩＴ線が接続されているところは
黒丸で示され、接続されていないところは×印で示され
ている。本実施例においてはこのように１つのセルトラ
ンジスタ１２に対して複数のＢＩＴ線１，２を駆動させ
たので記憶容量に対するセルトランジスタ１２の個数が
図２に示された従来の方式に比べて１／２となってい
る。
ランジスタ１２には、複数のビット線が対応しているこ
とである。本実施例においてはセルトランジスタ１２
ａ，１２ｂにはそれぞれ２本のビット線１，２が対応し
ている。そして、記憶すべきデータに応じて、このセル
トランジスタ１２（ａ，ｂ）のドレイン端子とそれぞれ
のビット線１，２とが接続又は非接続されている。図１
中、ドレイン端子とＢＩＴ線が接続されているところは
黒丸で示され、接続されていないところは×印で示され
ている。本実施例においてはこのように１つのセルトラ
ンジスタ１２に対して複数のＢＩＴ線１，２を駆動させ
たので記憶容量に対するセルトランジスタ１２の個数が
図２に示された従来の方式に比べて１／２となってい
る。
【００１４】次に、本実施例の動作を説明する。例えば
ＷＯＲＤ線１に選択信号が印加された場合には、セルト
ランジスタ１２ａのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ１２ａがＯＮ作動、すなわち導通
状態となる。その結果、このセルトランジスタ１２ａと
接続しているＢＩＴ線１には接地電位が表れる。一方、
セルトランジスタ１２ａのドレイン端子に接続していな
いＢＩＴ線２には、セルトランジスタ１２ａによっては
駆動されず、プリチャージされた電位をそのまま保持す
る。プリチャージは、接地電位とは異なる例えば「Ｈ」
レベルで行われる。
ＷＯＲＤ線１に選択信号が印加された場合には、セルト
ランジスタ１２ａのゲート端子にこの選択信号が印加さ
れ、セルトランジスタ１２ａがＯＮ作動、すなわち導通
状態となる。その結果、このセルトランジスタ１２ａと
接続しているＢＩＴ線１には接地電位が表れる。一方、
セルトランジスタ１２ａのドレイン端子に接続していな
いＢＩＴ線２には、セルトランジスタ１２ａによっては
駆動されず、プリチャージされた電位をそのまま保持す
る。プリチャージは、接地電位とは異なる例えば「Ｈ」
レベルで行われる。
【００１５】このようにして、ＢＩＴ線１には、接地電
位すなわち「Ｌ」レベルの信号が出力され、ＢＩＴ線２
には、「Ｈ」レベルの信号が出力される。これは、図２
に示された従来のＲＯＭと同様の結果である。
位すなわち「Ｌ」レベルの信号が出力され、ＢＩＴ線２
には、「Ｈ」レベルの信号が出力される。これは、図２
に示された従来のＲＯＭと同様の結果である。
【００１６】以下、同様にしてＷＯＲＤ線２に対してア
クセスが行われた場合にも、ＢＩＴ線１、２にはセルト
ランジスタ１２ｂのドレイン端子との接続状態に応じた
値の信号が出力される。
クセスが行われた場合にも、ＢＩＴ線１、２にはセルト
ランジスタ１２ｂのドレイン端子との接続状態に応じた
値の信号が出力される。
【００１７】本実施例においては１つのセルトランジス
タ１２（ａ，ｂ）の負荷は２本のＢＩＴ線１，２であ
る。従って、ＢＩＴ線の容量は２倍となるが、各ＷＯＲ
Ｄ線（１，２）に接続するセルトランジスタ１２（ａ，
ｂ）の個数は従来方式と比べて１／２となるので、ＷＯ
ＲＤ線（１，２）に接続する負荷の大きさは１／２とな
る。従ってＷＯＲＤ線（１，２）の駆動に関しては、従
来方式よりその速度は早くなる。この結果本実施例に係
るＲＯＭのアクセス速度は従来方式と比べて遅くなるこ
とはないと予想される。一方、セルトランジスタ１２の
個数が従来方式と比べて１／２となるのでメモリセルの
占める面積も１／２程度となる。
タ１２（ａ，ｂ）の負荷は２本のＢＩＴ線１，２であ
る。従って、ＢＩＴ線の容量は２倍となるが、各ＷＯＲ
Ｄ線（１，２）に接続するセルトランジスタ１２（ａ，
ｂ）の個数は従来方式と比べて１／２となるので、ＷＯ
ＲＤ線（１，２）に接続する負荷の大きさは１／２とな
る。従ってＷＯＲＤ線（１，２）の駆動に関しては、従
来方式よりその速度は早くなる。この結果本実施例に係
るＲＯＭのアクセス速度は従来方式と比べて遅くなるこ
とはないと予想される。一方、セルトランジスタ１２の
個数が従来方式と比べて１／２となるのでメモリセルの
占める面積も１／２程度となる。
【００１８】以上述べたように本実施例によれば、セル
トランジスタの大きさを小さくすることなく、メモリセ
ルの占める面積を１／２程度にすることができるので、
同容量のＲＯＭを構成する場合、従来の方式と比べてチ
ップ面積を１／２程度とすることができる。換言すれ
ば、チップ面積を従来と同様の大きさとすれば、従来方
式と比べて２倍の記憶容量が実現され得る。
トランジスタの大きさを小さくすることなく、メモリセ
ルの占める面積を１／２程度にすることができるので、
同容量のＲＯＭを構成する場合、従来の方式と比べてチ
ップ面積を１／２程度とすることができる。換言すれ
ば、チップ面積を従来と同様の大きさとすれば、従来方
式と比べて２倍の記憶容量が実現され得る。
【００１９】
【発明の効果】以上述べたように、本発明によれば１つ
のセルトランジスタに対して複数のＢＩＴ線を受け持た
せたので、複数のビットのデジタルデータを、１個のセ
ルトランジスタで駆動・出力させることができる。従っ
て、従来デジタルデータの１ビット毎に必要であったセ
ルトランジスタの個数を減少させることができる。その
結果、従来方式と同容量のＲＯＭを、１／２の面積のチ
ップで構成することができる。換言すれば、チップ面積
を従来方式と同様とすれば、従来方式の２倍の記憶容量
を有するＲＯＭが構成できるという効果を有する。
のセルトランジスタに対して複数のＢＩＴ線を受け持た
せたので、複数のビットのデジタルデータを、１個のセ
ルトランジスタで駆動・出力させることができる。従っ
て、従来デジタルデータの１ビット毎に必要であったセ
ルトランジスタの個数を減少させることができる。その
結果、従来方式と同容量のＲＯＭを、１／２の面積のチ
ップで構成することができる。換言すれば、チップ面積
を従来方式と同様とすれば、従来方式の２倍の記憶容量
を有するＲＯＭが構成できるという効果を有する。
【図１】本発明の実施例に係るＲＯＭの部分回路図であ
る。
る。
【図２】従来方式のＲＯＭの部分回路図である。
【符号の説明】 １２ａ，１２ｂ セルトランジスタ
Claims (1)
- 【請求項１】 複数のワード線と、 複数のビット線と、 前記ワード線の中の一本のワード線と前記ビット線の中
の所定の複数のビット線との組ごとに対応して設けられ
たセルトランジスタであって、そのゲート端子が前記対
応する組の一本のワード線に接続され、ソース端子が接
地され、記憶されるデータの値に応じて前記対応する組
の複数のビット線がそれぞれドレイン端子に接続または
非接続されている複数のセルトランジスタと、 を備え、 前記各セルトランジスタは、そのゲート端子に接続され
ている前記ワード線に選択信号が印加された場合、その
ドレイン端子に接続されている前記対応するビット線に
対して接地電位の信号を出力することを特徴とする読み
出し専用半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34208692A JPH06196659A (ja) | 1992-12-22 | 1992-12-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34208692A JPH06196659A (ja) | 1992-12-22 | 1992-12-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196659A true JPH06196659A (ja) | 1994-07-15 |
Family
ID=18351054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34208692A Pending JPH06196659A (ja) | 1992-12-22 | 1992-12-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252232A (ja) * | 2003-12-26 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | 有価証券並びにチップ搭載物、及びそれらの作製方法 |
| US8662402B2 (en) | 2003-12-26 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
-
1992
- 1992-12-22 JP JP34208692A patent/JPH06196659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252232A (ja) * | 2003-12-26 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | 有価証券並びにチップ搭載物、及びそれらの作製方法 |
| US8662402B2 (en) | 2003-12-26 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
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