JPH06196693A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH06196693A
JPH06196693A JP4343931A JP34393192A JPH06196693A JP H06196693 A JPH06196693 A JP H06196693A JP 4343931 A JP4343931 A JP 4343931A JP 34393192 A JP34393192 A JP 34393192A JP H06196693 A JPH06196693 A JP H06196693A
Authority
JP
Japan
Prior art keywords
layer
contact
titanium
semiconductor device
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4343931A
Other languages
English (en)
Inventor
Takehito Yoshida
岳人 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4343931A priority Critical patent/JPH06196693A/ja
Publication of JPH06196693A publication Critical patent/JPH06196693A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 本発明は大規模集積回路における低抵抗・低
接合リーク電流の微細コンタクトを形成を目的とする。 【構成】 コンタクト底部の高濃度拡散層3に接して選
択的にC54結晶構造チタニウムダイシリサイド層9を形
成した後、直接窒化チタニウム層6を形成するような構
成を特徴とする。 【効果】 C54結晶構造チタニウムダイシリサイド層(Ti
Si2)を形成した後の熱処理過程ではTiSi2の体積変化が
ないので、上層のTiN層にボイドを生じさせることがな
い。このことにより、半導体装置における微細コンタク
ト形成においてオーミック性低コンタクト抵抗でコンタ
クト下部のp-n接合特性が良好である半導体装置を提供
することが可能となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高集積度・高信頼性高
集積度の配線を有する半導体装置の製造方法に関するも
のである。
【0002】
【従来の技術】半導体集積回路の高集積化にともなって
その構成要素であるシリコン基板上の活性高濃度拡散層
(例えばMOSトランジスタにおけるソース/ドレイン領域
あるいはバイポーラトランジスタにおけるエミッタ/ベ
ース領域)では、p-n接合深さが浅くなるとともに金属
配線との接触界面部分(コンタクト部)も縮小される
が、かかる半導体装置においては、この界面における電
気抵抗(コンタクト抵抗)をオーミック性でかつ低抵抗
に保つ目的と、金属配線層を構成する金属元素がシリコ
ン基板中に拡散することを抑制する目的で、金属配線層
とシリコン基板上の高濃度拡散層との間に中間層(バリ
アメタル)を設けることが不可欠となってくる。またこ
のことは多結晶シリコンにて形成された電極あるいは抵
抗体に対するコンタクト形成に際しても同様である。例
えば金属配線層としてAl-Si-Cu合金を用いた場合、バリ
アメタルとして窒化チタニウム薄膜 (TiN)が挙げられ
る。この窒化チタニウム薄膜は形成法によっては500
℃ の熱処理においてもAl 及びCuのシリコン基板への拡
散を抑制し得る極めて有効なバリア性を有する。このこ
とは例えばジャーナル・オブ・バキューム・サイエンス・ア
ンド・テクノロジー 21(1982)第14頁から第
18頁(J. Vac. Sci. Technol., 21 (1982) pp14-18)
に報告されている。しかし窒化チタニウムバリアメタル
はコンタクト抵抗が特にp+ 拡散層上において高抵抗と
なるので、これを低抵抗化する目的で窒化チタニウム層
とシリコン基板高濃度拡散層との中間にさらに金属チタ
ニウム (Ti) 層を設けることが不可欠となる。このこと
は例えばシン・ソリッド・フィルムス 96(1982)
第327頁から第345頁(Thin Solid Films, 96 (19
82) pp327-345)に記載されている。
【0003】さらにp+ 拡散層へのコンタクト抵抗低減
を促進するため、このTiN/Ti積層配線を600 ℃以上850
℃以下の温度で熱処理する方法がある。この熱処理によ
りTi/シリコン基板界面において、結晶チタニウムダイ
シリサイドが形成され、p-型シリコンに対するショット
キー障壁高さがさらに低下することにより、p+拡散層に
対するオーミックコンタクト抵抗も低下する(例えばジ
ャーナル・オブ・アプライド・フィジックス 70(19
91)第827頁から第832頁 ( J. Appl. Phys., 7
0 (1991) pp827-832))。さらにこの結晶チタニウムダ
イシリサイドの方法は、コンタクト下部のn+-p接合の信
頼性向上にも極めて有効であることが報告されている。
例えばインターナショナル・リライアビリテイー・フィジ
ックス・シンポジウム(1992)第344頁から第3
48頁 (Int. Reliability PhysicsSymposium (1992) p
p344-348)。
【0004】上記の方法を総合してオーミックコンタク
トを形成する従来の方法の工程断面図を図2に示す.素
子分離絶縁膜2としてのシリコン熱酸化膜パターンとn
型ウエル領域がが形成された、面方位(100)のシリコン
基板1に対して高濃度拡散層3を形成するに際して、こ
れがn+拡散層の場合は、ヒ素(As)をイオン注入法により
導入する。p+拡散層の場合はフッ化ホウ素(BF2)をn型ウ
エル領域にイオン注入した。次にCVD法によるシリコン
酸化膜からなる層間絶縁膜4を堆積した後、窒素雰囲気
中で900 ℃、30分間の熱処理を行うことにより、高濃度
拡散層3として拡散深さ0.2ミクロン程度のn+拡散層と
拡散深さ0.25ミクロン程度のp+拡散層が形成される。層
間絶縁膜4に対して高濃度拡散層3まで貫通するコンタ
クトホールをドライエッチング法により開口し、湿式法
による洗浄とシリコン自然酸化膜除去を行った直後、ス
パッタ堆積法により金属チタニウム層8(30 nm)と窒化
チタニウム層6(100 nm)から成る2層膜をスパッタ連続
堆積法により成膜する。但し窒化チタニウム層6は反応
性スパッタ法を用いた。このとき金属チタニウム層8が
下層に配置され、高濃度拡散層3と直接接触するものと
する(図 2(a))。次に窒素雰囲気の電気炉にて800 -
850 ℃、5 分間の熱処理を行うことにより、コンタクト
底部にて高濃度拡散層3に接した金属チタニウム層8は
厚さ約50 nmのC54結晶構造チタニウムダイシリサイド5
に相転移する。このC54結晶構造チタニウムダイシリサ
イド5はチタニウムシリサイドの中で最も熱力学的に安
定な相であるとともに、p型シリコンに対するショット
キー障壁高さが0.57 eVと低いため低抵抗オーミックコ
ンタクトを形成するためには最適な導電性材料である
(図2(b))。この後窒化チタニウム層6の上層にスパ
ッタ堆積法によりAl-Si-Cu金属配線層7を700 nm成膜
し、通常のフォトリソグラフィの方法によるフォトレジ
ストのパターン形成と、Al-Si-Cu金属配線層7(700 n
m)、窒化チタニウム層6(100 nm)、金属チタニウム層
8(30 nm)から成る積層膜に対するドライエッチングを
施すことにより、積層金属配線層を形成することができ
る(図2(c))。最後に水素と窒素の混合フォーミング
ガス中で450 ℃、15 分間の熱処理を行いオーミックコ
ンタクトが完成する。
【0005】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、600 ℃以上850 ℃以下の熱処理の過程
で、初期のTi層がTiN層の下部において結晶チタニウム
ダイシリサイドに相転移する(800 ℃以上ではC54結晶
構造チタニウムダイシリサイド)過程で体積変化を伴う
ので上層のTiN層にボイド10を生じさせることがあ
る。この状況は図2(b)(c)に示したとおりである。これ
はTiN層におけるバリア性を著しく損なう現象であり、T
iN 層の上層に構成されている金属配線層を構成する元
素であるAlあるいはCu のシリコン基板中への拡散を招
く。これはコンタクト下部のp-n接合の特性を劣化させ
る原因となる。本発明は上記の問題点に鑑み成されたも
のであって、半導体装置における微細コンタクト形成に
おいて低抵抗オーミック性コンタクトでコンタクト下部
のp-n接合特性が良好である半導体装置を提供すること
を目的とする。
【0006】
【課題を解決するための手段】本発明は上記問題点を解
決するため、コンタクト底部に高濃度拡散層に接して選
択的にC54結晶構造チタニウムダイシリサイド層を形成
した後、窒化チタニウム層を形成するよう構成されたも
のである。
【0007】
【作用】本発明は上記した構成によって、半導体装置に
おける微細コンタクト形成において低抵抗オーミック性
コンタクトでありかつ、コンタクト下部のp-n接合特性
を良好に保つ半導体装置を製造することが可能となる。
【0008】
【実施例】図1に上記本発明の一実施例における半導体
装置のオーミックコンタクト構造を形成する工程断面図
を示す。素子分離絶縁膜2としてのシリコン熱酸化膜パ
ターンとn型ウエル領域がが形成された、面方位(100)の
シリコン基板1に対して高濃度拡散層3を形成するに際
して、これがn+拡散層の場合は、ヒ素(As)をイオン注入
法により導入する。注入条件は、ドーズ量 5X1015 /cm
2、エネルギー 80 keVとした。p+拡散層の場合はフッ化
ホウ素(BF2)をドーズ量 3X1015 /cm2、エネルギー 40 k
eVの条件でn型領域にイオン注入した。次にCVD法による
シリコン酸化膜700 nmからなる層間絶縁膜4を堆積した
後、窒素雰囲気中で900 ℃、30分間の熱処理を行うこと
により、高濃度拡散層3として拡散深さ0.22ミクロンの
n+拡散層と拡散深さ0.28ミクロンのp+拡散層が形成され
る。層間絶縁膜4に対して高濃度拡散層3まで貫通する
コンタクトホールをドライエッチング法により開口し、
湿式法による洗浄とシリコン自然酸化膜除去を行った直
後、スパッタ堆積法により金属チタニウム層8(30 nm)
と窒化チタニウム層6(10 nm)から成る2層膜をスパッ
タ連続堆積法により成膜する。但し窒化チタニウム層6
は反応性スパッタ法を用いた。このとき金属チタニウム
層8が下層に配置され、高濃度拡散層3と直接接触する
ものとする(図1(a))。次に高濃度拡散層3に接した
金属チタニウム層8を選択的にシリサイド化する目的
で、窒素雰囲気の電気炉にて650 ℃、5分間の熱処理を
行う。このとき通常の電気炉で金属チタニウム層8を熱
処理すると酸素の混入により、金属チタニウム層8が酸
化されてしまう可能性があるが、本発明の場合は上層の
窒化チタニウム薄膜6がこの酸化を抑制する作用をもつ
ため問題がない。この熱処理によりコンタクト底部にて
高濃度拡散層3に接した金属チタニウム層8はC49結晶
構造チタニウムダイシリサイド9となり、層間絶縁膜4
に接した金属チタニウム層8は窒化チタニウム層6とな
る(図1(b))。次に硫酸と過酸化水素の混合溶液の煮
沸による湿式処理により、窒化チタニウム薄膜6のみを
選択的に除去する。この時コンタクト底部のC49結晶構
造チタニウムダイシリサイド8は除去されずに残る(図
1(c))。この時点で再度、窒素雰囲気の電気炉にて850
℃、5 分間の熱処理を行うことにより、コンタクト底
部にて高濃度拡散層3に接したC49結晶構造チタニウム
ダイシリサイド9は厚さ50 nmのC54結晶構造チタニウム
ダイシリサイド5に相変態する。このC54結晶構造チタ
ニウムダイシリサイド5はチタニウムシリサイドの中で
最も熱力学的に安定な相であるとともに、p型シリコン
に対するショットキー障壁高さが0.57 eVと低いため低
抵抗オーミックコンタクトを形成するためには最適な導
電性材料である(図1(d))。ここで再度窒化チタニウ
ム層6を100 nm反応性スパッタリング法により堆積す
る。必要に応じてこの窒化チタニウム薄膜6のバリア性
を向上させるために窒素雰囲気にて650 ℃、5 分間の熱
処理を行う。この温度範囲ではすでに安定な相であるC5
4結晶構造チタニウムダイシリサイド5は体積変化を起
こさないので、上層の窒化チタニウム層6にボイドを発
生させる問題は生じない(図1(e))。この後窒化チタ
ニウム層6の上層にスパッタ堆積法によりAl-Si-Cu金属
配線層7を700 nm成膜し、通常のフォトリソグラフィの
方法によるフォトレジストのパターン形成と、Al-Si-Cu
金属配線層7と窒化チタニウム層6(100 nm)から成る積
層膜に対するドライエッチングを施すことにより、積層
金属配線層を形成することができる(図1(f))。最後
に水素と窒素の混合フォーミングガス中で450℃、15 分
間の熱処理を行いオーミックコンタクトが完成する。
【0009】
【発明の効果】以上のように本発明は、半導体装置にお
ける微細コンタクト形成において、コンタクト底部の高
濃度拡散層に接して選択的にC54結晶構造チタニウムダ
イシリサイド層を形成した後、窒化チタニウム層を形成
するよう構成することにより、オーミック性の低抵抗コ
ンタクトでありかつ、コンタクト下部のp-n接合特性が
良好である半導体装置の製造に大きく寄与するものであ
る。
【図面の簡単な説明】
【図1】本発明の一実施例における半導体装置のオーミ
ックコンタクト構造を示す断面模式図
【図2】従来の方法における半導体装置の製造方法を用
いて、半導体装置のオーミックコンタクト構造を形成す
る工程断面図
【符号の説明】
1 シリコン基板 2 素子分離絶縁膜 3 高濃度拡散層 4 層間絶縁膜 5 C54結晶構造チタニウムダイシリサイド 6 窒化チタニウム層 7 Al-Si-Cu金属配線層 8 金属チタニウム層 9 C49結晶構造チタニウムダイシリサイド 10 ボイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/90 C 7514−4M

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に形成された高濃度拡散層と
    金属配線層のオーミックコンタクトを形成する半導体装
    置の製造方法であって、前記高濃度拡散層上に存在する
    層間絶縁膜に接続孔を開孔し、前記接続孔部分にて前記
    高濃度拡散層に接して選択的にチタニウムシリサイドを
    形成する工程と、熱処理により前記チタニウムシリサイ
    ドをC54結晶構造のチタニウムダイシリサイド層に相転
    移させた後、前記チタニウムシリサイドに接する材質が
    窒化チタニウム層である金属配線層を形成する工程を特
    徴とする半導体装置の製造方法。
JP4343931A 1992-12-24 1992-12-24 半導体装置の製造方法 Pending JPH06196693A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4343931A JPH06196693A (ja) 1992-12-24 1992-12-24 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4343931A JPH06196693A (ja) 1992-12-24 1992-12-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH06196693A true JPH06196693A (ja) 1994-07-15

Family

ID=18365357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4343931A Pending JPH06196693A (ja) 1992-12-24 1992-12-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH06196693A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274045A (ja) * 1995-01-30 1996-10-18 Nec Corp 半導体装置の製造方法
JP2000188264A (ja) * 1998-11-24 2000-07-04 Hyundai Electronics Ind Co Ltd タングステンビットラインの形成方法
JP2008147227A (ja) * 2006-12-06 2008-06-26 Seiko Epson Corp 電気光学装置の製造方法、及び電気光学装置、並びに電子機器
JP2016219788A (ja) * 2015-05-20 2016-12-22 三星電子株式会社Samsung Electronics Co.,Ltd. 金属−二次元物質−半導体の接合を含む半導体素子

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274045A (ja) * 1995-01-30 1996-10-18 Nec Corp 半導体装置の製造方法
JP2000188264A (ja) * 1998-11-24 2000-07-04 Hyundai Electronics Ind Co Ltd タングステンビットラインの形成方法
JP2008147227A (ja) * 2006-12-06 2008-06-26 Seiko Epson Corp 電気光学装置の製造方法、及び電気光学装置、並びに電子機器
JP2016219788A (ja) * 2015-05-20 2016-12-22 三星電子株式会社Samsung Electronics Co.,Ltd. 金属−二次元物質−半導体の接合を含む半導体素子
US10790356B2 (en) 2015-05-20 2020-09-29 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US11342414B2 (en) 2015-05-20 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US12040360B2 (en) 2015-05-20 2024-07-16 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact

Similar Documents

Publication Publication Date Title
US4551908A (en) Process of forming electrodes and interconnections on silicon semiconductor devices
JP3285934B2 (ja) 半導体装置の製造方法
US5217923A (en) Method of fabricating a semiconductor device having silicided source/drain regions
US6291344B1 (en) Integrated circuit with improved contact barrier
KR940010907B1 (ko) 실리사이드구조를 갖춘 반도체장치와 그 제조방법
US5856698A (en) Second implanted matrix for agglomeration control and thermal stability
JPH0523055B2 (ja)
JPS60226163A (ja) シヨツトキ−バイポ−ラトランジスタを有するcmos構造を製造する方法
KR20030044800A (ko) 저저항 게이트 전극을 구비하는 반도체 장치
JPS6152584B2 (ja)
JPH04290224A (ja) 半導体装置の製造方法
JPH0661177A (ja) 半導体集積回路装置およびその製造方法
JPH06196693A (ja) 半導体装置の製造方法
JPH0550129B2 (ja)
US5021358A (en) Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
JPH06204167A (ja) 半導体装置の製造方法
JPH06151356A (ja) 半導体装置及び半導体装置の製造方法
GB2177255A (en) VLSI MOSFET circuits using refractory metal and/or refractory metal silicide
JPS63227018A (ja) 半導体装置の製造方法
JPH0529255A (ja) 半導体装置及びその製造方法
EP0292042B1 (en) Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
JPH0653237A (ja) 半導体素子の製造方法
JPS59208772A (ja) 半導体装置の製造方法
JPS59110115A (ja) 半導体装置の製造方法
JPS63227019A (ja) 半導体装置の製造方法