JPH06196993A - Ｍｏｓ型半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＮＭＯＳ型トランジスタのみを用いたトラン
スファーゲートを使用した半導体集積回路において、貫
通電流の流れる期間が短い半導体集積回路を得ること。 【構成】 電源電圧にクランプするクランプ回路１００
を、２つのＰＭＯＳ型トランジスタＴｒ５ａ、ｂの直列
回路により構成する。その結果、１つのＰＭＯＳ型トラ
ンジスタには、電源電圧ＶDDのほぼ半分の電圧しか加わ
らないため、より低いゲート電圧で非導通状態となる。
従って、クランプ回路１００が導通状態から非導通状態
へ変化するのが迅速になり、貫通電流が流れる期間が短
くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、特
に、ＮＭＯＳトランジスタのみを用いたトランスファー
ゲートを用いて構成されたＭＯＳ型半導体集積回路に関
する。

【０００２】

【従来の技術】従来、トランスファーゲートは、電気信
号のＯＮ／ＯＦＦを行う回路として幅広く用いられてお
り、このようなトランスファーゲートはＰＭＯＳ型トラ
ンジスタと、ＮＭＯＳ型トランジスタを並列に接続する
ことにより構成されている。図８には、このようなトラ
ンスファーゲートを用いたセレクタの回路の例が示され
ている。図８に示されているセレクタは、ＡとＢとの２
つの入力を有し、いずれか一方の信号をＣに出力するセ
レクタである。図８中、トランジスタ１０ｐ、１０ｎと
で一つのトランスファーゲート１２を構成し、またトラ
ンジスタ１４ｐと１４ｎとでもう一つのトランスファー
ゲート１６を構成している。トランスファーゲート１２
と１６とには、それぞれ反対の極性のセレクト信号が供
給されている。この結果常にいずれか一方の、トランス
ファーゲート（１４もしくは１６）が導通し、他方のト
ランスファーゲートは非導通状態となる。

【０００３】図８のトランスファーゲート１４、１６
は、それぞれＮＭＯＳ型トランジスタとＰＭＯＳ型トラ
ンジスタとを組み合わせて構成されているが、半導体集
積回路の面積を減少させるため、ＮＭＯＳ型トランジス
タのみで簡易に構成することも行われている。このよう
な回路の例が図９に示されている。

【０００４】図９には、図８と同様なセレクタの回路の
例が示されている。図９に示されているセレクタが、図
８に示されているセレクタと相違する点は、トランスフ
ァーゲートがＮＭＯＳ型トランジスタＴｒ１（Ｔｒ２）
のみで構成されている点である。このような構成とする
ことにより、回路が占める面積を減少させることが可能
である。

【０００５】しかしながら、このように、ＮＭＯＳ型ト
ランジスタＴｒ１（Ｔｒ２）のみで構成することにより
トランスファーゲートの出力は、電源電圧からＮＭＯＳ
型トランジスタＴｒ１（Ｔｒ２）のスレッショルド電圧
ＶTN分だけ低い電圧にしか上昇しない。その結果、後述
するようにトランジスタＴｒ３が完全なＯＦＦ作動をし
なくなり、定常的な貫通電流が流れてしまう。

【０００６】例えば、トランスファーゲートの出力が
「Ｈ」レベルである場合は、トランスファーゲートに続
くインバータ回路のトランジスタＴｒ４はＯＮ作動し、
トランジスタＴｒ３はＯＦＦ作動しなければならない
が、上述したようにトランジスタＴｒ３は完全なＯＦＦ
作動をするわけではないので、トランジスタＴｒ３、Ｔ
ｒ４を通じて貫通電流が定常的に流れるのである。

【０００７】このような定常的な貫通電流を防止するた
めに、いわゆるプルアップトランジスタによる回路が使
用されている。このプルアップトランジスタを適用した
回路の例が図１０に示されている。図１０に示されてい
る回路の例は、図８及び図９に示されている回路と同様
にセレクタの回路である。この図１０に示されている回
路が上記図９と異なる点は、新たにプルアップトランジ
スタＴｒ５を備えている。このプルアップトランジスタ
Ｔｒ５はＰＭＯＳ型トランジスタであり、そのソースは
＋側電源に接続され、ドレインはトランスファーゲート
の出力端子に接続されている。上記図９にも示されてい
るように、トランスファーゲートの出力にはバッファア
ンプとしての役割を果たすインバータ回路が接続されて
おり、このインバータ回路を通じてＣに信号が出力され
ている。そして、このＣに出力されている信号が前記プ
ルアップトランジスタＴｒ５のゲートに接続されてい
る。換言すれば、プルアップトランジスタＴｒ５のドレ
インはインバータ回路の入力に、ゲートは出力にそれぞ
れ接続されているわけである。

【０００８】このようにプルアップトランジスタＴｒ５
を接続することによりインバータ回路の出力電圧Ｖ２が
「Ｌ」である場合にはプルアップトランジスタＴｒ５が
ＯＮ作動し、インバータ回路の入力電圧Ｖ１が＋電圧方
向に引っ張られることになる。その結果、インバータ回
路の入力電圧Ｖ１が上昇し、インバータ回路を構成する
トランジスタＴｒ３が完全にＯＦＦ作動することにな
る。

【０００９】このようにして、図１０の従来の改良され
た回路によれば、インバータ回路のトランジスタＴｒ３
を完全にＯＦＦ作動させることができるため、定常的な
貫通電流を防止することができる。

【００１０】

【発明が解決しようとする課題】ＮＭＯＳ型トランジス
タのみを用いたトランスファーゲートを使用した回路
は、例えば上述した図１０のように構成されていた。従
って、定常的な貫通電流を防止し、消費電流の低減を図
ることができた。

【００１１】しかしながら、このプルアップトランジス
タＴｒ５は、インバータ回路の出力電圧Ｖ２によってそ
の導通状態が制御されるため、出力電圧Ｖ２が「Ｌ」か
ら「Ｈ」に変化する場合一時的に貫通電流が流れてしま
う。このように貫通電流が一時的に流れてしまう様子が
図１１に示されている。図１１には、インバータ回路の
入力電圧Ｖ１が「Ｈ」から「Ｌ」に変化する場合、即ち
インバータ回路の出力電圧Ｖ２が「Ｌ」から「Ｈ」に変
化する場合の様子を表すグラフが示されている。図１１
の上部のグラフは、横軸が時間であり縦軸が電圧で、イ
ンバータ回路の入力電圧Ｖ１と出力電圧Ｖ２との変化が
示されている。このグラフの下部には、トランジスタＴ
ｒ６と、プルアップトランジスタＴｒ５との導通状態が
示されている。ここに示されているように、ＮＭＯＳ型
トランジスタＴｒ６がＯＮ作動すると、インバータ回路
の入力電圧Ｖ１は下降を始め、やがてほぼ接地電位とな
る。インバータ回路の出力電圧Ｖ２は入力電圧Ｖ１が下
降を始めると、それに伴って上昇を始め、やがてほぼ＋
電源電位ＶDDとなる。

【００１２】プルアップトランジスタＴｒ５は、この出
力電圧Ｖ２によってその導通状態が制御され、ゲート電
圧がＶDD−｜ＶTP｜以上であればＯＦＦ作動し、ゲート
電圧がＶDD−｜ＶTP｜未満であればＯＮ作動する。従っ
て、図１１に示されているように、トランジスタＴｒ６
とプルアップトランジスタＴｒ５とは、同時に導通状態
となる期間が存在する。このとき、＋電源と接地との間
に、プルアップトランジスタＴｒ５−トランスファーゲ
ートのＮＭＯＳ型トランジスタＴｒ１−トランジスタＴ
ｒ６に至る導通路が形成される。そのため、この導通路
が形成されている期間においては、図１１の下部に示さ
れているグラフのように大きな貫通電流が上記導通路を
通じて流れることになる。図１１の下部のグラフにおい
て、横軸は上段に示されたグラフと同様の縮尺を有する
時間軸であり、縦軸は電流である。

【００１３】このように、ＮＭＯＳ型トランジスタのみ
を用いたトランスファーゲートを利用した回路において
は、瞬間的に過大な貫通電流が流れてしまうという問題
があった。この貫通電流は消費電力を増大させるだけで
なく、極めて短い時間パルス状に流れるため、ノイズを
発生し周囲の回路に悪影響を与える恐れもあった。

【００１４】本発明は上記課題に鑑みなされたもので、
その目的は、ＮＭＯＳ型トランジスタのみを用いたトラ
ンスファーゲートを備えた半導体集積回路において、プ
ルアップトランジスタを通じて流れる貫通電流を減少さ
せた半導体集積回路を得ることである。

【００１５】

【課題を解決するための手段】第一の本発明は、上記課
題を解決するために、ＮＭＯＳ型トランジスタのみを用
いたトランスファーゲートを備えた半導体集積回路にお
いて、前記トランスファーゲートの出力信号を入力し、
反転して出力するインバータ回路と、前記トランスファ
ーゲートの出力端子と、５ボルトの電源端子とに接続さ
れた回路であって、前記インバータ回路の出力信号が所
定の電圧になったならば、前記トランスファーゲートの
出力端子と前記電源端子とを電気的に接続するクランプ
回路と、を有し、前記クランプ回路は、スレッショルド
電圧が略３．５ボルトのＰＭＯＳ型トランジスタを含
み、前記トランスファーゲートの出力端子と前記電源端
子とは、前記ＰＭＯＳ型トランジスタのドレインとソー
スとにそれぞれ接続され、前記ＰＭＯＳ型トランジスタ
のゲートに対して前記インバータ回路の出力信号が印加
されていることを特徴とするＭＯＳ型半導体集積回路で
ある。

【００１６】第二の本発明は、上記課題を解決するため
に、ＮＭＯＳ型トランジスタのみを用いたトランスファ
ーゲートを備えた半導体集積回路において、前記トラン
スファーゲートの出力信号を入力し、反転して出力する
インバータ回路と、前記トランスファーゲートの出力端
子と、電源端子とに接続された回路であって、前記イン
バータ回路の出力信号が所定の電圧になったならば、前
記トランスファーゲートの出力端子と前記電源端子とを
電気的に接続するクランプ回路と、を有し、前記クラン
プ回路は、複数のＰＭＯＳ型トランジスタの直列回路を
含み、前記トランスファーゲートの出力端子と前記電源
端子とは前記直列回路により接続され、前記複数のＰＭ
ＯＳ型トランジスタのゲートの全てに対して前記インバ
ータ回路の出力信号が印加されていることを特徴とする
ＭＯＳ型半導体集積回路である。第三の本発明は上記課
題を解決するために、上記第二の本発明において、直列
に接続された前記複数のＰＭＯＳ型トランジスタからな
る直列回路の端に位置し、そのドレインが前記トランス
ファーゲートに接続されているＰＭＯＳ型トランジスタ
のチャネルのＷ／Ｌ値が、前記直列回路を構成する他の
ＰＭＯＳ型トランジスタのチャネルのＷ／Ｌ値より小さ
いことを特徴とするＭＯＳ型半導体集積回路である。

【００１７】

【作用】第１の本発明におけるＰＭＯＳ型トランジスタ
は、そのスレッショルド電圧がおよそ３．５ボルトであ
るため、そのゲートに電源電圧ＶDD−３．５ボルト
（１．５ボルト）以上の電圧が印加されたならばＯＦＦ
作動する。従って、ゲート電圧が「Ｌ」から「Ｈ」に変
化する場合、従来の通常のＰＭＯＳ型トランジスタに比
べて早く非導通状態となる。

【００１８】第２の本発明によれば、トランスファーゲ
ートの出力端子と電源端子とを複数のＰＭＯＳ型トラン
ジスタの直列回路によって接続されている。従って、電
源電圧は複数のＰＭＯＳ型トランジスタのそれぞれに対
し分圧して加わるため、トランスファーゲートの出力端
子に直接接続されている１個のＰＭＯＳ型トランジスタ
に加わる電圧は電源電圧より小さくなる。

【００１９】そのため、ＰＭＯＳ型トランジスタの導通
状態と非導通状態とが切り替わるゲート電圧は低くな
る。これは、分圧によってＰＭＯＳ型トランジスタにと
って電源電圧が低下したのと同様の効果を与えるからで
ある。従って、ゲート電圧が「Ｌ」から「Ｈ」に変化す
る場合、従来より早くＯＦＦ作動する。

【００２０】第３の本発明によれば、上記第２の本発明
の半導体集積回路において、トランスファーゲートの出
力端子に接続されているＰＭＯＳ型トランジスタのチャ
ネルのＷ／Ｌ値が、直列回路の他のＰＭＯＳ型トランジ
スタのその値よりも小さい。そのため、上記第２の本発
明に比べて、トランスファーゲートの出力端子に直接接
続されているＰＭＯＳ型トランジスタに加わる電圧は、
更に低くなる。これは、そのＰＭＯＳ型トランジスタの
チャネルのＷ／Ｌ値が小さいため、即ち導通抵抗が小さ
いためである。この結果、上述したトランスファーゲー
トに直接接続されているＰＭＯＳ型トランジスタに加わ
る電圧が更に低くなるのである。このようにして、第３
の本発明によれば、そのゲート電圧が「Ｌ」から「Ｈ」
へ変化する場合、前記ＰＭＯＳ型トランジスタが更に早
くＯＦＦ作動する。

【００２１】

【実施例】以下、本発明の好適な実施例を所定の図面に
基づいて説明する。

【００２２】実施例１ 本実施例による半導体集積回路の回路図は、従来の技術
において説明した図１０と全く同様である。しかし、本
実施例において特徴的なことは、電源電圧５Ｖの半導体
集積回路において、プルアップトランジスタＴｒ５のス
レッショルド電圧ＶTPがおよそ３．５ボルトと高いこと
である。従来、通常のＰＭＯＳ型トランジスタにおいて
は、そのスレッショルド電圧ＶTPは、およそ０．８ボル
トから１．０ボルトであった。即ち、本実施例における
プルアップトランジスタＴｒ５はそのスレッショルド電
圧ＶTPが非常に高く設定されている。

【００２３】プルアップトランジスタＴｒ５の導通状態
と非導通状態とが切り替わるゲート電圧は、電源電圧Ｖ
DD−｜−３．５｜ボルトであるため、スレッショルド電
圧ＶTPを高くすることにより、ゲート電圧が「Ｌ」から
「Ｈ」へ変化する場合、従来より早い時期にプルアップ
トランジスタＴｒ５はＯＦＦ作動する。

【００２４】本実施例による半導体集積回路の動作を説
明するグラフが図１に示されている。図１に示されてい
るグラフは上述した図１１に示されているグラフと同様
のグラフであり、同様にトランジスタＴｒ６とプルアッ
プトランジスタＴｒ５との導通・非導通状態が示されて
いる。図１に示されているように、本実施例においては
プルアップトランジスタＴｒ５のスレッショルド電圧Ｖ
TPがほぼ３．５ボルトに設定されているため、プルアッ
プトランジスタＴｒ５が、導通状態から非導通状態へ変
化するタイミングが早くなっている。従って、ＮＭＯＳ
型トランジスタＴｒ６と、プルアップトランジスタＴｒ
５とが同時に導通状態となる期間が短くなる。これは、
上記図１１のグラフと比較することにより明らかであろ
う。

【００２５】その結果、図１の下部のグラフに示されて
いるように、貫通電流が流れる期間が短くなると共にそ
の大きさも小さくなることが期待される。

【００２６】なお、ＰＭＯＳ型トランジスタのスレッシ
ョルド電圧ＶTPを大きくするには、従来知られている様
々な方法が適用可能である。例えば、ＰＭＯＳ型トラン
ジスタのチャネル領域に燐Ｐ，砒素Ａｓ等のＮ型不純物
をより多くドープすることによりスレッショルド電圧Ｖ
TPを大きくすることができる。

【００２７】以上述べたように、本実施例１によればプ
ルアップトランジスタＴｒ５のスレッショルド電圧ＶTP
を大きく設定したので、ゲート電圧の「Ｌ」から「Ｈ」
への変化の際に、より早く非導通状態となる。その結
果、ＮＭＯＳ型トランジスタＴｒ６−ＮＭＯＳ型トラン
ジスタＴｒ１−プルアップトランジスタＴｒ５に至るま
での導通路が形成される期間が短くなる。そのため、貫
通電流が流れる期間が短く、かつ、その大きさも小さく
なる。特に本実施例においては回路的には従来の回路と
全く同様であるため、チャネル領域により多く不純物を
ドープすること以外は従来の製造工程がそのまま使える
というメリットがある。

【００２８】実施例２ 上記実施例１は回路的には従来と全く同様であるが、プ
ルアップトランジスタＴｒ５のチャネル領域のみに対
し、より多くの不純物のドープを行わなければならな
い。そのため製造工程においては新たな拡散工程と、そ
のためのマスクが必要となる。本実施例には、プルアッ
プトランジスタＴｒ５のスレッショルド電圧ＶTPの値は
従来と同一の値に保ちながら、貫通電流が流れる期間を
短くしたものである。

【００２９】図２に、本実施例２の半導体集積回路の回
路図が示されている。本実施例において特徴的なこと
は、図２に示されているように、従来のプルアップトラ
ンジスタＴｒ５に相当するクランプ回路１００が２つの
ＰＭＯＳ型トランジスタＴｒ５ａとＴｒ５ｂとの直列回
路で構成されていることである。ＰＭＯＳ型トランジス
タＴｒ５ａのソース端子は＋電源に接続され、ドレイン
はＰＭＯＳ型トランジスタＴｒ５ｂのソース端子に接続
されている。そして、ＰＭＯＳ型トランジスタＴｒ５ｂ
のドレイン端子はトランスファーゲートの出力端子、即
ちインバータ回路の入力端子に接続されている。更に、
この２つのトランジスタＴｒ５ａ、Ｔｒ５ｂとのゲート
端子は共にインバータ回路の出力端子に接続されてい
る。

【００３０】本実施例においては、クランプ回路１００
は２つのトランジスタＴｒ５ａとＴｒ５ｂとから構成さ
れているが、これらのトランジスタは同一の構造をなし
ている。同一の構造をなしているため、両トランジスタ
のその導通抵抗も等しく、その結果一方のトランジスタ
に加えられる電圧は電源電圧ＶDDの２分の１となる。こ
のように、本実施例においてはトランジスタＴｒ５ｂに
加わる電圧は電源電圧のほぼ半分となる。つまり、本実
施例におけるトランジスタＴｒ５ｂにとっては、電源電
圧がほぼ半分になった場合と等価である。

【００３１】図３に、本実施例の動作を説明するための
グラフが示されている。図３に示されているグラフは、
上述した図１１及び図１と同様のグラフであり、同じよ
うに、ＮＭＯＳ型トランジスタＴｒ６と、プルアップト
ランジスタＴｒ５との導通・非導通状態が表されてい
る。図３の上部に示されているグラフの縦軸が電圧であ
り、下部に示されているグラフの縦軸は電流である。そ
して、両グラフともその横軸は時間を表す。

【００３２】上述したように、本実施例のクランプ回路
１００は、２つのＰＭＯＳ型トランジスタＴｒ５ａとＴ
ｒ５ｂとの直列回路から構成されている。従って、いず
れか一方のトランジスタが非導通状態となれば、クラン
プ回路１００が非導通状態となる。そして、上述したよ
うに、トランジスタＴｒ５ｂには電源電圧ＶDDのほぼ１
／２の電圧しか加えられていないため、クランプ回路１
００全体としては、ＶDD／２−｜ＶTP｜ボルトのゲート
電圧を境にしてその電圧より高い電圧の場合には非導通
状態となり、その電圧より低い場合には導通状態とな
る。従って、図３に示されているようにインバータ回路
の出力電圧Ｖ２が「Ｌ」から「Ｈ」へ変化する場合、従
来より早くクランプ回路１００は非導通状態となる。即
ち、クランプ回路１００は、より低いゲート電圧で非導
通状態へ移行するのである。その結果、ＮＭＯＳ型トラ
ンジスタＴｒ６−トランスファーゲートのトランジスタ
Ｔｒ１−プルアップトランジスタＴｒ５に至る導通路が
形成される期間を短くすることができる。従って、図３
に示されているように、貫通電流が流れる期間が短くな
り、貫通電流の大きさのピークも低く抑えられることが
理解されよう。

【００３３】本実施例においては、クランプ回路１００
を２個のトランジスタＴｒ５ａ、ｂの直列回路で構成し
たので、トランジスタの個数が増え、回路の占める面積
が増加してしまう恐れがある。しかしながら、クランプ
回路１００は、前段に対しなるべく負荷とならないよう
にするためそのチャネルのいわゆるＷ／Ｌ値が小さくな
るように設計されるのが通常である。また、２つのトラ
ンジスタＴｒ５ａ、ｂは直列回路を構成するため、より
近接して配置することが可能である。以上のことから、
クランプ回路１００を構成するトランジスタＴｒ５ａ、
ｂはより小型化することができる。このように、トラン
ジスタＴｒ５ａ、ｂを小面積で構成した例が図４（ｂ）
に示されている。図４（ａ）には、従来の半導体集積回
路におけるプルアップトランジスタの構成を表す平面図
が示されている。図４（ａ）に示されているように、ソ
ース・ドレイン拡散領域に、またがるようにゲート電極
が設けられている。図４（ｂ）に示されているように、
本実施例においては、従来のプルアップトランジスタＴ
ｒ５のゲート電極を、２つのより細いゲート電極とした
ものである。そして、この２つの細いゲートに挟まれた
領域は、トランジスタＴｒ５ａのドレインでもあり、ト
ランジスタＴｒ５ｂのソースでもある。即ちこの領域は
ソース・ドレイン共通領域となるわけである。このよう
に、２つのトランジスタＴｒ５ａ、ｂのソース・ドレイ
ンを共通の領域で実現したため、プルアップトランジス
タＴｒ５ａが１個である従来の半導体集積回路と比べて
ほぼ同じ面積でクランプ回路１００が構成できる。

【００３４】以上述べたように、本実施例によれば、回
路面積を増やさず、かつ、製造工程も増やすことなく貫
通電流が流れる期間が短い半導体集積回路を得ることが
可能である。

【００３５】実施例３ 上記実施例２においてはクランプ回路１００を２個のト
ランジスタで構成した例を示した。本実施例３では、こ
のクランプ回路１００を構成するトランジスタの個数を
増やすことにより、貫通電流が流れる期間をより短くし
た半導体集積回路の例である。

【００３６】図５には、プルアップトランジスタＴｒ５
が３個のＰＭＯＳ型トランジスタＴｒ５ａ、ｂ、ｃによ
って構成した回路例が示されている。本実施例において
特徴的なことは、このようにクランプ回路１００が複数
のＰＭＯＳ型トランジスタの直列回路から構成されてい
ることである。このこと以外は、上記実施例１及び２と
全く同様である。

【００３７】本実施例においても、各トランジスタＴｒ
５ａ、ｂ、ｃは同一の構成であるため、トランスファー
ゲートの出力端子即ちインバータ回路の入力端子に接続
されているトランジスタＴｒ５ｃに加わる電圧は電源電
圧ＶDDの１／３となることが理解されよう。その結果、
本実施例における動作は、図６に示されたグラフに表さ
れているようになる。即ち本実施例によれば、クランプ
回路１００は、ゲート電圧がＶDD／３−｜ＶTP｜ボルト
以上の場合に非導通状態となり、ゲート電圧が前述した
電圧未満の場合には導通状態となる。従って、図６に示
されているように貫通電流が流れる期間は更に短くな
り、またその値も小さなものとなる。

【００３８】以上述べたように、本実施例によればクラ
ンプ回路１００を複数のＰＭＯＳ型トランジスタの直列
回路によって構成したので、より低いゲート電圧でクラ
ンプ回路１００を非導通状態とすることができる。その
結果、貫通電流が流れる期間の短い半導体集積回路を得
ることが可能である。

【００３９】実施例４ 上記実施例３においては、複数のＰＭＯＳ型トランジス
タを直列にすることにより、貫通電流が流れる期間を短
くすることが可能である。しかしながら一方、トランジ
スタの個数が増加してしまうという問題も生じる。そこ
で本実施例は、より少ない個数のトランジスタを用いて
上記実施例３と同様の効果を得ようとするものである。

【００４０】本実施例における半導体集積回路の回路図
は図２に示されている実施例２の回路図と同一である。
即ち、本実施例４においてもクランプ回路１００は２つ
のＰＭＯＳ型トランジスタＴｒ５ａ、ｂとから構成され
ている。本実施例において特徴的なことは、２つのＰＭ
ＯＳ型トランジスタＴｒ５ａ、ｂとのチャネルのＷ／Ｌ
値が異なっていることである。即ち、図７に示されてい
るように、トランジスタＴｒ５ｂのＷ／Ｌ値は、トラン
ジスタＴｒ５ａのＷ／Ｌ値より大きく設定されている。
本実施例においては、図７に示されているように、トラ
ンジスタＴｒ５ｂのＷ／Ｌ値は、トランジスタＴｒ５ａ
のほぼ２倍に設定されている。このように、トランジス
タＴｒ５ｂのほうがチャネルのＷ／Ｌ値が大きいため、
その導通抵抗がほぼトランジスタＴｒ５ａの１／２とな
っている。従って、両トランジスタに加わる電圧は実施
例２のように等しくはなく、トランジスタＴｒ５ｂのほ
うが小さくなる。本実施例においては両トランジスタＴ
ｒ５ａ、ｂのＷ／Ｌ値がほぼ１：２に設定されているた
め、トランジスタＴｒ５ｂには、電源電圧ＶDDのほぼ１
／３の大きさの電圧が加わることになる。

【００４１】その結果、本実施例の動作は、図６に示さ
れた実施例３の動作とほぼ同一となる。

【００４２】以上述べたように本実施例によれば、クラ
ンプ回路１００を構成するトランジスタの個数を少なく
抑えつつ、その動作としてはトランジスタの個数が多い
ときと同等の効果を得ることが可能である。

【００４３】

【発明の効果】以上述べたように、第１の本発明によれ
ば、ＰＭＯＳ型トランジスタのスレッショルド電圧を通
常より高く設定したので、貫通電流の流れる期間が短い
半導体集積回路を得ることが可能である。その結果、消
費電流及びノイズの少ない半導体集積回路が得られると
いう効果を有する。

【００４４】第２の本発明によれば、製造工程の工程数
を増やさずとも、貫通電流の流れる期間の短い半導体集
積回路が得られる。従って、第１の本発明と同様に消費
電流及びノイズの少ない半導体集積回路を得られるとい
う効果を有する。

【００４５】第３の本発明によれば、第２の本発明と同
様に製造工程の工程数を増やさずに、かつ、第２の本発
明よりも更に貫通電流が流れる期間を短くすることがで
きる。その結果、より消費電流及びノイズの少ない半導
体集積回路が得られるという効果を有する。

【００４６】第４の本発明によれば、第３の本発明と同
様の効果を、第２の本発明と同様の構成によって得るこ
とが可能である。従って、より簡易な構成で貫通電流が
流れる期間の極めて短い半導体集積回路が得られるとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の好適な実施例１の半導体集積回路の動
作を説明するグラフである。

【図２】実施例２の半導体集積回路の回路図である。

【図３】実施例２の動作を説明するグラフである。

【図４】実施例２のクランプ回路１００を構成する２つ
のトランジスタＴｒ５ａ、ｂの構成を示す平面図であ
る。

【図５】実施例３の半導体集積回路の回路図である。

【図６】実施例３の動作を説明するグラフである。

【図７】実施例４の半導体集積回路のクランプ回路１０
０を構成する２つのトランジスタＴｒ５ａ、ｂの構成を
表す平面図である。

【図８】トランスファーゲートを用いた従来のセレクタ
回路の回路図である。

【図９】ＮＭＯＳ型トランジスタのみを用いたトランス
ファーゲートを使用した従来のセレクタ回路の回路図で
ある。

【図１０】ＮＭＯＳ型トランジスタのみを用いたトラン
スファーゲートを使用した改良された従来のセレクタ回
路の回路図である。

【図１１】図１０に示されている回路の動作を説明する
グラフである。

【符号の説明】

Ｔｒ１、２ トランスファーゲートを構成するＭＯＳ型
トランジスタ Ｔｒ３、４ インバータ回路を構成するＰＭＯＳ及びＮ
ＭＯＳ型トランジスタ Ｔｒ５ａ、ｂ プルアップトランジスタを構成するＰＭ
ＯＳ型トランジスタ Ｖ１ インバータ回路の入力電圧 Ｖ２ インバータ回路の出力電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＮＭＯＳ型トランジスタのみを用いたト
   ランスファーゲートを備えた半導体集積回路において、 前記トランスファーゲートの出力信号を入力し、反転し
   て出力するインバータ回路と、 前記トランスファーゲートの出力端子と、５ボルトの電
   源端子とに接続された回路であって、前記インバータ回
   路の出力信号が所定の電圧になったならば、前記トラン
   スファーゲートの出力端子と前記電源端子とを電気的に
   接続するクランプ回路と、 を有し、前記クランプ回路は、スレッショルド電圧が略
   ３．５ボルトのＰＭＯＳ型トランジスタを含み、 前記トランスファーゲートの出力端子と前記電源端子と
   は、前記ＰＭＯＳ型トランジスタのドレインとソースと
   にそれぞれ接続され、 前記ＰＭＯＳ型トランジスタのゲートに対して前記イン
   バータ回路の出力信号が印加されていることを特徴とす
   るＭＯＳ型半導体集積回路。
2. 【請求項２】ＮＭＯＳ型トランジスタのみを用いたトラ
   ンスファーゲートを備えた半導体集積回路において、 前記トランスファーゲートの出力信号を入力し、反転し
   て出力するインバータ回路と、 前記トランスファーゲートの出力端子と、電源端子とに
   接続された回路であって、前記インバータ回路の出力信
   号が所定の電圧になったならば、前記トランスファーゲ
   ートの出力端子と前記電源端子とを電気的に接続するク
   ランプ回路と、 を有し、前記クランプ回路は、複数のＰＭＯＳ型トラン
   ジスタの直列回路を含み、 前記トランスファーゲートの出力端子と前記電源端子と
   は前記直列回路により接続され、前記複数のＰＭＯＳ型
   トランジスタのゲートの全てに対して前記インバータ回
   路の出力信号が印加されていることを特徴とするＭＯＳ
   型半導体集積回路。
3. 【請求項３】請求項２記載の半導体集積回路において、 直列に接続された前記複数のＰＭＯＳ型トランジスタか
   らなる直列回路の端に位置し、そのドレインが前記トラ
   ンスファーゲートに接続されているＰＭＯＳ型トランジ
   スタのチャネルのＷ／Ｌ値が、前記直列回路を構成する
   他のＰＭＯＳ型トランジスタのチャネルのＷ／Ｌ値より
   小さいことを特徴とするＭＯＳ型半導体集積回路。