JPH0619709A

JPH0619709A - パイプラインプロセッサを有するコンピュータシステム

Info

Publication number: JPH0619709A
Application number: JP5122101A
Authority: JP
Inventors: Douglas Trauben Richard; リチャード・ダグラス・トローバン
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1992-04-29
Filing date: 1993-04-27
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】多重命令を同時にフェッチ、デコードおよび
実行することのできるプロセッサ用の正確な例外メカニ
ズムを提供すること。【構成】命令のグループからの結果を同時にフェッ
チ、デコード、実行および書き戻すことが可能なパイプ
ラインプロセッサは、例外が何時でも発生する。例外が
起こると、これによって「ハードブレイク」が形成され
る。この例外が起こる前に完了したすべての命令を用い
て、マシーンの状態を更新する。しかし、この例外が起
こる前に完了しなかったすべての命令を用いて、マシー
ンの状態を更新出来ない。この命令を、この例外状態が
終了してしまった後で、可能ならば再び実行する。これ
ら例外を位置的に順位付けすることによって、次に続く
例外の優先レベルに拘らず、最初の例外は、ハードブレ
イクを起こす例外となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステム分
野に関し、特にパイプラインプロセッサを有するコンピ
ュータシステムに関するものである。また、本発明は、
パイプラインプロセッサに関し、このプロセッサにおい
てマルチプル命令をグループ分けし、同時にこれら命令
を発生し、更にこれら命令を実行する場合に発生する例
外を処理することに関する。

【０００２】

【従来の技術】所定のコンピュータプログラムに必要な
実行時間は、以下の３つの要素の積となる。即ち、この
プログラムのダイナミックアセンブリ言語命令の計数、
命令当たりのサイクル数、およびプロセッサの基本クロ
ックレートである。この第１の要素は、所定のプログラ
ムに対するダイナミック命令計数の合計値を減少させる
コンパイラ技術によって決定される。最後の要素は、高
速トランジスタ相互間に低いキャパシタンスを形成する
集積回路製造技術における速度の限界値によって決定さ
れる。また、第２の要素は、プロセッサのアーキテクチ
ュアによって決定され、特に、本発明の目的となる、命
令の発行および実行のためのアーキテクチュアによって
決定される。

【０００３】今日において、実行性能を向上させるため
に、多くのコンピュータシステムはパイプラインプロセ
ッサを利用することを提案している。このパイプライン
処理は、プロセッサインプリメンテーション技術であ
り、この結果、マルチプル命令が重複して同時に実行さ
れる。また、このパイプライン処理によってプロセッサ
による命令実行のスループットが増大する。即ち、追加
されたパイプラインコントロールのために個々の命令の
実行時間が僅かに増加するにも拘らず、パイプラインか
ら出る命令の割合いが増大することである。パイプライ
ンプロセッサは、マルチステージを有するアッセンブリ
ラインに類似しており、このラインの各パイプステージ
は、実行すべき命令の一部を実行する。一般的に、この
パイプラインを以下の６個のステージに分解することが
できる。即ち、命令のフェッチ、命令のデコード、デー
タメモリアドレスの発生、現存するオペランドのフェッ
チ、命令の実行および結果の書込みステージである。多
重命令は、パイプステージを介して重複形態で移動され
る。

【０００４】従来より、すべてのパイプステージを同時
に処理および準備する必要がある。従って、マシーンサ
イクル、即ち、命令を１ステップパイプラインで下降さ
せるのに必要な時間、その結果として、パイプラインプ
ロセッサのスループットは、最も遅いパイプステージで
決定され、制限されていた。高速のパイプステージを利
用するという明らかなアプローチは別として、多くの近
代的なパイプラインプロセッサは、自己のペースで独自
に処理する機能単位が許容できるように設計されてい
る。

【０００５】例外は、プロセッサにおいて、何時でも発
生する。この例外が発生しそうな要因として多くのもの
がある。例外は特定の命令（例えば、０で割算するこ
と）によるものであり、また現在実行しているプログラ
ムに対して、全体として非同期（例えば、入／出力デバ
イス動作からの中断）となることによって起こるもので
ある。命令内で例外条件を、マシーンの臨界タイミング
パス上で時々、検出することが出来る。これによって、
クロックサイクルタイムならびに性能に対して悪影響を
与えることがある。

【０００６】更に、例外をパイプラインプロセッサ中で
取扱うことは困難なことである。その理由は、複数の命
令がオーバーラップすることによって、１つの命令によ
ってマシーンの性能を安全に変更できるかどうかを認識
することは更に難しいためである。パイプラインマシー
ンにおいて、命令を１ピース単位で処理実行している
が、所定数のクロックサイクルで処理している訳ではな
い。例外が現れる時間まで、数個の他の命令を数ステー
ジで実行中である。

【０００７】次に、従来の１スカラープロセッサパイプ
ラインで、例外を処理する動作について考察する。これ
らの例外はあらゆるプロセッサパイプラインステージに
おいて何れの命令に対しても存在する。マルチプル例外
ソースは所定の命令に対して現れるものである。また、
これらマルチプル例外ソースは、命令の異なったステー
ジで異なった命令に現れる。また、これら例外は、種々
の命令で存在することが可能である。これら例外は、パ
イプラインに入った命令に現れるが、ブランチ（分岐）
の廃止や、ブランチの誤った予測や、プロセッサパイプ
における後のステージで先行する例外ソースによってつ
ぶされる。更にまた、１つの優先レベルを有する例外が
プロセッサパイプライン中の１ステージで起こり、一
方、異なった優先レベルを有する例外が、後のパイプラ
インステージで起こる。

【０００８】正確な例外は２つの特性を有している。第
１は、これらの例外が命令間で発生する必要があること
であり、第２は、命令が再スタート可能なものである必
要がある。メカニズム対処用の正確な例外は、従来の１
スカラープロセッサパイプラインに対して存在してお
り、これらは周知なものである。これらメカニズム対処
用の正確な例外については、以下の文献に記載されてい
る。IEEEコンピュータ、1982年５月、J.E. Smithおよび
A.R. Plszkun著の「Implementing Precise Interrupt o
n Pipelined Processors」。

【０００９】従来より命令はその長さが変化できるもの
であり、１スカラープロセッサのように一度にパイプラ
イン中にフェッチされると共に、ディスパッチされるよ
うになっていた。メモリの比較的高いコストのために、
メモリ中の命令の効果的な圧縮が奨励されるので、これ
ら命令の長さが変化できるようになっていた。このた
め、命令デコーディングステージには沢山の高価なハー
ドウェアを必要としていた。また、最初の命令がデコー
ドされるまで、次の命令の開始バイトポジションが決定
出来なかったので命令を順次デコードしていた。更にま
た、各命令はマルチクロックサイクルを利用してデコー
ディングしていた。

【００１０】しかし乍ら、メモリのコストは比較的安価
なものになると共に、多くの最近のパイプラインプロセ
ッサ、特に、命令圧縮型パイプラインは、現在、固定長
の命令を提供するようになってきた。このため、命令デ
コーディングステージとして、最早、沢山の高価なハー
ドウェアを必要としなくなった。多数の命令を同時にデ
コード（複号）することができる。これは、各命令の開
始位置が決定できるからである。更にまた、これら命令
を１クロックサイクル内に、十分なリソースでデコード
することができる。

【００１１】従って、固定長の命令によって実行スピー
ドの増大、その結果として、パイプラインプロセッサの
スループットを増大させるための新しい機会が与えられ
るようになった。この結果として、独立したファンクシ
ョンユニットに対して多重命令を１クロックサイクル内
に、フェッチしたり、デコードしたり、更に発生するこ
とが可能なスーパースカラープロセッサが所望されるよ
うになる。更に、マルチ命令が、中心集中型または非中
心集中型同期化のいずれかに対して、最小のハードウェ
アで発生できることが特に所望されている。

【００１２】多重命令を同時に、フェッチ、デコードお
よび発生でき、これによって実行スピードならびにパイ
プラインプロセッサのスループットを増大できるパイプ
ライン式スーパースカラープロセッサが、出願中の米国
特許第号に記載されている。この出願中の米国
特許出願の名称は「多重命令のグループ化、グループ化
命令を同時に発生およびこれらグループ化命令をパイプ
ラインプロセッサで実行する方法および装置」であり、
1992年月日に出願されたもので、この内容を本願で
は参照している。

【００１３】上述したように、上記米国出願明細書に
は、多重命令をグループ化し、これら命令を同時に発生
させると共に、これら命令をパイプラインプロセッサで
実行するための方法および装置が記載されている。命令
キュー（待ち行列）および命令コントロールユニットが
パイプラインプロセッサに設けられており、このプロセ
ッサによって、１クロックサイクル当たりｍ個までの命
令を、オーバーラップした実行のためにグループ化およ
び発行を行っている。更にまた、このパイプラインプロ
セッサには、整数ユニットおよび浮動小数点ユニットが
設けられ、これらユニットによってn1とn2までの整数
と、浮動小数点の結果が各クロックサイクル毎に発生で
きる。ここでn1とn2とは、クロックサイクル毎に発生さ
れたｍ個の命令を支持し、命令キューおよび命令コント
ロールユニットを実現できるようになるのに十分な大き
さである。更にまた、このプロセッサのパイプラインス
テージを、初期の浮動小数点パイプラインステージが後
の整数パイプラインステージにオーバーラップするよう
に整数パイプラインステージと浮動小数点パイプライン
ステージに分割する。

【００１４】多重命令を同時にフェッチ、デコードおよ
び実行することが可能なパイプラインプロセッサでは、
これら命令の各々が21個までの例外をトリガできる。待
ち行列における３つの命令グループは、47個までの例外
が生じる。更に、これら命令の他に１個またはそれ以上
の例外が何時でも発生できる。例外が発生すると、１つ
またはそれ以上の命令は、書き戻され、マシーンの状態
を安全に更新できる有効な結果を有するようになる。他
方、１つまたはそれ以上の命令は、マシーンの状態を更
新することが許可されていない有効な結果を有すること
もできる。

【００１５】パイプライン式のスカラープロセッサを設
計する場合に、パイプラインをグループとして伝送され
る命令を選択する必要がある。１つのグループにおける
１個またはそれ以上の命令に対して例外が起ると、すべ
ての命令の結果を単に無視することができる。次に、可
能であれば、このグループ各命令を、この例外の原因と
なった条件が無くなった後で、再動作するようにする。
しかし乍ら、このようなアプローチは不十分なものであ
る。その理由としては、グループ内の僅か１つの命令に
例外が生じても、このグループ内のすべての命令を無効
にするようになるからである。このグループの他の命令
は有効な結果を生じている。グループ実行の行き詰まり
を避けるために十分な注意を払う必要がある。

【００１６】更に有効な設計としては、グループ内の命
令のあらゆる依存性を排除するグループ化のルールを実
行することである。これらルールの内の１つは、グルー
プ内の命令が、このグループの他の命令の入力として、
カスケード（縦列）状態で利用する結果とならないよう
にするルールである。従って、例えば、例外のために命
令が失敗すると、この例外によって影響を受けなかった
グループの他の命令の結果を安全に利用して、マシーン
の状態を更新すると共に、これを後で再動作させる必要
がなくなる。このプロセスは、上述した１つのグループ
内のすべての命令を無効にするものに比べて、より有効
なものであるが、このプロセスによってグループ内に設
置できる命令の数量およびタイプが制限されてしまう。

【００１７】

【発明が解決しようとする課題】従って、本発明の目的
は、多重命令を同時にフェッチ、デコードおよび実行す
ることのできるプロセッサ用の正確な例外メカニズムを
提供することである。更にまた、本発明の他の目的は、
有効な結果を有するすべての命令を正確に反映するマシ
ーンの状態を更新し、例外のためにその結果が無効とな
るような命令を除外する（問題の命令の前か、その時
に）例外メカニズムを提供することである。また、本発
明の他の目的は、グループ内の命令をカスケード状態に
することができる例外メカニズムを提供することであ
る。すなわち、１つの命令の結果を、このグループ内の
少なくとも他の１つの命令によってその結果を得るため
に利用することができるようになる。

【００１８】

【課題を解決するための手段】命令のグループからの結
果を同時にフェッチ、デコード、実行および書き戻すこ
とが可能なパイプラインプロセッサでは、例外が何時で
も発生する。また例外が起こった場合、「ハードブレイ
ク」が創作される。この例外が起こる前に完了したすべ
ての命令はマシーンの状態を更新する。しかし乍ら、パ
イプラインの実行ステージ（段階）における命令グルー
プの第１例外の発生前または発生時に、未完了の命令は
すべて、マシーンの状態を更新しないようにすると共
に、例外から回復した後に、可能ならば、順次、再起動
するようにする。

【００１９】命令のフェッチ、デコード、または実行中
に、例外が起こった場合に、例外が発生した事実を、パ
イプラインの実行フェーズの終端まで伝えるようにす
る。次に、これら例外を位置的に優先順位付け、グルー
プ内の命令の最初の例外が、このグループ内の後から起
こる例外の絶対順位レベルとは無関係に、前述の「ハー
ドブレイク」引き起こす例外となる。

【００２０】典型的なプロセッサによれば、所定のパイ
プラインステージにおけるグループの命令中による１個
以上の命令により同一のレジスタを更新することができ
る。通常、レジスタの内容は書き戻しフェーズ中にグル
ープ内の最後の命令によって演算された値を利用して更
新すべきレジスタを参照して更新される。しかし乍ら、
所定のレジスタを更新する命令グループ中の最後の命令
の発生中、またはそれ以前、および命令グループが特定
のレジスタを更新する初期の命令の発生中、またはそれ
以前において例外が発生した場合には、このグループは
この初期の命令からの結果でレジスタを更新する。

【００２１】

【実施例】以下図面を参照し乍ら、本発明の一実施例の
例外処理方法および処理装置を詳述する。即ち、これら
例外処理方法および処理装置では、パイプラインプロセ
ッサで多重命令を実行するに当たり、これら命令を同時
にグループ化し、更に同時に発生させた場合に発生する
例外を処理している。また、以下に示した目的の説明に
おいて特別な数値、材料および形状は本発明を理解する
ために与えられたものである。しかし、本発明はこれら
特別な詳細なデータを用いずに実現できることは、当業
者にとって明らかである。例えば他の例において、周知
のシステムが簡易なブロックダイヤグラム形態で図示さ
れており、これは本発明を不必要に不明確に表さないた
めである。

【００２２】図１は本発明の趣旨を包含した典型的なパ
イプラインプロセッサを表す機能ブロック線図である。
図示したパイプラインプロセッサ10は、プログラムカウ
ンタ12、命令キュー（待ち行列）14および命令コントロ
ールユニット16を有している。これらプログラムカウン
タ12、命令キュー14および命令コントロールユニット16
は相互に結合されている。これらユニット12、14、16は
協動して、クロックサイクル毎に、最大で３つの命令を
同時に発行する。

【００２３】このプログラムカウンタ12が命令コントロ
ールユニット16と協動する方法を除いて、このプログラ
ムカウンタ12によって、多くのパイプラインプロセッサ
中で見られるプログラムカウンタの広範なカテゴリを表
している。これの基本的な機能および構成は周知であ
り、またこれ以上説明しない。この命令コントロールユ
ニット16の一実施例および整数機能回路20や命令コント
ロールユニット16と協動するの方法については、図７〜
10を参照しながら後に説明する。

【００２４】図１に戻って、このパイプラインプロセッ
サ10は、更に、整数単位レジスタファイル18と整数機能
ユニット20とを有する。この整数基準レジスタ18を命令
コントロールユニット16に接続すると共に、整数機能ユ
ニット20にも接続する。これら整数単位レジスタファイ
ル18と整数機能ユニット20とが協動することによって、
最大でもクロックサイクル毎に２つの整数結果を発生す
る。

【００２５】整数単位レジスタファイル18には４つの独
立のレジスタポートが設けられている。時間が多重化さ
れれば、これら４つの独立のレジスタポートは、６つの
読取りポートと２つの書込みポートと等価なキャパシテ
ィが得られ、これらは２つのアドレスレジスタの同時読
取りまたは、４つのデータの同時読取り、またはいずれ
か２つのレジスタの同時書込みをサポートするのに十分
なものである。この整数単位レジスタファイル18の読取
り／書込み帯域および、整数単位レジスタファイル18と
整数機能ユニット20とが協動する方法を除いて、この整
数単位レジスタファイル18は、大部分のパイプラインプ
ロセッサで見られるレジスタファイルの広範なカテゴリ
を表している。これの基本的な機能および構成は周知な
ものであり、従って、これ以上詳述しない。この整数機
能ユニット20の一実施例およびこのユニット20が整数単
位レジスタファイル18と協動する方法については、図２
を参照し乍ら、後述する。

【００２６】再び、図１に戻って、この代表的なパイプ
ラインプロセッサ10には、浮動小数点命令キュー（待ち
行列）24と、浮動小数点命令コントロールキー26と、浮
動小数点単位命令レジスタファイル28と、浮動小数点機
能ユニット30と、マルチプレクサ32とが更に設けられて
いる。この浮動小数点命令キュー24を命令コントロール
ユニット16と浮動小数点命令コントロールユニット26と
に接続し、次に、これを浮動小数点単位レジスタファイ
ル28に接続する。また、この浮動小数点単位レジスタフ
ァイル28を浮動小数点機能ユニット30とマルチプレクサ
32とに接続する。これらユニットは協動して、クロック
サイクル毎に最大で１つの浮動小数点結果を発生する。

【００２７】上記浮動小数点命令キュー24と命令コント
ロールユニット16とが協動する方法を除いて、これら浮
動小数点命令キュー24、浮動小数点命令コントロールユ
ニット26、浮動小数点単位レジスタファイル28、浮動小
数点ユニット30およびマルチプレクサ32は、多くのパイ
プラインプロセッサ中で見つかるこれらのエレメントの
広範なカテゴリを表している。これらの基本的な機能お
よび構成は周知なものであり、従ってこれ以上詳述しな
い。

【００２８】図１において、このパイプラインプロセッ
サ10に、命令キャッシュ34、データキャッシュ36、共有
メモリマネージメントユニット38、書込みバッファ40お
よびキャッシュコヒーレントバスインターフェイスユニ
ット42が更に設けられている。この命令キャッシュ34
を、プログラムカウンタ12、命令キュー14、共有メモリ
マネージメントユニット36およびキャッシュコヒーレン
トバスインターフェイスユニット42に接続する。データ
キャッシュ36をアドレスアダー22、整数機能ユニット2
0、浮動小数点単位レジスタファイル28、マルチプレク
サ32、共有メモリマネージメントユニット38、書込みバ
ッファ40ならびにキャッシュコヒーレントバスインター
フェイスユニット42に接続する。これら共有メモリマネ
ージメントユニット38と書込みバッファ40とをキャッシ
ュコヒーレントバスインターフェイスユニット42に接続
する。

【００２９】命令キャッシュ34と命令キュー14とが協動
する方法およびデータキャッシュ36と整数機能ユニット
20とが協動する方法を除いて、これらデータキャッシュ
36、共有メモリマネージメントユニット38、書込みバッ
ファ40、キャッシュコヒーレントバスインターフェイス
ユニット42によって、大部分のパイプラインプロセッサ
で見つかるこれらエレメントの広範なカテゴリを現して
いる。これらの基本的な機能および構造は周知なもの
で、これ以上詳述しない。

【００３０】また、本発明を容易に理解し得るように、
典型的なプロセッサ10を用いて説明した。即ち、このプ
ロセッサ10のプログラムカウンタ12、命令キュー14およ
び命令コントロールユニット16は協動して、１クロック
サイクルに対して、最大で３個の命令を以下の説明に基
づいて、同時に発生していたが、この代わりに、これら
のエレメントが協動して１クロックサイクルに対して最
大でｍ個の命令を同時に発生することも可能であり、こ
の場合、その他の相補的な設計思想のすべてを調整可能
と仮定している。更にまた、比較的小さな「ｍ」である
数「ｍ」を選択することは、実行における複雑性と、実
行性能ゲイン対命令グループを決定するために必要な時
間における増大性との相殺関係となる。しかし、命令グ
ループを決定するのに必要な時間と実行の複雑性とは、
数値ｍが増加するように非直線的な方法で増大すると共
に、ある点においては、命令グループを決定するために
必要な時間および／または実行の複雑性は、命令の実行
時間における節約より重要なものとなる。

【００３１】上述したのと同様に、本発明を容易に理解
できるようにするため、この代表的なプロセッサ10によ
って、多くても２つの整数結果と、多くても１つの浮動
小数点結果を各クロック毎に発生させている。また以下
の記載から明らかなように、本発明を他のエレメントを
用いて実現でき、これらエレメントを協動させて多くて
もn1個の整数結果と最大でもn2個の浮動小数点結果とを
各クロックサイクル毎に発生させる。この場合には、他
のすべての相補的な設計思想を変形する必要がある。

【００３２】図２は、図１に示したパイプラインプロセ
ッサの整数機能ユニットの一実施例を示す機能ブロック
図である。この整数機能ユニット20は、アドレスアダー
22、３個のデータアダー44、46、48、シフタ50および３
個のマルチプレクサ52、54、56を有している。これら回
路エレメントが協動して最大でも２個の整数結果を各ク
ロックサイクル毎に発生する。

【００３３】アドレスアダー22を第２のマルチプレクサ
54、データキャッシュ36、共有メモリマネージメントユ
ニット38に接続する。次に、この第２マルチプレクサ54
を整数単位レジスタファイル18に接続する。第１、第２
データアダー44、46およびシフタ50を第１、第２マルチ
プレクサ52、54に接続する。この第１マルチプレクサを
整数単位レジスタファイル18に接続する。第３データア
ダー48を第２、第３マルチプレクサ54、56に接続する。
この第３マルチプレクサ56をデータキャッシュ36に接続
する。

【００３４】アドレスアダー22は、第２マルチプレクサ
54を経て、整数単位レジスタファイル18からのアドレス
を入力として受信すると共に、アドレスをデータキャッ
シュ36と共有メモリマネージメントユニット38とに出力
する。３つのデータアダー44、46、48およびシフタ50と
が協動して、２つの論理アダーとして機能する。第１デ
ータアダー44は、整数単位レジスタファイル18からのデ
ータを第１マルチプレクサ52を介して入力として受信す
ると共に、第２マルチプレクサ54にデータを出力し、次
に、このデータは選択的に第３データアダー48および／
または第３マルチプレクサ56に供給される。またこのデ
ータを、データキャッシュ36および／または次の命令に
選択的に供給される。第２データアダー46とシフタ50
は、整数単位レジスタファイル18からのデータを受信す
るか、またはデータキャッシュ36からのデータを受信す
るか、更に、またはデータを第１マルチプレクサ52を介
して入力とし供給し、更に、データを第２マルチプレク
サ54に出力する。次に、このデータは、第３データアダ
ー48および／または第３マルチプレクサ56へ選択的に供
給される。同様、これらデータをデータキャッシュ36お
よび／または次の命令用に選択的に供給する。

【００３５】アダー22、44〜48およびシフタ50は、１ク
ロックサイクル毎に、４個までのアドレス／データ入力
を受信できる。これらアダー22、44〜48およびシフタ50
は１クロックサイクルの半分だけでオペレーションを完
了できる。

【００３６】図３には、本発明のパイプラインを介して
セットされる命令のフロー（流れ）に関して高いレベル
で記載されている。ハイレベルにおいて、このパイプラ
イン中の各命令は、フェッチ、デコード、実行およびラ
イトバック（書き戻し）ステージを経て進行する。この
図３は、パイプラインプロセスを容易に理解するための
概念図である。また、図５は本発明のパイプラインステ
ージの一実施例を示すブロックダイヤグラムであり、こ
こでは図３の各フェーズをサブフェーズに分割してい
る。

【００３７】図３において、記号「T1」〜「T7」は時間
を表し、記号「G0」〜「G3」は命令のグループを表す。
本発明の一実施例では、これら命令の各グループは、最
大でも３つの命令を有している。時間T1において、グル
ープG0中の命令はパイプラインに入ると共に、フェッチ
される。

【００３８】時刻T2において、グループG0からの命令が
フェッチされており、デコード（複号）される状態にな
っている。同時に、グループG1からの命令がパイプライ
ンに入り、フェッチされる。グループG0の命令がデコー
ドされてしまった後で、これら命令は時刻T3でパイプラ
インの実行フェーズに入る。フェッチされているグルー
プG1からの命令が時刻T3でパイプラインのデコードフェ
ーズに入る。更に、G2からの命令が時刻T3でパイプライ
ンに入り、フェッチされる。グループG0の命令からの結
果が有効であり、且つ、例外が全く起こっていない場合
には、時刻T4において、これら命令の結果が書き戻され
る。これによりマシーンの状態を更新する。グループG1
からの命令が実行フェーズに入ると同時に、グループG2
からの命令がデコードフェーズに入ると共に、グループ
G3からの命令が、これら命令がパイプライン中に入るよ
うにフェッチされる。

【００３９】時刻T5において、グループG0中の命令がパ
イプラインを離れている。グループG1〜G3の命令はパイ
プラインを介して進行し続ける。これは、グループG3の
命令が時刻T7で書き戻されると共に、このパイプライン
が空になるまで行われる。勿論、実際には、４グループ
以上の命令が順次パイプライン中に入力される。パイプ
ラインの各フェーズにおいて命令のグループが存在する
ことが望ましい。従って、第１グループを書き戻し乍
ら、第２グループを実行し、第３グループをデコード
し、更に、第４グループをフェッチする。そのため、時
刻T4のパイプラインの状態は、パイプラインの通常の状
態を更に表すものである。

【００４０】図４には、命令の２つのグループが表示さ
れており、これによってパイプライン式スーパースカラ
ープロセッサ中に発生する例外が起こった時の種々の問
題点を表す。説明しやすくするために、本例では、グル
ープG0には１つの命令のみが包含されている。しかし乍
ら、このグループG0に１つ以上の命令を包含できること
は、当業者にとって明らかである。グループG0の命令は
I0で、この命令によって、整数レジスタファイル18の整
数レジスタの内容３を、ラベル「VALUE1」を有する変数
の値にセットする。

【００４１】命令グループG1は３つの命令から構成され
る。これら２つの命令は整数命令であり、残りの１つは
浮動小数点オペレーションである。グループG1の命令I0
は整数加算オペレーションであり、このオペレーション
によって数「１」を整数レジスタ３の内容に加算し、こ
の整数レジスタ３に結果の「３」をストアする。グルー
プG0が適切に完了した場合に、この整数レジスタ３の結
果は、グループG1の命令が実行される前に「VALUE1」の
値にセットされている。従って、グループG1の命令I0の
実行の終わりにおいて、この値VALUE1は、命令I0によっ
て１が加算されRUと共に、新たな値を整数レジスタ３に
設定する。この結果は、VALUE1が１つだけインクレメン
ト（増加）され、整数レジスタ３にストアされる。

【００４２】グループG1の命令I1は浮動小数点オペレー
ションであり、この特別なケースでは、このオペレーシ
ョンは浮動小数点加算オペレーションであり、ここでは
浮動小数点レジスタf18の内容が浮動小数点レジスタf14
の内容へ加算されると共に、この加算結果がこの浮動小
数点レジスタf18へストアされる。

【００４３】最後に、グループG1の命令I2はもう１つの
加算命令であり、ここでは整数レジスタ３の内容が１だ
けインクレメントされると共に、整数レジスタ３に再度
ストアされる。グループG1の命令I0の実行の終わりにお
いて、整数レジスタ３の内容には１だけインクレメント
されたVALUE1の値が包含される。従って、命令I2が完了
すると、整数レジスタ３にはVALUE1が収納され、これは
１だけ２回インクレメントされているか、またはVALUE1
に２を加えたものである。従って、命令10、12は、この
命令12用の引数を供給する命令10の結果とカスケード関
係が成立する。

【００４４】しかし乍ら、何時でも、例外が起こる可能
性がある。この例外はパイプラインの外側にすることが
できる。例えば、完了を知らせるＩ／Ｏデバイスからの
割り込みによって例外を起こすことができる。他方、こ
の例外は、命令をパイプライン中で処理したときにも起
こる。例えば、グループG1の命令I2中に整数レジスタ３
の内容に１を加算することによってオーバーフロー状態
が起こった場合に、このオーバーフロー状態を表す例外
が発生される。

【００４５】例外の発生源が多く存在している。これら
例外は特定の命令の結果として生じるか、または現在実
行しているプログラムに対する全体的な非同期で生じ
る。共通の例外発生源の例として以下のものが存在す
る。

【００４６】1) 命令メモリフェッチ中の仮想メモリ保
護（例えば、ページがディスク上にあるためにページが
メインメモリ中に存在しない）、アドレスブレークポイ
ント、またはデータ保全（即ち、パリティ）例外。 2) ユーザモードから特例の例外を実行する場合。 3) 不特定の命令エンコーディング処理の場合（即ち、
違法な命令）。 4) 浮動小数点ユニット(FPU)がプログラムステータス
レジスタ(PSR)を介してディスエーブル（不作動）され
た場合に、浮動小数点オペレート命令を発生する場合。

【００４７】5) そのアドレスが、要求されたオペラン
ドサイズの「自然」の境界に一致していない場合のデー
タメモリアクセス。 6) FPU内の浮動小数点演算例外（即ち、IEEE 754にお
ける不正確な結果）。 7) データメモリ参照動作中の仮想メモリ保護（例え
ば、ページが書込み不可能）、アドレスブレークポイン
ト、またはデータ保全例外（即ち、負荷または保留され
たストアの誤ったデータパリティ）。

【００４８】8) 整数演算例外（例えば、ゼロによる割
算、演算上のオーバーフロー、タグが付されたオペラン
ドデータタイプの例外）。 9) ベクトル処理されたトラップ命令を介してシステム
サービスを動作させるためのユーザリクエスト。 10) 終了する命令またはサイクルカウンタで命令の実行
をトレースする割込み。 11) 命令またはデータアドレスブレークポイント用の割
り込み。 12) Ｉ／Ｏデバイス完了の割り込み。 13) リモートデバッカまたはハードウェアの故障による
インターラプト。 14) エミュレーションリクエスト（1992年月日出願
の米国特許明細書第号参照）。

【００４９】正確な例外(precise exceptions)は２つの
特性を有している。第１の特性としては、これら例外は
命令の間で発生する必要があり、第２特性としては、こ
れら命令は再スタート可能とする必要がある。従って、
グループG1には３つの位置があり、ここでは正確な例外
が起こり得る。正確な例外がグループG1内の命令I0、I1
またはI2で発生することが可能となる。

【００５０】図４の命令の例を利用して、例外が命令I0
で起こった場合に、整数レジスタ３にストアされた値
は、これに１を加えた値を有してはならない。従って、
正確な例外処理器によってこの整数レジスタ３の値を更
新せず、グループG0の命令I0中にセットされたVALUE1を
残しておく。この例外の原因によって、グループG1のす
べての命令（命令I0を含む）を後で実行することができ
る。

【００５１】一方、グループG1の命令I1の時に例外が起
こると、命令I0は適切に実行されたことになる。このこ
とは、グループG1の命令I0の終わりにおいて、整数レジ
スタ３には、グループG1の命令I0の結果として１だけイ
ンクレメントしたVALUE1が包含されることを意味する。
命令I1は浮動小数点オペレーションであり、これによっ
ていずれの整数レジスタの内容に影響を与えるものでは
ない。従って、整数レジスタ３の内容が有効なものとな
ると共に、これらを用いてマシーンの状態を更新するた
めに利用すべきであり、この結果、グループG1の命令I0
を再び動作させる必要がない。

【００５２】命令I2で例外が起こると、命令I0とI1の結
果が有効となる。本例では、命令I1は浮動小数点オペレ
ーションであり、従って、命令I1によっていずれの整数
レジスタの内容に影響を与えるものではない。従って、
整数レジスタ３には一度インクレメントされたVALUE1が
包含され、このVALUE1は例外なしで実行されたグループ
G1の命令I0からの結果である。若し、いずれの命令中に
例外が起こらないならば、整数レジスタ３には、２回イ
ンクレメントされたVALUE1が包含され、このVALUE1はグ
ループG1の命令I2からの結果である。

【００５３】再び図２を参照しながら説明すると、図４
の例におけるカスケード加算命令12がアダー48で演算さ
れる。この命令I0の結果を、アダー48とマルチプレクサ
56にマルチプレクサ54を制御することによって選択的に
与える。

【００５４】特定の実施例のパイプラインマシーンにお
いて、４つの命令グループを設定でき、これらグループ
の各々には、所定時刻にパイプライン中に最大で３つの
命令が設けられている。多重例外がパイプラインの12個
の命令（４ステージで、１ステージ当たり３個の命令）
の各々において発生され得る。異なった優先レベルを有
する例外が、単一命令のパイプラインフェーズ期間内の
それぞれ異なる時刻に同時に発生できる。また１つ以上
の命令のパイプラインフェーズ期間内のそれぞれ異なる
時刻に同時に発生できる。更に、これら例外は、パイプ
ラインの命令に非同期で起こることが可能となる。

【００５５】本発明によれば、例外が発生すると、これ
によって「ハードブレイク」が形成される。例外が起こ
る前に完了してしまったすべての命令を利用して、マシ
ーンの状態を更新することができる。しかし乍ら、この
例外のとき完了していない命令の総ては、これらを用い
てマシーンの状態を更新することは出来ない。これら命
令は、命令受け入れ例外から回復してから後で、可能な
らば、再び作動させることもできる。本発明の命令処理
器によって、１つまたはそれ以上の例外が起こったこと
を検出すると、この処理器によってパイプライン中のど
の命令によって安全に利用してマシーンの状態を更新す
ることができる有効な結果を生成したかを決定する必要
がある。更にまた、この例外処理器はどの命令がマシー
ン状態を更新できないが決める必要がある。

【００５６】図５には、本発明のパイプラインステージ
の一実施例ブロックダイヤグラムが表されており、これ
らパイプラインステージは図１のパイプラインプロセッ
サに組込まれている。図５に示したパイプラインステー
ジ100には、複数の整数パイプラインステージ102−116
および複数の浮動小数点パイプラインステージ118−126
が設けられている。また、図５には７つのクロックサイ
クルより成る一連のクロックパルス128が示されてい
る。

【００５７】これら整数パイプラインステージ102−116
には、２つの命令フェッチステージ(F0、F1)102、103
と、３つの命令デコードステージ(D0、D1、D2)106−11
0、２つの実行ステージ(E0、E1)112、114、および１つ
の書き戻しステージ(WB)116が設けられている。また浮
動小数点パイプラインステージ118−126には、２つの命
令デコード（複号）ステージ(FD、FRF)118、120と、２
つの実行ステージ(FADD／FMULおよびFNORM／FRND)122、
124とならびに１つの書き戻しステージ(FWB)126とが設
けられている。これら浮動小数点実行ステージ(FADD/FM
ULとFNORM/FRND)122、124を除いて、これらパイプライ
ンステージ102、・・・、120または126の各々は、１ク
ロックサイクルの半分を占有する。また、浮動小数点実
行ステージ(FADD/FMULまたはFNORM/FRND)の各々は、１
クロックサイクルを占有する。

【００５８】パイプラインステージF0 102とF1 104期間
中、４つの命令が命令キャッシュ34からフェッチされ
る。また０〜３の命令がデコードステージD0 106期間中
に発生される。２つのアドレスレジスタが読取られ、パ
イプラインステージD1期間中演算されたターゲットおよ
び４つのデータレジスタが読取られ、更に、フェーズD2
110期間中にロードストアアドレスが演算される。フェ
ーズE0 112期間中に、データキャッシュ36へのアクセス
が起こり、浮動小数点オペレーションポイントオペレー
ションが発生され、更に第１実行ステージが起こる。ま
たフェーズE1 114期間中に、第２の実行ステージが起こ
り、データがロードされ、更に、例外が解決される。最
終的に、書き戻しステージ(WB)116期間中、２つまでの
整数ユニット結果が書き戻されて、整数レジスタファイ
ル18を更新する。

【００５９】浮動小数点パイプライン中に、第１フェー
ズはFD 118となり、ここで浮動小数点命令がデコードさ
れる。フェーズFRF 120期間中、浮動小数点レジスタフ
ァイル28の浮動小数点レジスタが読取られる。次に、浮
動小数点の合計または積が、フェーズFADD／FMUL 122期
間中に演算される。ステージFNORM/FRND 124期間中、こ
の浮動小数点合計が正規化される、と共に、または、こ
の浮動小数点積が循環する。最後にフェーズFWB 126期
間中、これら浮動小数点レジスタが書込まれる。

【００６０】本発明の特定の実施例で発生する例外状態
は、命令グループを構成するために利用されるグループ
化ルールの機能である。グループ化ルールの例として
は、２つ以下の整数命令と１つの浮動小数点命令を１つ
のグループに包含できることである。これらグループ化
ルールの一組については、上述した出願中の米国特許明
細書に記載されている。

【００６１】図６は表を表す。この表には、１つのグル
ープ中の３つの命令の各々に対して、本発明による可能
な限りの例外のすべてが表されており、更に、この例外
を発生する単位が表されている。即ち、21個の可能な例
外が存在しており、これら例外は命令10に対して発生し
得るものである。しかし乍ら、命令I1とI2のみ、14個の
可能な例外状態によって影響される。従って、例えば、
データストア例外は、命令10のみに対して起こると共
に、データフェーズE1中にバス単位で発生される。一
方、命令INSTCN＿ACCESS＿EXCEPTIONは、グループの３
つの命令のいずれについても起こり、これはパイプライ
ンのフェーズD0期間中、命令キュー14によって発生され
る。

【００６２】図７には、命令コントロールユニット16が
詳細なブロックダイヤグラムで表示されている。この命
令コントロールユニット16を６個のロジック（論理）ブ
ロックに区分けし、これらブロックを相互に結合してい
る。

【００６３】ロジックブロックXH 130には本発明の例外
処理ロジックが含まれており、これについては図８〜10
を参照し乍ら詳述する。ロジックブロックMUXC 132はマ
ルチプレクサソースコントロールへ進又は倍パスする整
数単位機能20経路である。MUXC 132によって、この整数
機能ユニット20のマルチプレクサ52、54、56を制御す
る。ロジックブロックALLOC 134には、図２の整数機能
ユニット20の資源へディスパッチされた命令のマッピン
グが包含されている。このALLOC 134には、図２のアダ
ー44〜48とシフタ50とへの命令10、11、12のマッピング
が包含されている。ロジックブロックALLOCからの出力
は６ビット信号ラインINSTCN＿TO＿RESULT＿PORT＿MAPP
INGである。この信号ラインにはポートマッピングの結
果への命令が設けられており、これについては、図10を
参照し乍ら詳述する。

【００６４】ロジックブロックIPCNT 136は出力とし
て、ディスパッチされた命令を持っている。信号ライン
I(012)OPC＿E0は、ロジックブロックIPCNT 136の出力で
ある。そしてグループ内のどの二つの命令が同じ整数レ
ジスタファイル20レジスタ更新するかを示す。また信号
ラインSAME＿XRD(01,02,12)＿E0はロジックブロックIPC
NT 136の出力であり、更に、グループ内のいずれか２つ
の命令によって、同一の整数レジスタファイル20を何時
更新したかを表す。信号ラインI(012)＿IWE＿E0は、グ
ループのどの命令によってWBパイプラインステージにお
ける整数レジスタファイル20実行状態を更新したかを表
す。

【００６５】ロジックブロックSCHED 138はその内部ロ
ジックブロックGRP 140内の命令をグループ分けすると
共に、各命令に対してロジックブロックVMAN 142に有効
なビットを、それがプロセッサパイプラインを遂行する
ように管理する。６ビットの信号ラインI＿VI(012)＿(D
1,E0)がコントロールブロックSCHED 138から出力される
と共に、グループの３つの命令の内のいずれかが、デコ
ードフェーズD1において有効かどうか、およびパイプラ
インの実行フェーズE0において有効かどうかを表す。命
令をこのデコードフェーズで有効に出来るが、実行フェ
ーズでは有効に出来ない。これは、この命令が、初期の
命令上で条件ブランチ期間中に、却下されたからであ
る。最後に、ロジックブロックPCNTL 144によって、命
令キュー14とプログラムカウンタ12（図１）により命令
の予備フェッチング動作を制御する。

【００６６】命令コントロールユニット16への入力は信
号ラインであり、この信号ラインには、命令グループ内
の各命令に対して35ビットから成る情報が包含されてい
る。この35ビットは、32ビットの命令と、信号フラグと
から構成されており、これら信号フラグによって、命令
が有効かどうか、命令・アクセス・例外が発生したかど
うか、およびこの命令がフェッチされたとしても、コー
ドブレークポイント事象が存在していたかどうかを表
す。

【００６７】図８には例外処理器ブロックXH 130が詳細
に図示されている。ロジックブロックXH＿(D0) 150、ラ
ッチD1 152、ロジックブロックHX＿(D2) 154、およびラ
ッチE0 156によって、各例外に対して例外状態情報が保
持されており、この例外は、パイプラインのD0、D1、D2
およびE0フェーズの各々の期間中に発生できる。ロジッ
クブロックXH＿E1 158によって、パイプラインのステー
ジE1における３つの命令の各々に対して例外の状態を決
定する。例外処理器ロジックブロックXH＿E1 158につい
ては、図９を参照し乍ら後に詳述する。

【００６８】このロジック例外ブロックXH＿E1からの出
力は２ビット信号ラインXMAT(12)＿E1であり、これはパ
イプラインの実行ステージにおける命令グループに対す
る第１例外が、命令I1またはI2で発生したかどうかを表
す。また、出力は３ビット信号ラインXMAB(012)＿E1で
あり、これによって、例外が命令I0の処またはそれより
前で、または命令I1の処またはそれより前で、または命
令I2の処またはそれより前で起こった時を表す。これら
信号をロジックブロックXH＿COM 160に入力し、このブ
ロックXH＿COM 160によってグループの３の命令の内の
どれが結果を有するかどうかを決定する。これら結果
を、命令グループ中の各命令に対して起こった例外の数
量およびタイプに依存して、整数単位レジスタファイル
20へ書き戻されるために委ねることができる。このロジ
ックブロックXH＿COM 160用の論理については、図10を
参照し乍ら、後で詳述する。

【００６９】図９は、ロジックブロックXH＿E1 158用の
論理が図示されている。本発明では、例外情報がパイプ
ラインに与えられると共に、パイプラインのE1フェーズ
で解読される。次に、このフェーズE1における例外状態
に基づいて、結果がWBフェーズ中に書き戻される。この
ロジックブロックXH＿E1 158によって、パイプラインの
フェーズE1における各命令用の例外状態を決定する。位
置的な優先順位が実行されて、優先レベルに拘らず、E0
命令グループ内の最も早く発生する例外を決定する。

【００７０】21個の可能な例外クラスが存在し、これら
例外クラスは、命令I0に対して発生することができ、実
行フェーズE1の最後に現れることが可能となる。例外の
各クラスに対する１信号ラインを21入力ＯＲゲート 162
へ入力すると共に、その出力信号I0＿ANYX＿E1は、パイ
プラインのE1実行フェーズまで命令I0に対していずれか
の例外が発生するかどうかを示す。

【００７１】同様に、14個の例外／エミュレーションリ
クエストが存在し、これらリクエストを、命令I1に対し
て実行フェーズE1までに発生させることができる。これ
ら14個の信号を14入力ＯＲゲート164に入力し、それの
結果を示す信号I1＿ANYX＿E1は、命令I1に対して、フェ
ーズE1までいずれかの例外が発生したかどうかを表示す
る。信号 I1＿ANYX＿E1と信号I0＿ANYX＿E1とを２−入
力ORゲート166へ組込むことによって、１出力信号XMAB1
＿E1が得られる。この出力信号によって、命令I1、また
はその前に例外が発生したかどうかを表すことができ
る。信号 I1＿ANYX＿E1を反転信号I0＿ANYX＿E1と一緒
にANDゲート168へ組込むことによって、出力信号XMAT1
＿E1 が得られる。この出力信号によって、命令I1で例
外が発生し、命令I0で例外が発生しないことを表すこと
ができる。

【００７２】また、14個の可能な、例外／エミュレーシ
ョンリクエスト状態が存在し、これらの状態は、命令I2
のE1フェーズまでに起こり得るものである。この命令I2
の可能な例外状態の各々に対して14ビット信号が14ビッ
トＯＲゲート 170に入力されると共に、これの出力信号
I2＿ANYX＿E1によって命令I2に対して、E1実行フェーズ
までにいずれかの例外が起こったかどうかを表す。信号
I0＿ANYX＿E1と、I1＿ANYX＿E1と、I2＿ANYX＿E1を３入
力ＯＲゲート172に入力することによって、信号XMAB2＿
E1が得られ、この信号は、例外が命令I2または、それま
でに起こったかどうかを表す。

【００７３】図10には、例外処理器委任ロジックブロッ
クXH＿COM160が詳述されている。整数単位データパス20
の２つの結果ポートに対するライトイネーブル信号がブ
ロックXH＿COM 160から出力される。信号 EAOW＿WE＿WB
は、結果信号EAOW＿DATA＿WBに対するライトイネーブル
信号である。また、信号EXW＿WE＿WBは、結果信号EXW＿
DATA＿WBに対するライトイネーブル信号である。

【００７４】信号RFWE0＿E1は、命令I0が、レジスタフ
ァイルをそれがWBステージに入力されるように、書込み
可能であるかどうかを表示する。同様に、信号RFWE1＿E
1とRFWE2＿E2とによって、レジスタファイルライトイネ
ーブルが命令I1およびI2のそれぞれに対して起こるべき
かどうかを表示する。

【００７５】信号RFWE2＿E1は、信号XMAB2＿E1を反転す
ると共に、これを３入力ANDゲート176で信号I＿VI2＿E0
と信号I2＿IWE＿E0とによって論理積をとることによっ
て形成される。信号I＿VI2＿E0は命令I2が有効な命令で
あるかどうかを表示する。また、信号I2＿IWE＿E0によ
って命令I2が、ライトイネーブルを整数レジスタファイ
ル20に発生するタイプの命令であるかどうかを表す。

【００７６】信号RFWE1＿E1は、２入力ANDゲート178
で、２入力ANDゲート180の出力と、3−2−1入力AND−OR
ゲート182の出力との論理積をとることによって形成さ
れる。信号I＿VI1＿E0と信号I1＿IWE＿E0とを論理積処
理することによって、命令I1がフェーズE0で有効な命令
であるかどうかを表すと共に、命令I1が、整数レジスタ
ファイル20に対する書込み可能なタイプの命令であるか
を表す。この3−2−1入力AND−ORゲート182によって、
３つのAND（論理積処理）オペレーションの出力に対し
てOR（論理和処理）オペレーションを実行する。信号SA
ME＿XRD01＿E0、SAME＿XRD12＿E0およびXMAB1＿E1が反
転され、ANDオペレーションがこれら反転信号に対して
実行される。また、信号SAME＿XRD12＿E0とXMAT1＿E1と
を反転し、これら反転信号に対してANDオペレーション
を実行する。１入力ANDオペレーションを信号MXAT2＿E1
に対しても実行し、この結果をANDゲート178に入力す
る。このゲート178はそれの出力として信号RFWE1＿E1を
有する。

【００７７】信号RFWE0＿E1は、２入力ANDゲート184
で、２入力ANDゲート186および3−2−1入力AND−ORゲー
ト188の出力を論理積処理することによって形成され
る。信号I＿VI0＿E0と信号I0＿IWE＿E0とをAND（論理
積）処理することによって、命令I0がフェーズE0で有効
な命令であるかどうかを表し、更に、命令I0が、整数レ
ジスタファイル20への書込み可能なタイプの命令である
かどうかを表す。この3−2−1入力AND−ORゲート188に
よって、３つのANDオペレーションの出力に対してORオ
ペレーションが行われる。信号SAME＿XRD01＿E0、SAME
＿XRD02＿E0、およびXMAB1＿E1を反転すると共に、これ
ら反転信号に対してANDオペレーションを実行する、ま
た、信号SAME＿XRD01＿E0とXMAB0＿E1を反転し、これら
反転信号をAND処理する。１入力AND処理を、信号XMAT1
＿E1に対して実行する。これら３つのAND処理の結果をO
Rオペレーションで組合わせ、これの結果をANDゲート18
4に入力する。このANDゲート184は、その出力として、
信号RFWE0＿E1を有する。

【００７８】信号RFWE0＿E1、RFWE1＿E1、およびRFWE2
＿E1を一対の2−2−2入力AND−ORゲート190と192内で、
６ビットの信号ラインINSTCN＿TO＿RESULT PORT＿MAPPI
NGSと共に組合わせることによって、ポートA0用のイネ
ーブル信号EA0W＿WE＿WBおよびポートX用のイネーブル
信号EXW＿WE＿WBを得るようになる。この６ビット信号
ラインINSCN＿TO＿RESULT PORT＿MAPPINGSは、６本の別
個な信号ラインから構成される。信号I0＿IS＿A0RMX＿E
0とI1＿IS＿A0RMX＿E0と、I2＿IS＿A0＿RMX＿E0とによ
って、命令I0、I1またはI2が順序化されて、例外無し結
果を結果ポートA0に供給するかどうかを表示する。同様
に、信号ラインI0＿IS＿XRMX＿E0とI1＿IS＿XRMX＿E0
と、I2＿IS＿XRMX＿E0とによって、命令I0、I1またはI2
を順序化されて、例外無し結果を結果ポートXへ供給す
るかどうかを表示する。

【００７９】以上詳述したように、本発明の好適実施例
についてのみ説明したが、本発明はこれらのみに限定さ
れず、種々の変形を加え得ることは当業者にとって明ら
かである。即ち、本発明による方法および装置は、添付
した請求の範囲の技術的思想の範囲内で変更できるもの
である。従って、上述した記載に限定されるものではな
い。

【００８０】

【発明の効果】以上、詳述したように本発明の方法およ
び装置によって以下の利点が得られる。即ち、多重命令
を同時に、フェッチ、デコード、および実行できるプロ
セッサ用の正確な例外処理メカニズムが実現する。ま
た、マシーンの状態を更新して、有効な結果を有するす
べての命令を正確に反映できると共に、無効となった結
果を有する命令を正確に除外できる例外処理メカニズム
を実現する。また、１つのグループ内の命令をカスケー
ド状態にすることができ、この結果、１つの命令の結果
を、このグループの他の命令の少なくとも１つの命令に
よって利用できる例外処理メカニズムを実現する。

【図面の簡単な説明】

【図１】本発明の技術思想を採用したパイプラインプロ
セッサの機能ブロック図。

【図２】図１のパイプラインプロセッサにおける整数機
能ユニットの機能ブロック図。

【図３】パイプラインにおける４つのグループの命令の
フローチャート。

【図４】パイプラインで実行される命令のグループの例
を示す図。

【図５】整数および浮動小数点パイプラインステージを
示す図。

【図６】グループにおける各命令に対する、すべての可
能な例外状態を示す図。

【図７】図１の命令コントロールボックス16のブロック
線図。

【図８】図７の例外処理器XHブロック130のブロック線
図。

【図９】図８の例外処理器XH＿E1ブロック158のブロッ
ク線図。

【図１０】図８の例外処理器XH＿COMブロック160のブロ
ック線図。

【符号の説明】

１０，１００パイプラインプロセッサ１２プログラムカウンタ１４命令キュー１６命令コントロールユニット１８整数単位レジスタファイル２０整数機能ユニット２４浮動小数点命令キュー２６浮動小数点命令コントロールユニット２８浮動小数点単位レジスタファイル３０浮動小数点機能ユニット３２マルチプレクサ３６データキャッシュ４０ライトバッファ４２キャッシュコヒーレントバスインターフェイスユ
ニット

Claims

【特許請求の範囲】

【請求項１】プロセッサの１クロックサイクル中に複
数個の順序付けられた命令を実行する装置において、選択的に互いに結合され、前記命令を受信すると共に実
行する複数個の対応した実行手段と、前記実行の少なくとも１つの結果を受信する少なくとも
１つの宛先手段と、前記実行手段の各々と前記少なくとも１つの宛先手段と
に結合され、前記少なくとも１つの宛先手段の最大でも
１つの宛先手段に書込むために前記実行手段の各々をマ
ッピングするマッピング手段と、前記実行手段の各々に結合され、前記実行中に発生した
例外を検出するエラー検出手段と、前記命令を受信すると共に、カスケード状の命令の組を
検出するカスケード検出手段と、前記エラー検出手段に接続され、前記検出された例外の
１つを発生ために前記命令の第１の命令を決定する優先
順位手段と、更に、前記書込みマッピング手段と、カスケード検出手
段と、優先順位手段とに結合され、前記カスケード状態
の命令組の検出結果と、前記検出された例外の優先順位
とに基づいて、前記マップ処理された少なくとも１つの
宛先手段に対するマッピングの内、多くとも１つのマッ
ピングを選択する書込み選択手段とを具備したことを特
徴とするプロセッサ用例外処理装置。
【請求項２】プロセッサで単一のクロックサイクル中
に複数個の順序付けられた命令を実行する実行方法にお
いて、 (a) 互いに選択的に結合した実行手段の対応するものに
前記命令を供給してこれら命令を実行し、 (b) 前記実行手段の各々を宛先手段にマッピングして、
前記実行手段からの実行結果を受信し、 (c) これら命令をカスケード検出手段に供給して、カス
ケード状態の命令の組を検出し、 (d) これら実行中に起こった例外を検出し、 (e) これら検出された例外に優先順位を付けると共に、
これら検出された例外の１つに起こる第１の命令を識別
し、 (f) 前記カスケード状態の命令の組の検出結果と、前記
検出された例外の優先順位に基づいて、前記マッピング
された宛先手段の内の、多くとも１つのマッピングを選
択し、更に、 (g) 選択された宛先手段マッピングを有する前記実行手
段からの実行結果を、これらマッピング処理した宛先手
段へ書込むステップから構成されたことを特徴とするプ
ロセッサ用例外処理方法。
【請求項３】１クロックサイクル中に、複数個の順序
付けられた命令を実行し、実行結果を書き戻す動作を制
御する正確な例外処理方法を採用した装置を設けたこと
を特徴とするスーパースカラープロセッサ。