JPH0620129B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0620129B2 JPH0620129B2 JP55003250A JP325080A JPH0620129B2 JP H0620129 B2 JPH0620129 B2 JP H0620129B2 JP 55003250 A JP55003250 A JP 55003250A JP 325080 A JP325080 A JP 325080A JP H0620129 B2 JPH0620129 B2 JP H0620129B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- semiconductor
- gate electrode
- channel
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
Description
【発明の詳細な説明】 〔発明の概要〕 この発明はＭＥＳ−ＦＥＴ（ショットキ障壁を利用した
金属−半導体構造を有する電界効果トランジスタ）とＭ
ＩＳ−ＦＥＴ（金属−絶縁物−半導体構造を有する絶縁
ゲイト型電界効果トランジスタ）との特徴をかねそなえ
たものであって、ＤＬＣ−ＦＥＴ（ディプレッション領
域制御型電界効果トランジスタ、以下本発明においては
略してＤＩＳ−ＦＥＴと称する）に関するものである。
金属−半導体構造を有する電界効果トランジスタ）とＭ
ＩＳ−ＦＥＴ（金属−絶縁物−半導体構造を有する絶縁
ゲイト型電界効果トランジスタ）との特徴をかねそなえ
たものであって、ＤＬＣ−ＦＥＴ（ディプレッション領
域制御型電界効果トランジスタ、以下本発明においては
略してＤＩＳ−ＦＥＴと称する）に関するものである。
本発明は従来のＭＩＳ−ＦＥＴが単にその素子の大きさ
を微細化していったが、ソース、ドレイン間をオフ状態
で不本意に流れてしまうリーク電流が発生するショート
チャネル効果によりそのパターンをスケールダウン（微
細化）できない限界すなわち０．１〜１μのチャネル長
を有するＭＩＳ−ＦＥＴと同等またはそれ以上のスピー
ドを有するものであり、従来にはみられない効果を有す
る半導体装置である。
を微細化していったが、ソース、ドレイン間をオフ状態
で不本意に流れてしまうリーク電流が発生するショート
チャネル効果によりそのパターンをスケールダウン（微
細化）できない限界すなわち０．１〜１μのチャネル長
を有するＭＩＳ−ＦＥＴと同等またはそれ以上のスピー
ドを有するものであり、従来にはみられない効果を有す
る半導体装置である。
本発明はその基本的な特徴として、低電圧動作を行な
うこと（0.1 〜２Ｖ）、バルクモビリティ（μｅ〜15
00cm2V/sec, μｅ〜500cm2V/sec）を利用し従来より知
られている表面移動度が支配的なＭＩＳ−ＦＥＴより３
〜６倍の速度を同一パターン、スケールにて有する、
空乏層障壁をゲイト電極の仕事関数または不純物レベル
により制御すること、ＭＥＳ−ＦＥＴに比べて相補型
を同一基板上に製造できること、絶縁膜に窒化珪素を
用いることによりＭＥＳ−ＦＥＴに比べて高信頼性、耐
熱性を有すること、セルフアライン型であり従来より
のＭＩＳ−ＦＥＴの特徴をそのまま利用できること、
バルクの多数キャリアを利用するため、チャネル長が0.
1 μｍにすることもでき、またサブスレッシュホールド
電流のリークがきわめて少ないこと、システム設計に
公知のＬＳＩ技術、ＣＡＤ技術がそのまま応用できるこ
と、ＤＩＳ−ＦＥＴの領域の耐熱性を有するため多層
配線が可能なこと、不揮発性ＲＡＭへの応用が可能で
あること、があげられる。
うこと（0.1 〜２Ｖ）、バルクモビリティ（μｅ〜15
00cm2V/sec, μｅ〜500cm2V/sec）を利用し従来より知
られている表面移動度が支配的なＭＩＳ−ＦＥＴより３
〜６倍の速度を同一パターン、スケールにて有する、
空乏層障壁をゲイト電極の仕事関数または不純物レベル
により制御すること、ＭＥＳ−ＦＥＴに比べて相補型
を同一基板上に製造できること、絶縁膜に窒化珪素を
用いることによりＭＥＳ−ＦＥＴに比べて高信頼性、耐
熱性を有すること、セルフアライン型であり従来より
のＭＩＳ−ＦＥＴの特徴をそのまま利用できること、
バルクの多数キャリアを利用するため、チャネル長が0.
1 μｍにすることもでき、またサブスレッシュホールド
電流のリークがきわめて少ないこと、システム設計に
公知のＬＳＩ技術、ＣＡＤ技術がそのまま応用できるこ
と、ＤＩＳ−ＦＥＴの領域の耐熱性を有するため多層
配線が可能なこと、不揮発性ＲＡＭへの応用が可能で
あること、があげられる。
以上のこれまでのＩＣ、ＬＳＩ、ＶＬＳＩ業界も望んで
いた多くの特徴をすべてかねそなえることができるとい
うきわめて大きな効果を有する。
いた多くの特徴をすべてかねそなえることができるとい
うきわめて大きな効果を有する。
従来本発明と比較的相似の構造を有するトランジスタと
してＭＥＳ−ＦＥＴが知られている。これを第１図にそ
のたて断面図を示した。基板半導体(1) は逆導電型の領
域(2) をソース(5) をドレイン(6) よりもライトドーピ
ングのイオン注入法により作製する。さらにこの半導体
領域(2) に対し白金(3) のショットキ障壁を作る。この
ショットキ障壁により半導体領域中に空乏層を作りソー
スからドレインに流れる電流を制御しようとするもので
ある。
してＭＥＳ−ＦＥＴが知られている。これを第１図にそ
のたて断面図を示した。基板半導体(1) は逆導電型の領
域(2) をソース(5) をドレイン(6) よりもライトドーピ
ングのイオン注入法により作製する。さらにこの半導体
領域(2) に対し白金(3) のショットキ障壁を作る。この
ショットキ障壁により半導体領域中に空乏層を作りソー
スからドレインに流れる電流を制御しようとするもので
ある。
しかしこの構造において白金が直接シリコン半導体(2)
に接するため、製造ばらつきを有する。さらに従来はＰ
チャネル型ができない。加えて耐熱性がない。電極(3)
とソース(5) 、ドレイン(6) がショートしやすいため空
隙(60)を設けなければならない等の多くの欠点があっ
た。
に接するため、製造ばらつきを有する。さらに従来はＰ
チャネル型ができない。加えて耐熱性がない。電極(3)
とソース(5) 、ドレイン(6) がショートしやすいため空
隙(60)を設けなければならない等の多くの欠点があっ
た。
本発明はＭＥＳＦＥＴの有する低電圧動作、バルクモビ
リティを利用しているという特徴を生かしつつ前記した
欠点を除去しようとしたＤＩＳ−ＦＥＴを提示するもの
であって、以下にその詳細を説明する。
リティを利用しているという特徴を生かしつつ前記した
欠点を除去しようとしたＤＩＳ−ＦＥＴを提示するもの
であって、以下にその詳細を説明する。
『実施例１』 第２図は本発明のたて断面図の実施例を示す。
図面において半導体例えば珪素（結晶方位(100)のＰ−
（ρ≧10Ωcm以上）型を基板(1)として用いた。さらに
この上面を選択的に窒化珪素等によりマスクをし、公知
の高圧（約10〜15気圧）中で800〜1000℃にて0.5〜２μ
ｍの厚さに選択酸化をしてフィールド絶縁物(7) を形成
させた。さらにこの基板にＰ型領域(10)を0.3 〜１μｍ
の厚さにイオン注入法を用いて形成せしめ、加えてこの
上面に半導体領域(2) を50〜3000Å特に100〜500Åの厚
さに第２回目のイオン注入法を用いて作製した。この半
導体領域(2) は空乏層を作りその空乏層はその下面すな
わち(2)-(10)の接合面にまで容易に電極の電位により拡
がりうる程度にライトドープでなければならない。その
不純物濃度は1014〜３×1016cm-3に制御した。さらにソ
ース(5) ドレイン(6) を第３のイオン注入により1017〜
1019cm-3の濃度に作製した。この一対の不純物領域間は
0.1 〜１μｍの距離とした。ソース (5)、ドレイン(6)
の製造は半導体領域(2) 及びその下側にノーマリーオフ
の状態で例えば0.1〜１μｍとチャネル長を短くしたソ
ース、ドレイン間に不本意の10-9〜10-12Åのオーダの
前記リーク電流が流れてしまうというショートチャネル
効果の発生を予防する半導体層(10)の作製とその順序を
変更してもよい。
（ρ≧10Ωcm以上）型を基板(1)として用いた。さらに
この上面を選択的に窒化珪素等によりマスクをし、公知
の高圧（約10〜15気圧）中で800〜1000℃にて0.5〜２μ
ｍの厚さに選択酸化をしてフィールド絶縁物(7) を形成
させた。さらにこの基板にＰ型領域(10)を0.3 〜１μｍ
の厚さにイオン注入法を用いて形成せしめ、加えてこの
上面に半導体領域(2) を50〜3000Å特に100〜500Åの厚
さに第２回目のイオン注入法を用いて作製した。この半
導体領域(2) は空乏層を作りその空乏層はその下面すな
わち(2)-(10)の接合面にまで容易に電極の電位により拡
がりうる程度にライトドープでなければならない。その
不純物濃度は1014〜３×1016cm-3に制御した。さらにソ
ース(5) ドレイン(6) を第３のイオン注入により1017〜
1019cm-3の濃度に作製した。この一対の不純物領域間は
0.1 〜１μｍの距離とした。ソース (5)、ドレイン(6)
の製造は半導体領域(2) 及びその下側にノーマリーオフ
の状態で例えば0.1〜１μｍとチャネル長を短くしたソ
ース、ドレイン間に不本意の10-9〜10-12Åのオーダの
前記リーク電流が流れてしまうというショートチャネル
効果の発生を予防する半導体層(10)の作製とその順序を
変更してもよい。
本実施例においては、この半導体層の表面を十分清浄に
した後、この上面に窒化珪素被膜を２〜100 Åの厚さに
形成させた。この窒化珪素の作製は以下の２つを使用し
た。すなわちプラズマ窒化法を用いることができる。こ
のプラズマ窒化法とはこの半導体を0.1 〜10torrの圧力
の雰囲気にひたしこの雰囲気をアンモニア（ＮＨ３）ま
たは窒素（Ｎ２）と水素（Ｈ２）との混合気体にひたし
加えてこの気体を５〜500ＭＨz例えば13.56ＭＨzにて誘
導プラズマ化した。反応性窒化物気体を化学的に活性に
して半導体表面を窒化したものである。半導体基板の温
度を湿度〜 300℃にて２〜30Åの膜厚が300〜800℃にお
いて20〜200Åの膜厚を得ることができる。
した後、この上面に窒化珪素被膜を２〜100 Åの厚さに
形成させた。この窒化珪素の作製は以下の２つを使用し
た。すなわちプラズマ窒化法を用いることができる。こ
のプラズマ窒化法とはこの半導体を0.1 〜10torrの圧力
の雰囲気にひたしこの雰囲気をアンモニア（ＮＨ３）ま
たは窒素（Ｎ２）と水素（Ｈ２）との混合気体にひたし
加えてこの気体を５〜500ＭＨz例えば13.56ＭＨzにて誘
導プラズマ化した。反応性窒化物気体を化学的に活性に
して半導体表面を窒化したものである。半導体基板の温
度を湿度〜 300℃にて２〜30Åの膜厚が300〜800℃にお
いて20〜200Åの膜厚を得ることができる。
本発明はかかる窒化珪素膜を用い、この窒化被膜トンネ
ル電流を流しうる程度にうすくても実質的にＭＩＳ−Ｆ
ＥＴの変型としてのＤＩＳ−ＦＥＴとして作用しうるこ
とが大きな特徴である。
ル電流を流しうる程度にうすくても実質的にＭＩＳ−Ｆ
ＥＴの変型としてのＤＩＳ−ＦＥＴとして作用しうるこ
とが大きな特徴である。
かかるプラズマ窒化法において形成される被膜はＳi3Ｎ
４の構成を有する窒化珪素膜となるが、半導体表面にナ
チュラル・オキサイドが存在する場合は、ＳｉＯxＮyの
構成になる。
４の構成を有する窒化珪素膜となるが、半導体表面にナ
チュラル・オキサイドが存在する場合は、ＳｉＯxＮyの
構成になる。
プラズマ窒化法ではなくイオン注入法により半導体の表
面近傍に窒素を注入して窒化被膜を作ってもよい。
面近傍に窒素を注入して窒化被膜を作ってもよい。
さらにかかる絶縁膜ではなく、半絶縁膜を用いることも
できる。半絶縁膜は半導体表面上に0.001〜１torrの圧
力にてSiH4/ＮＨ3/Ｈ2＝1/0.5〜10/0〜50の割合にて混
合し半導体上の被形成面上に気相成長（500〜800℃）さ
せた。またプラズマ気相法（室温〜500℃）により２〜1
00Åの膜厚に形成してもよい。かかる場合はＳi3Ｎ4-x
（0.5＜ｘ＜４）であり半絶縁膜が形成された。
できる。半絶縁膜は半導体表面上に0.001〜１torrの圧
力にてSiH4/ＮＨ3/Ｈ2＝1/0.5〜10/0〜50の割合にて混
合し半導体上の被形成面上に気相成長（500〜800℃）さ
せた。またプラズマ気相法（室温〜500℃）により２〜1
00Åの膜厚に形成してもよい。かかる場合はＳi3Ｎ4-x
（0.5＜ｘ＜４）であり半絶縁膜が形成された。
本発明においてはかかる絶縁膜の存する界面準位密度は
３×1010cm-2以下特に１×1010cm-2以下であり、界面電
荷によるＶTHのドリフトは 0.1Ｖ以下特に0.01Ｖ以下で
あることがきわめて重要である。界面準位が大きい場合
は、この準位により基板半導体に発生させるエネギバン
ドの曲がりの方が電極によるそれを上まわりＣ／ＤＩＳ
−ＦＥＴ（相補型ＤＩＳ−ＦＥＴ）構成等が作りにくく
なってしまう。
３×1010cm-2以下特に１×1010cm-2以下であり、界面電
荷によるＶTHのドリフトは 0.1Ｖ以下特に0.01Ｖ以下で
あることがきわめて重要である。界面準位が大きい場合
は、この準位により基板半導体に発生させるエネギバン
ドの曲がりの方が電極によるそれを上まわりＣ／ＤＩＳ
−ＦＥＴ（相補型ＤＩＳ−ＦＥＴ）構成等が作りにくく
なってしまう。
本実施例においては、かかる絶縁または半絶縁膜(8) 上
に次の工程としてホウ素を1018cm-3以上ドープした半導
体を減圧気相法またはプラズマ気相法により、0.03〜0.
3μｍ特に0.1μｍの厚さに形成して電極(9)を得た。
に次の工程としてホウ素を1018cm-3以上ドープした半導
体を減圧気相法またはプラズマ気相法により、0.03〜0.
3μｍ特に0.1μｍの厚さに形成して電極(9)を得た。
本実施例においてはＮチャネルであるため電極(9) をＰ
型にした。そしてその電極直下の半導体領域(2)には電
極(9)に電圧を加えない状態にて空乏層(11)（DEPLATION
LAYER）が発生する。この空乏層の下面はその下側（半
導体領域の底面）にまで至っているため、ノーマリ・オ
フ状態を作ることが重要である。
型にした。そしてその電極直下の半導体領域(2)には電
極(9)に電圧を加えない状態にて空乏層(11)（DEPLATION
LAYER）が発生する。この空乏層の下面はその下側（半
導体領域の底面）にまで至っているため、ノーマリ・オ
フ状態を作ることが重要である。
本実施例においては絶縁または半絶縁膜(8) を窒化珪素
にて作製したためその不純物に対するきわめてすぐれた
マスク作用により電極中のホウ素は半導体領域(8) の上
表面にまで拡散等により至っていない。さらにこの不純
物が窒化珪素中に入っていないため、この被膜中の電気
伝導はその膜厚がうすいためによるトンネル電流または
フロアノードハイム電流によるリーク電流のみであり、
その電流値がばらつくことがなかった。
にて作製したためその不純物に対するきわめてすぐれた
マスク作用により電極中のホウ素は半導体領域(8) の上
表面にまで拡散等により至っていない。さらにこの不純
物が窒化珪素中に入っていないため、この被膜中の電気
伝導はその膜厚がうすいためによるトンネル電流または
フロアノードハイム電流によるリーク電流のみであり、
その電流値がばらつくことがなかった。
絶縁または半絶縁膜(8)が２〜200Å特に30〜80Åとうす
いため、初めてゲイト電極の仕事関数の電位をそのまま
半導体領域におよぼすことができた。このことが本発明
の他の特徴である。
いため、初めてゲイト電極の仕事関数の電位をそのまま
半導体領域におよぼすことができた。このことが本発明
の他の特徴である。
特にこの絶縁または半絶縁膜（８）が２〜２００Å特に
３０〜８０Åとしたのは第５図に示した関係があるから
である。特にゲート絶縁膜の厚さを可変し、半導体電極
をＰ＋型として、Ｎチャネル型ＤＩＳ−ＦＥＴにおい
て、基板のチャネル形成領域の不純物濃度をＮ−の５×
１０15ｃｍ-3とした場合、ゲート電極のフェルミレベル
と基板のフェルミレベルとは０．８Ｖの差がある。この
差を無くすべく半導体表面のエネルギバンドが曲がり、
お互いの差を無くそうとする。結果として半導体内部の
半導体表面との差は０．８Ｖと大きい。しかしゲート電
極と半導体表面との間に絶縁膜を介すると、その厚さが
厚くなるにつれてこの誘電体の部分で電位降下が生じ、
結果として半導体の表面でのエネルギーバンドの曲がり
が小さくなる。第５図にこの関係を示す。
３０〜８０Åとしたのは第５図に示した関係があるから
である。特にゲート絶縁膜の厚さを可変し、半導体電極
をＰ＋型として、Ｎチャネル型ＤＩＳ−ＦＥＴにおい
て、基板のチャネル形成領域の不純物濃度をＮ−の５×
１０15ｃｍ-3とした場合、ゲート電極のフェルミレベル
と基板のフェルミレベルとは０．８Ｖの差がある。この
差を無くすべく半導体表面のエネルギバンドが曲がり、
お互いの差を無くそうとする。結果として半導体内部の
半導体表面との差は０．８Ｖと大きい。しかしゲート電
極と半導体表面との間に絶縁膜を介すると、その厚さが
厚くなるにつれてこの誘電体の部分で電位降下が生じ、
結果として半導体の表面でのエネルギーバンドの曲がり
が小さくなる。第５図にこの関係を示す。
即ち、この厚さの関係より半導体の表面でのエネルギー
バンドを実用上さしつかえない範囲で曲げるには２００
Å以下の特に８０Å以下にすると０．３Ｖ以上の差を作
ることができる。しかしその厚さが薄すぎるとゲート電
極と基板との間にトンネル電流が流れすぎてしまうた
め、トンネル電流が流れない範囲の３０Å以上となれば
よいことが判明した。この厚さは本発明において界面準
位密度が３×１０10ｃｍ-2以下でこの順位の影響が十分
少ないことによって初めて成就できることは明らかであ
る。
バンドを実用上さしつかえない範囲で曲げるには２００
Å以下の特に８０Å以下にすると０．３Ｖ以上の差を作
ることができる。しかしその厚さが薄すぎるとゲート電
極と基板との間にトンネル電流が流れすぎてしまうた
め、トンネル電流が流れない範囲の３０Å以上となれば
よいことが判明した。この厚さは本発明において界面準
位密度が３×１０10ｃｍ-2以下でこの順位の影響が十分
少ないことによって初めて成就できることは明らかであ
る。
本実施例において膜(8) でピンホールがある場合は、そ
のホールを通じて電極の不純物が半導体領域の上部に拡
散し、そこでＰＮ接合を作る。この場合は局部的に作ら
れたいわゆる接合型ＦＥＴ(JUNCTION TYPE FET またはJ
FET)ができる。このため空乏層のひろがりに局部性が発
生してしまい周波数特性が悪くなる。しかし本発明構造
の場合かかるピンホールがあってもそれがこのＤＩＳ・
ＦＥＴの動作を完全に否定するものでないことが他の特
徴である。
のホールを通じて電極の不純物が半導体領域の上部に拡
散し、そこでＰＮ接合を作る。この場合は局部的に作ら
れたいわゆる接合型ＦＥＴ(JUNCTION TYPE FET またはJ
FET)ができる。このため空乏層のひろがりに局部性が発
生してしまい周波数特性が悪くなる。しかし本発明構造
の場合かかるピンホールがあってもそれがこのＤＩＳ・
ＦＥＴの動作を完全に否定するものでないことが他の特
徴である。
本実施例においては、この後ソース(5) ドレイン(6) に
対して電極リード(15)(16)を同一導電型の半導体または
金属にてオーム接触を電極部でおこなわしめて作製し
た。
対して電極リード(15)(16)を同一導電型の半導体または
金属にてオーム接触を電極部でおこなわしめて作製し
た。
第２図(B)(C)は(A)のＡ−Ａ′に対してそのエネルギバ
ンド図を示したものである。
ンド図を示したものである。
第２図(B) は(A) における半導体基板(1) または(10)に
対応して(10′)また半導体領域(2)に対応して(2′)が、
絶縁または半絶縁膜(8) に対応して(8′)、電極(9) に
対応して(9′)が、それぞれエネルギバンド巾にて示さ
れている。(11′) は空乏層である。この空乏層がある
ためバンドは上に凸になり、このＤＩＳ−ＦＥＴはＮチ
ャネルであり、電子をソースからドレインに通すことが
できない。
対応して(10′)また半導体領域(2)に対応して(2′)が、
絶縁または半絶縁膜(8) に対応して(8′)、電極(9) に
対応して(9′)が、それぞれエネルギバンド巾にて示さ
れている。(11′) は空乏層である。この空乏層がある
ためバンドは上に凸になり、このＤＩＳ−ＦＥＴはＮチ
ャネルであり、電子をソースからドレインに通すことが
できない。
しかし第２図(C)に示す如く電極(9) に0.1〜２Ｖ例えば
0.3Ｖという電圧、この電圧はＩＧ−ＦＥＴ（絶縁ゲイ
ト型電界効果トランジスタの２〜20Ｖの電圧）よりきわ
めて低い電圧であるが、かかる低い正の電圧を加えるこ
とにより、エネルギバンドは(2′)の部分が下側に下が
り(12)の部分を電流が流れることができる。すなわちデ
ィプレッションレイヤーが電気伝導を制御しているノー
マリ・オフ型のＭＩＳ型デバイスであるため本発明の半
導体装置をＤＩＳ−ＦＥＴ(DEPLETION LAYER CONTROLLE
D METAL(SEMICONDUCTOR)−INSULATION−SEMICONDUCTOR
TYPE FIELD EFFCT TRANSISTOR)という。
0.3Ｖという電圧、この電圧はＩＧ−ＦＥＴ（絶縁ゲイ
ト型電界効果トランジスタの２〜20Ｖの電圧）よりきわ
めて低い電圧であるが、かかる低い正の電圧を加えるこ
とにより、エネルギバンドは(2′)の部分が下側に下が
り(12)の部分を電流が流れることができる。すなわちデ
ィプレッションレイヤーが電気伝導を制御しているノー
マリ・オフ型のＭＩＳ型デバイスであるため本発明の半
導体装置をＤＩＳ−ＦＥＴ(DEPLETION LAYER CONTROLLE
D METAL(SEMICONDUCTOR)−INSULATION−SEMICONDUCTOR
TYPE FIELD EFFCT TRANSISTOR)という。
この電子はバルクキャリアであり、その移動度として表
面伝導のＩＧ−ＦＥＴがμｅ≒300〜500cm２Ｖ/secに対
し、μｅ≒1300〜1500cm２Ｖ/secと３〜５倍の周波数特
性を有する。このバルクモビリティが用いられることが
本発明のきわめて大きな特徴である。
面伝導のＩＧ−ＦＥＴがμｅ≒300〜500cm２Ｖ/secに対
し、μｅ≒1300〜1500cm２Ｖ/secと３〜５倍の周波数特
性を有する。このバルクモビリティが用いられることが
本発明のきわめて大きな特徴である。
本発明の特徴として、チャネルを形成するＮ型領域の下
側にＰ−型の基板よりも高濃度のＰ型半導体領域を形成
したため、ショートチャネルリークがソース、ドレイン
間に生じることを防ぐことができた。そのため、チャネ
ル長を１μ以下の0.1〜１μｍにまで微細化可能となっ
た。またゲイト電極はＮチャネル型のＤＩＳ−ＦＥＴに
おいてはＰ型の半導体電極を用いた。これは白金、タン
グステン、金、モリブテン、タンタル、チタン、クロ
ム、ニッケルまたはこれらの合金または混合物（例えば
ニクロム、モリブテン・シリサイド、タングステン・シ
リサイド）であっても同様の効果が期待できる。
側にＰ−型の基板よりも高濃度のＰ型半導体領域を形成
したため、ショートチャネルリークがソース、ドレイン
間に生じることを防ぐことができた。そのため、チャネ
ル長を１μ以下の0.1〜１μｍにまで微細化可能となっ
た。またゲイト電極はＮチャネル型のＤＩＳ−ＦＥＴに
おいてはＰ型の半導体電極を用いた。これは白金、タン
グステン、金、モリブテン、タンタル、チタン、クロ
ム、ニッケルまたはこれらの合金または混合物（例えば
ニクロム、モリブテン・シリサイド、タングステン・シ
リサイド）であっても同様の効果が期待できる。
本発明においては従来のＭＥＳ−ＦＥＴが電極に白金し
た使えなかったが、逆に仕事関数の小さな金属またはＮ
＋型の半導体をも絶縁または半絶縁膜を電極と半導体領
域との間に介在させているため可能である。この場合は
Ｐチャネル型のＤＩＳ−ＦＥＴができる。かかる場合の
金属としてはアルミニューム、マグネシューム、ベリリ
ュームまたはバリュームの如き仕事関数が４ｅＶよりも
小さい金属であることが求められる。これらを表にして
まとめると以下のようになる。
た使えなかったが、逆に仕事関数の小さな金属またはＮ
＋型の半導体をも絶縁または半絶縁膜を電極と半導体領
域との間に介在させているため可能である。この場合は
Ｐチャネル型のＤＩＳ−ＦＥＴができる。かかる場合の
金属としてはアルミニューム、マグネシューム、ベリリ
ュームまたはバリュームの如き仕事関数が４ｅＶよりも
小さい金属であることが求められる。これらを表にして
まとめると以下のようになる。
本発明において電極に透明電極を加えると光感性の半導
体装置にすることができる。すなわち導電性透明電極に
よりこの電極を通って照射された光がその下側の半導体
領域中にて電子−ホール対を発生させるとこの電子がＮ
チャネルにおいてはドレインに到り、きわめて高速のフ
オトセルを作ることができることも本発明の大きな特徴
である。
体装置にすることができる。すなわち導電性透明電極に
よりこの電極を通って照射された光がその下側の半導体
領域中にて電子−ホール対を発生させるとこの電子がＮ
チャネルにおいてはドレインに到り、きわめて高速のフ
オトセルを作ることができることも本発明の大きな特徴
である。
『実施例２』 第３図(A)(B)は本発明の他の実施例を示す。
図面(A) においてＮ型の半導体上には選択酸化法等によ
りフイルド絶縁物(7) が設けられ、さらに第１のイオン
注入法により半導体領域(2)がＰ-型にて50〜3000Å特に
500 〜800 Åの厚さに形成される。この後これらの表面
に窒化珪素膜を２〜200 Åの厚さに実施例１と同様に形
成した後、ソース(5) 、ドレイン(6) 間の開口をあけ、
これらの上面全体にアモルフアスまたは多結晶の非単結
晶半導体珪素を形成する。さらにこの半導体膜（0.03〜
0.3μｍ）を選択酸化して電極、リードの部分を除き、
酸化珪素に変成する。この選択酸化は酸化される部分に
対し酸素のイオン注入を行っても、また電極、リードと
なる部分上にマスク作用を有する窒化珪素膜を形成し、
水蒸気等の酸化性気体により酸化してもよい。かくして
第２のフイールド絶縁物(14)が形成される。この後ソー
ス(5)ドレイン(6)およびそれぞれのリード(15)(16)に対
し、硼素の如きＰ＋型不純物を1017〜1021cm-3の濃度に
添加してＰ＋の半導体をつくり、さらに電極(9) に対し
て選択的にリンを1018〜1022cm-3の濃度に添加する。こ
の不純物は500 〜1000℃特に600 〜700 ℃の温度での拡
散で十分な程度に電極(9) リード(15)(16)はうすく0.05
〜0.1 μｍ程度の厚さにすればよい。この後これら電
極、リード上に選択的にその導電性を増すため、多重構
造に金属(19)(19′) を0.1〜0.5μｍの厚さに形成し
た。この金属はタングステン、モリブデンの如き高融点
金属であっても、またアルミニューム、チタン等の金属
であってもよい。
りフイルド絶縁物(7) が設けられ、さらに第１のイオン
注入法により半導体領域(2)がＰ-型にて50〜3000Å特に
500 〜800 Åの厚さに形成される。この後これらの表面
に窒化珪素膜を２〜200 Åの厚さに実施例１と同様に形
成した後、ソース(5) 、ドレイン(6) 間の開口をあけ、
これらの上面全体にアモルフアスまたは多結晶の非単結
晶半導体珪素を形成する。さらにこの半導体膜（0.03〜
0.3μｍ）を選択酸化して電極、リードの部分を除き、
酸化珪素に変成する。この選択酸化は酸化される部分に
対し酸素のイオン注入を行っても、また電極、リードと
なる部分上にマスク作用を有する窒化珪素膜を形成し、
水蒸気等の酸化性気体により酸化してもよい。かくして
第２のフイールド絶縁物(14)が形成される。この後ソー
ス(5)ドレイン(6)およびそれぞれのリード(15)(16)に対
し、硼素の如きＰ＋型不純物を1017〜1021cm-3の濃度に
添加してＰ＋の半導体をつくり、さらに電極(9) に対し
て選択的にリンを1018〜1022cm-3の濃度に添加する。こ
の不純物は500 〜1000℃特に600 〜700 ℃の温度での拡
散で十分な程度に電極(9) リード(15)(16)はうすく0.05
〜0.1 μｍ程度の厚さにすればよい。この後これら電
極、リード上に選択的にその導電性を増すため、多重構
造に金属(19)(19′) を0.1〜0.5μｍの厚さに形成し
た。この金属はタングステン、モリブデンの如き高融点
金属であっても、またアルミニューム、チタン等の金属
であってもよい。
この上面に多重配線を行うためには、この上面にＰＩＱ
等のポリアミド系の有機被膜を形成し、その電極、コン
タクト穴を形成し、さらにその上面に第２の配線を行え
ばよい。
等のポリアミド系の有機被膜を形成し、その電極、コン
タクト穴を形成し、さらにその上面に第２の配線を行え
ばよい。
この実施例はＰチャネル型ＤＩＳ−ＦＥＴであるが、ソ
ース(5) ドレイン(6) 及び電極(9) が一枚のマスクで形
成されることソース(5) ドレイン(6) とそれぞれの電
極、リード(15)(16)が同一主成分材料からなり同一材料
より完全なオームコウタクトが成就されていること、電
極、リードに対しても選択酸化を行っていることが特徴
である。
ース(5) ドレイン(6) 及び電極(9) が一枚のマスクで形
成されることソース(5) ドレイン(6) とそれぞれの電
極、リード(15)(16)が同一主成分材料からなり同一材料
より完全なオームコウタクトが成就されていること、電
極、リードに対しても選択酸化を行っていることが特徴
である。
もちろんこの電極(9) のかわりに実施例１における表１
のＰチャネルＤＩＳ−ＦＥＴに対応する材料を用いても
よいことはいうまでもない。
のＰチャネルＤＩＳ−ＦＥＴに対応する材料を用いても
よいことはいうまでもない。
第３図(B) は第３図(A) の製造工程の一部を修正したも
のである。第３図(B) はＮチャネル型ＤＩＳ−ＦＥＴで
あるが、 (A) における半導体領域(2) と同時に作られ
た半導体領域(13)の内側にさらに第２の半導体領域(12)
がイオン注入法により設けられている。
のである。第３図(B) はＮチャネル型ＤＩＳ−ＦＥＴで
あるが、 (A) における半導体領域(2) と同時に作られ
た半導体領域(13)の内側にさらに第２の半導体領域(12)
がイオン注入法により設けられている。
また第３図(A) におけるソース(5) 、ドレイン(6) のＢ
のイオンの添加には(B)における電極(9)の電極に同時に
同一不純物を添加する。さらに(A)における電極(9) の
リンの添加時に同時に(B) におけるソース(5)、ドレイ
ン(6)及びその電極、リード(15)(16)にも同一不純物を
添加する。このようにすることにより第３図(A) 及び
(B) を同一半導体基板(1) 上にＰチャネルＤＩＳ−ＦＥ
Ｔ（第３図Ａ）及びＮチャネルＤＩＳ−ＦＥＴ(B) を同
時に一体化して作ることができる。
のイオンの添加には(B)における電極(9)の電極に同時に
同一不純物を添加する。さらに(A)における電極(9) の
リンの添加時に同時に(B) におけるソース(5)、ドレイ
ン(6)及びその電極、リード(15)(16)にも同一不純物を
添加する。このようにすることにより第３図(A) 及び
(B) を同一半導体基板(1) 上にＰチャネルＤＩＳ−ＦＥ
Ｔ（第３図Ａ）及びＮチャネルＤＩＳ−ＦＥＴ(B) を同
時に一体化して作ることができる。
以上のように従来のＭＥＳ−ＦＥＴはショットキ構造の
電極を用いるためＮチャネル型のみしか作り得なかった
が、相補型のＤＩＳ−ＦＥＴ（Ｃ／ＤＩＳ−ＦＥＴまた
はＣ／ＤＩＳ）を作ることができた。このＣ／ＤＩＳ−
ＦＥＴは勿論その回路上の応用により直列接続または並
列接続をすればよい。
電極を用いるためＮチャネル型のみしか作り得なかった
が、相補型のＤＩＳ−ＦＥＴ（Ｃ／ＤＩＳ−ＦＥＴまた
はＣ／ＤＩＳ）を作ることができた。このＣ／ＤＩＳ−
ＦＥＴは勿論その回路上の応用により直列接続または並
列接続をすればよい。
第３図(B) の他の製造方法は第３図(A) と同様である。
以上の半導体装置においてＶ＝０．５とした時、それぞ
れtdは０．１〜０．５ｎｓｅｃを得ることができ、きわ
めて高速動作が可能になった。
れtdは０．１〜０．５ｎｓｅｃを得ることができ、きわ
めて高速動作が可能になった。
『実施例３』 本実施例は第４図に示すが、それらは第２図〜第３図る
示す構造を記号化しさらにその応用を求めたものであ
る。
示す構造を記号化しさらにその応用を求めたものであ
る。
第４図(A) はひとつのＤＩＳ−ＦＥＴ(40)を示している
が、ソース(45)、ドレイン(46)、半導体領域(47)、電極
(49)が第２図(A)におけるソース(5)、ドレイン(6)、半
導体領域(2)、電極(9) に対応して設けられてある。
が、ソース(45)、ドレイン(46)、半導体領域(47)、電極
(49)が第２図(A)におけるソース(5)、ドレイン(6)、半
導体領域(2)、電極(9) に対応して設けられてある。
(B)は実施例２における第３図(A)すなわちＰチャネルＤ
ＩＳ−ＦＥＴを(42)にまた第３図(B) すなわちＮチャネ
ルＤＩＳ−ＦＥＴを(40)に示したものである。入力(4
2)、出力(44)が示され、電極はそれぞれ(48)、(49)に示
されている。
ＩＳ−ＦＥＴを(42)にまた第３図(B) すなわちＮチャネ
ルＤＩＳ−ＦＥＴを(40)に示したものである。入力(4
2)、出力(44)が示され、電極はそれぞれ(48)、(49)に示
されている。
第４図(C) はＰチャネル、ＮチャネルのＤＩＳ−ＦＥＴ
を並列接続したもので、信号が(45)より(46)に至るスイ
ッチング速度を速めるために設けたのである。トランス
ミッション回路である。
を並列接続したもので、信号が(45)より(46)に至るスイ
ッチング速度を速めるために設けたのである。トランス
ミッション回路である。
第４図(D) は一つのＤＩＳ−ＦＥＴ(40)とそれに直列に
接続されたキャパシタ(47)よりなる１Ｔｒ／ｂｉｔ型メ
モリに応用したものである。
接続されたキャパシタ(47)よりなる１Ｔｒ／ｂｉｔ型メ
モリに応用したものである。
第４図(E) は第４図(C) のデイプレッション型ＤＩＳ−
ＦＥＴのロードを(47)に、エンヘンスメント型ＤＩＳ−
ＦＥＴのドライバを(40)に示したもので、入力(42)に対
しインバータとして出力が(44)より取り出される。
ＦＥＴのロードを(47)に、エンヘンスメント型ＤＩＳ−
ＦＥＴのドライバを(40)に示したもので、入力(42)に対
しインバータとして出力が(44)より取り出される。
第４図(F) は不揮発性メモリである。
フローテイング電極(49′)、制御用電極(49)が設けられ
ている。
ている。
第４図(G) は実施例１の表１に示したが、Ｎチャネル型
ＤＩＳ−ＦＥＴであってかつ電極をＩＴＯにより形成し
たもので、照射光(60)によりソース(45)よりドレイン(4
6)に電流が流れるようにしたもので、光照射により発生
した電子・ホール対がドレインにバルク拡散させること
によりフオトセンサ用のＤＩＳ−ＦＥＴとしたものであ
る。
ＤＩＳ−ＦＥＴであってかつ電極をＩＴＯにより形成し
たもので、照射光(60)によりソース(45)よりドレイン(4
6)に電流が流れるようにしたもので、光照射により発生
した電子・ホール対がドレインにバルク拡散させること
によりフオトセンサ用のＤＩＳ−ＦＥＴとしたものであ
る。
以上の説明から明らかな如く、本発明は構造が公知のＭ
ＩＳ−ＦＥＴまたはＭＥＳ−ＦＥＴと類似であり、また
それらを組み合わせたという感じを与えるかもしれな
い。しかし本発明はそれぞれの長所のみを引き出すため
になされたものであって、ゲイト電極はＭＩＳ−ＦＥＴ
と同様に、チャネル領域はＭＥＳ−ＦＥＴと同様にして
形成した。その膜厚はそれぞれの長所のみを引き出すた
め絶縁膜または半絶縁膜は２〜200 Å特に30〜80Åとき
わめて薄く形成したこと、そのためＭＩＳ−ＦＥＴはス
レッシュホールド電圧（Ｖth）以下のリーク及び低電圧
化（３〜１Ｖ）にすること、Ｖthの下限が０．８〜１Ｖ
であることにより現実的にはＶＧ、ＶＥを２Ｖ以下にし
て作ることができなかった。しかし本発明はかかるＶth
を電極の有する材料的な仕事関数または（電子親和力）
＋（フエルミレベル）により実質的に固有的に与えるこ
とができた。このため動作電圧を０．１〜２Ｖときわめ
て小さくしえたことおよびそれにともないスケーリング
が可能になり、さらにショートチャネル効果がないため
チャネル長を０．１〜１μｍにまで縮めることができる
ようになった。
ＩＳ−ＦＥＴまたはＭＥＳ−ＦＥＴと類似であり、また
それらを組み合わせたという感じを与えるかもしれな
い。しかし本発明はそれぞれの長所のみを引き出すため
になされたものであって、ゲイト電極はＭＩＳ−ＦＥＴ
と同様に、チャネル領域はＭＥＳ−ＦＥＴと同様にして
形成した。その膜厚はそれぞれの長所のみを引き出すた
め絶縁膜または半絶縁膜は２〜200 Å特に30〜80Åとき
わめて薄く形成したこと、そのためＭＩＳ−ＦＥＴはス
レッシュホールド電圧（Ｖth）以下のリーク及び低電圧
化（３〜１Ｖ）にすること、Ｖthの下限が０．８〜１Ｖ
であることにより現実的にはＶＧ、ＶＥを２Ｖ以下にし
て作ることができなかった。しかし本発明はかかるＶth
を電極の有する材料的な仕事関数または（電子親和力）
＋（フエルミレベル）により実質的に固有的に与えるこ
とができた。このため動作電圧を０．１〜２Ｖときわめ
て小さくしえたことおよびそれにともないスケーリング
が可能になり、さらにショートチャネル効果がないため
チャネル長を０．１〜１μｍにまで縮めることができる
ようになった。
このためｔｄ≒０．０１〜０．５ｎｓをも作ることが可
能となるきわめて工業的に重要な半導体装置である。
能となるきわめて工業的に重要な半導体装置である。
以上の説明において、絶縁または半絶縁膜は窒化珪素を
用いたが、窒化珪素ではなく酸化珪素、炭化珪素であっ
ても実用化は可能である。また半導体も珪素に限らず、
ゲルマニューム、炭化珪素、GaAlAs、GaP等のIII−Ｖ化
合物半導体またはCdS等のII−VI化合物半導体であって
もよいことはいうまでもない。
用いたが、窒化珪素ではなく酸化珪素、炭化珪素であっ
ても実用化は可能である。また半導体も珪素に限らず、
ゲルマニューム、炭化珪素、GaAlAs、GaP等のIII−Ｖ化
合物半導体またはCdS等のII−VI化合物半導体であって
もよいことはいうまでもない。
電極としては半導体であり基板と同一主成分であること
が製造のしやすさからいって好ましかった。しかし他の
半導体または酸素または窒素が添加された広いエネルギ
バンド幅を持つ半導体によりさらに空乏層のまがりを大
きくする半導体を用いてもよいことはいうまでもない。
特に半導体領域が珪素単結晶であり、電極は酸素または
窒素が５〜50モル％添加されたりＰ＋またはＮ＋型の不
純物が0.01〜３モル％添加された半導体を用いてもエネ
ルギバンド幅が１．０ｅＶではなく１．５〜２．０ｅＶ
となるため空乏層をさらに広げることができ、そのため
実用上の使用電圧は０．１〜２Ｖより０．５〜４Ｖにも
高くすることができた。
が製造のしやすさからいって好ましかった。しかし他の
半導体または酸素または窒素が添加された広いエネルギ
バンド幅を持つ半導体によりさらに空乏層のまがりを大
きくする半導体を用いてもよいことはいうまでもない。
特に半導体領域が珪素単結晶であり、電極は酸素または
窒素が５〜50モル％添加されたりＰ＋またはＮ＋型の不
純物が0.01〜３モル％添加された半導体を用いてもエネ
ルギバンド幅が１．０ｅＶではなく１．５〜２．０ｅＶ
となるため空乏層をさらに広げることができ、そのため
実用上の使用電圧は０．１〜２Ｖより０．５〜４Ｖにも
高くすることができた。
本発明における電極として金属を用いた場合は表１に示
される金属のすべてをすべての実施例に応用できる。ま
た実施例１の製造方法は実施例２〜３にも同様に適用で
きることはいうまでもない。
される金属のすべてをすべての実施例に応用できる。ま
た実施例１の製造方法は実施例２〜３にも同様に適用で
きることはいうまでもない。
実施例３は２つのＤＩＳ−ＦＥＴのくみあわせを示し
た。しかしこの基礎構成を複数組み合わせて１Ｍビット
等のメモリまたは105〜1019ゲートを有するロジックシ
ステムを作ることは本発明にこれまでの集積回路技術を
あてはめたことにより当然の応用として考えられる。
た。しかしこの基礎構成を複数組み合わせて１Ｍビット
等のメモリまたは105〜1019ゲートを有するロジックシ
ステムを作ることは本発明にこれまでの集積回路技術を
あてはめたことにより当然の応用として考えられる。
第１図の従来のＭＦＳ−ＦＥＴの縦断面図である。 第２図は本発明のＤＩＳ−ＦＥＴの縦断面図（Ａ）、そ
れを示すエネルギーバンド図(Ｂ)(Ｃ)である。 第３図は本発明の他の実施例の縦断面図である。 第４図は本発明のＤＩＳ−ＦＥＴの回路記号、その応用
回路の結線図を示す。第５図はゲート絶縁膜の厚さに対
する基板表面と半導体内部のフェルミレベルの差を示し
た図である。
れを示すエネルギーバンド図(Ｂ)(Ｃ)である。 第３図は本発明の他の実施例の縦断面図である。 第４図は本発明のＤＩＳ−ＦＥＴの回路記号、その応用
回路の結線図を示す。第５図はゲート絶縁膜の厚さに対
する基板表面と半導体内部のフェルミレベルの差を示し
た図である。
Claims (4)
- 【請求項１】Ｐ型の導電型を有する半導体基板上に０．
１〜１μｍ離間して一対のＮ型のソース及びドレインを
構成する不純物領域と、該領域間に設けられた前記不純
物領域と同一導電型のチャネルを形成し得る領域を設
け、前記チャネル形成領域の上方に３０〜８０Åの厚さ
であって、界面準位密度が３×１０10ｃｍ-2以下のゲイ
ト絶縁膜と、該ゲイト絶縁膜上にＰ型の半導体をゲイト
電極とすることにより、電子親和力及びフエルミレベル
によりスレッシュホールド電圧を設定し、該ゲイト電極
と前記Ｐ型半導体基板とにより、前記ゲイト電極に電圧
を印加しない状態下で、前記Ｎ型のチャネルを形成しう
る領域に空乏層を生ぜしめて、前記一対の不純物領域間
をノーマリオフとせしめ、また前記ゲイト電極に正の電
圧を印加することにより、前記半導体基板と前記ゲイト
絶縁膜との界面より離れて前記半導体内部に形成される
チャネルにより前記一対の不純物領域間に電流を流せし
めることを特徴とする半導体装置。 - 【請求項２】Ｐ型の導電型を有する半導体基板上に０．
１〜１μｍ離間して一対のＮ型のソース及びドレインを
構成する不純物領域と、該領域間に設けられた前記不純
物領域と同一導電型のチャネルを形成し得る領域を設
け、前記チャネル形成領域の上方に３０〜８０Åの厚さ
であって、界面準位密度が３×１０10ｃｍ-2以下のゲイ
ト絶縁膜と、該ゲイト絶縁膜上に透明導電膜をゲイト電
極とすることにより、電子親和力及びフエルミレベルに
よりスレッシュホールド電圧を設定し、該ゲイト電極と
前記Ｐ型半導体基板とにより、前記ゲイト電極に電圧を
印加しない状態下で、前記Ｎ型のチャネルを形成しうる
領域に空乏層を生ぜしめて、前記一対の不純物領域間を
ノーマリオフとせしめ、また前記ゲイト電極に正の電圧
を印加することにより、前記半導体基板と前記ゲイト絶
縁膜との界面より離れて前記半導体内部に形成されるチ
ャネルにより前記一対の不純物領域間に電流を流せしめ
ることを特徴とする半導体装置。 - 【請求項３】Ｎ型の導電型を有する半導体基板上に０．
１〜１μｍ離間して一対のＰ型のソース及びドレインを
構成する不純物領域と、該領域間に設けられた前記不純
物領域と同一導電型のチャネルを形成し得る領域を設
け、前記チャネル形成領域の上方に３０〜８０Åの厚さ
であって、界面準位密度が３×１０10ｃｍ-2以下のゲイ
ト絶縁膜と、該ゲイト絶縁膜上にＮ型の半導体をゲイト
電極とすることにより、電子親和力及びフエルミレベル
によりスレッシュホールド電圧を設定し、該ゲイト電極
と前記Ｎ型半導体基板とにより、前記ゲイト電極に電圧
を印加しない状態下で、前記Ｎ型のチャネルを形成しう
る領域に空乏層を生ぜしめて、前記一対の不純物領域間
をノーマリオフとせしめ、また前記ゲイト電極に負の電
圧を印加することにより、前記半導体基板と前記ゲイト
絶縁膜との界面より離れて前記半導体内部に形成される
チャネルにより前記一対の不純物領域間に電流を流せし
めることを特徴とする半導体装置。 - 【請求項４】Ｎ型の導電型を有する半導体基板上に０．
１〜１μｍ離間して一対のＰ型のソース及びドレインを
構成する不純物領域と、該領域間に設けられた前記不純
物領域と同一導電型のチャネルを形成し得る領域を設
け、前記チャネル形成領域の上方に３０〜８０Åの厚さ
であって、界面準位密度が３×１０10ｃｍ-2以下のゲイ
ト絶縁膜と、該ゲイト絶縁膜上に透明導電膜をゲイト電
極とすることにより、電子親和力及びフエルミレベルに
よりスレッシュホールド電圧を設定し、該ゲイト電極と
前記Ｎ型半導体基板とにより、前記ゲイト電極に電圧を
印加しない状態下で、前記Ｎ型のチャネルを形成しうる
領域に空乏層を生ぜしめて、前記一対の不純物領域間を
ノーマリオフとせしめ、また前記ゲイト電極に負の電圧
を印加することにより、前記半導体基板と前記ゲイト絶
縁膜との界面より離れて前記半導体内部に形成されるチ
ャネルにより前記一対の不純物領域間に電流を流せしめ
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003250A JPH0620129B2 (ja) | 1980-01-14 | 1980-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003250A JPH0620129B2 (ja) | 1980-01-14 | 1980-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100473A JPS56100473A (en) | 1981-08-12 |
| JPH0620129B2 true JPH0620129B2 (ja) | 1994-03-16 |
Family
ID=11552208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55003250A Expired - Lifetime JPH0620129B2 (ja) | 1980-01-14 | 1980-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620129B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW432636B (en) * | 1997-09-26 | 2001-05-01 | Thunderbird Tech Inc | Metal gate fermi-threshold field effect transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422751B2 (ja) * | 1972-04-01 | 1979-08-08 | ||
| JPS4968681A (ja) * | 1972-11-06 | 1974-07-03 |
-
1980
- 1980-01-14 JP JP55003250A patent/JPH0620129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100473A (en) | 1981-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7915107B2 (en) | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys | |
| US5438007A (en) | Method of fabricating field effect transistor having polycrystalline silicon gate junction | |
| US7071050B2 (en) | Semiconductor integrated circuit device having single-element type non-volatile memory elements | |
| US4644386A (en) | Integrated circuit employing insulated gate electrostatic induction transistor | |
| US3461361A (en) | Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment | |
| US5338698A (en) | Method of fabricating an ultra-short channel field effect transistor | |
| US4396930A (en) | Compact MOSFET device with reduced plurality of wire contacts | |
| US6514824B1 (en) | Semiconductor device with a pair of transistors having dual work function gate electrodes | |
| JPH0682837B2 (ja) | 半導体集積回路 | |
| US4019198A (en) | Non-volatile semiconductor memory device | |
| US3639813A (en) | Complementary enhancement and depletion mosfets with common gate and channel region, the depletion mosfet also being a jfet | |
| US4600933A (en) | Semiconductor integrated circuit structure with selectively modified insulation layer | |
| US4554569A (en) | Integrated electron circuits having Schottky field effect transistors of P- and N-type | |
| US4760035A (en) | Integrated circuit in complementary circuit technology | |
| US4812889A (en) | Semiconductor device FET with reduced energy level degeneration | |
| JPH0620129B2 (ja) | 半導体装置 | |
| Lau | ULSI front-end technology: covering from the first semiconductor paper to CMOS FINFET technology | |
| US4969019A (en) | Three-terminal tunnel device | |
| JPH07288292A (ja) | 不揮発性半導体メモリ装置の作製方法 | |
| US5610428A (en) | Semiconductor integrated circuit | |
| JPH07112023B2 (ja) | 不揮発性半導体メモリ装置の作製方法 | |
| US4680481A (en) | Integrated JK-flipflop circuit including hot-electron transistors | |
| JPH0638501B2 (ja) | 不揮発性半導体メモリ装置 | |
| KR960012261B1 (ko) | 모스-공핍형 컽-오프 트랜지스터 및 그 트랜지스터를 이용한 마스크롬 셀 제조방법 | |
| KR930010117B1 (ko) | 바이메스 구조의 반도체 장치 |