JPH0620145B2 - ツエナー・ダイオード - Google Patents
ツエナー・ダイオードInfo
- Publication number
- JPH0620145B2 JPH0620145B2 JP60299764A JP29976485A JPH0620145B2 JP H0620145 B2 JPH0620145 B2 JP H0620145B2 JP 60299764 A JP60299764 A JP 60299764A JP 29976485 A JP29976485 A JP 29976485A JP H0620145 B2 JPH0620145 B2 JP H0620145B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- anode
- regions
- cathode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Emergency Protection Circuit Devices (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、一般には集積回路ツエナー・ダイオードに関
し、更に詳細には表面下に、即ち「埋込まれた」降伏接
合を有する集積回路ツエナー・ダイオードに関する。
し、更に詳細には表面下に、即ち「埋込まれた」降伏接
合を有する集積回路ツエナー・ダイオードに関する。
（背景技術） 当該技術分野において周知の如く、半導体電圧基準デバ
イスの１つの形式は、いわゆるツエナー即ちアバランシ
エ（降伏）ダイオードである。そのダイオードの１つの
タイプにおいては、ｐ形導電性ベース領域はｎ形導電性
エピタキシヤル層の表面を通して拡散され、そのエピタ
キシヤル層自体はｐ形導電性シリコン・ウエハ上に形成
される。続いて、ｎ形導電性エミツタ領域がベース領域
内に同じ表面を通して拡散される。こうして、ｐ−ｎ接
合がベース・エミッタ領域間に形成され、その接合間に
適切な電圧が加えられるとき、その接合が降伏して基準
の、即ちツエナー電圧を確立する。望ましくないことに
は、この接合の降伏はシリコンの表面に沿つて生じ、従
つて正確な降伏即ち基準電圧は表面の影響を受けやす
く、基準電圧の精度は表面状態から影響を受ける。更
に、そのような表面降伏デバイスにおいては、降伏即ち
基準電圧は一般に比較的雑音が多く、比較的長い期間の
安定性がなく、それによって有効性が制限される。更
に、表面は、その表面の上に一般に形成される酸化層、
あるいはシリコン−二酸化シリコン界面における汚染に
特に敏感であるので、短期間の不安定性及び「ターン・
オン」ドリフトが基準電圧に影響し、そのようなデバイ
スの多方面への適用に悪影響を与える。
イスの１つの形式は、いわゆるツエナー即ちアバランシ
エ（降伏）ダイオードである。そのダイオードの１つの
タイプにおいては、ｐ形導電性ベース領域はｎ形導電性
エピタキシヤル層の表面を通して拡散され、そのエピタ
キシヤル層自体はｐ形導電性シリコン・ウエハ上に形成
される。続いて、ｎ形導電性エミツタ領域がベース領域
内に同じ表面を通して拡散される。こうして、ｐ−ｎ接
合がベース・エミッタ領域間に形成され、その接合間に
適切な電圧が加えられるとき、その接合が降伏して基準
の、即ちツエナー電圧を確立する。望ましくないことに
は、この接合の降伏はシリコンの表面に沿つて生じ、従
つて正確な降伏即ち基準電圧は表面の影響を受けやす
く、基準電圧の精度は表面状態から影響を受ける。更
に、そのような表面降伏デバイスにおいては、降伏即ち
基準電圧は一般に比較的雑音が多く、比較的長い期間の
安定性がなく、それによって有効性が制限される。更
に、表面は、その表面の上に一般に形成される酸化層、
あるいはシリコン−二酸化シリコン界面における汚染に
特に敏感であるので、短期間の不安定性及び「ターン・
オン」ドリフトが基準電圧に影響し、そのようなデバイ
スの多方面への適用に悪影響を与える。
表面下接合降伏デバイスはそれらの影響を軽減するもの
とされてきた。その一例が、IEEE Ｉnternational Sol
id State Circuits Conference,１９６６年，１０８〜
１０９頁のRobert C. Dobkinsによる論文「Monolithic
−Temperature StabilizedＶoltage Reference With
０．５ppm/℃ Drift」に提案されている。そこに述べら
れているように、深いＰ＋形導電領域はＮ−形導電シリ
コン・ウエハに拡散され、その拡散が次に標準的ベース
拡散によつて被覆され、それに続いて深いＰ＋形導電拡
散を覆うＮ＋形導電エミツタ拡散が行なわれる。別の拡
散型デバイスは、発明者Wei K.Tsang の米国特許第4,13
6,349号（１９７９年、１月２３日）の「IC Chip With
Buried Zener Diode 」に記載されている。その両方の
垂直拡散垂直構造形デバイスにおいては、降伏は、ドー
ピング濃度が最大の領域、即ち、Ｐ＋及びＮ＋形導電領
域の間の接合間、従つてシリコン面の下に生じる。しか
し、これらの垂直構造形デバイスの対称性のために、ツ
エナー降伏は一点に生じないで、むしろ接合に沿った多
くの点で生じる傾向にあり、そのため時間によつて電圧
が変化し、長期間雑音（即ち、低周波ノイズ）を生じ
る。大きなｐ形領域からｎ形領域に伸びる「フインガ
ー」として形成されるｐ形領域を有し、その「フインガ
ー」を流れる電流密度を増加させてノイズを減少させる
１つのツエナー・ダイオードがIEEE Journal of Solid
State Circuits,Vol .ＳＣ−６，No.６，1971年12月，
366〜376頁のＷilliam F.Davis による論文「Ａ Five-T
erminal±15V Monolithic Voltage Regulator」の中に
第４図と関連して記載されている。しかし、そこに記載
されているダイオードは、「埋込まれた」デバイスでは
なく、従つて前述の表面効果の影響を受けるものであ
る。
とされてきた。その一例が、IEEE Ｉnternational Sol
id State Circuits Conference,１９６６年，１０８〜
１０９頁のRobert C. Dobkinsによる論文「Monolithic
−Temperature StabilizedＶoltage Reference With
０．５ppm/℃ Drift」に提案されている。そこに述べら
れているように、深いＰ＋形導電領域はＮ−形導電シリ
コン・ウエハに拡散され、その拡散が次に標準的ベース
拡散によつて被覆され、それに続いて深いＰ＋形導電拡
散を覆うＮ＋形導電エミツタ拡散が行なわれる。別の拡
散型デバイスは、発明者Wei K.Tsang の米国特許第4,13
6,349号（１９７９年、１月２３日）の「IC Chip With
Buried Zener Diode 」に記載されている。その両方の
垂直拡散垂直構造形デバイスにおいては、降伏は、ドー
ピング濃度が最大の領域、即ち、Ｐ＋及びＮ＋形導電領
域の間の接合間、従つてシリコン面の下に生じる。しか
し、これらの垂直構造形デバイスの対称性のために、ツ
エナー降伏は一点に生じないで、むしろ接合に沿った多
くの点で生じる傾向にあり、そのため時間によつて電圧
が変化し、長期間雑音（即ち、低周波ノイズ）を生じ
る。大きなｐ形領域からｎ形領域に伸びる「フインガ
ー」として形成されるｐ形領域を有し、その「フインガ
ー」を流れる電流密度を増加させてノイズを減少させる
１つのツエナー・ダイオードがIEEE Journal of Solid
State Circuits,Vol .ＳＣ−６，No.６，1971年12月，
366〜376頁のＷilliam F.Davis による論文「Ａ Five-T
erminal±15V Monolithic Voltage Regulator」の中に
第４図と関連して記載されている。しかし、そこに記載
されているダイオードは、「埋込まれた」デバイスでは
なく、従つて前述の表面効果の影響を受けるものであ
る。
埋込ツエナー・ダイオードの別の形式は、表面下に配置
され、横方向に離間され表面拡散されたｐ及びｎ形導電
領域を横方向に通過する打込み層を含んでいる。そのよ
うなデバイスは、IEEE Journal of Solid-State Circui
ts,Vol .SC-14,No.4,1979年８月， 782〜784頁のSik Lu
i,Robert G.Meyer及びNorman Kwan による論文「An Ion
-Implanted Subsurface Monolithic Zener Diode」及び
発明者がＪames L.Dunkley及びＪames E.Solomon の米
国特許第4,079,402号（1987年３月１４日）の「Zener D
iode Incorporating an Ion Implanted Layer Establis
hing the Breakdown Point Below the Surface」に記載
されている。そのような降伏するブレークダウン点が表
面下の、酸化表面層において見られるような表面汚染か
ら離れたところで生じる打込みされた埋込ツエナー・ダ
イオードにおいては、ｐ及びｎ形導電領域の構造のた
め、実際の降伏点は、前述の拡散で形成された埋込ツエ
ナー・デバイスの場合と同様に、時間と共に変化する。
され、横方向に離間され表面拡散されたｐ及びｎ形導電
領域を横方向に通過する打込み層を含んでいる。そのよ
うなデバイスは、IEEE Journal of Solid-State Circui
ts,Vol .SC-14,No.4,1979年８月， 782〜784頁のSik Lu
i,Robert G.Meyer及びNorman Kwan による論文「An Ion
-Implanted Subsurface Monolithic Zener Diode」及び
発明者がＪames L.Dunkley及びＪames E.Solomon の米
国特許第4,079,402号（1987年３月１４日）の「Zener D
iode Incorporating an Ion Implanted Layer Establis
hing the Breakdown Point Below the Surface」に記載
されている。そのような降伏するブレークダウン点が表
面下の、酸化表面層において見られるような表面汚染か
ら離れたところで生じる打込みされた埋込ツエナー・ダ
イオードにおいては、ｐ及びｎ形導電領域の構造のた
め、実際の降伏点は、前述の拡散で形成された埋込ツエ
ナー・デバイスの場合と同様に、時間と共に変化する。
当該技術分野において周知の如く、ツエナー・ダイオー
ドの内にケルビン(Kelvin)ツエナー・ダイオードと呼ば
れる型式がある。そのデバイスは一対のアノードを有
し、１つはフオース(force)アノード又は電極といい、
他方はセンス（sense）アノード又は電極という。その
ようなデバイスは、例えば、発明者がBarrie Gilbert及
びPeter R.Hollowayの米国特許第4,313,083号（1982年
１月２６日）の「Temperature Compensated IC Voltage
Reference」及び発明者がJames C.Schmoockの米国特許
第4,315,209号（1982年２月９日）の「Temperature Com
pensated Voltage Reference Circuit」に記載されてい
る。既知の如く、フォース電極はカソード電位に比較し
充分な電位を加えてツエナー接合を降伏させるのに使用
され、センス電極は単に降伏電圧を感知するのに使用さ
れる。
ドの内にケルビン(Kelvin)ツエナー・ダイオードと呼ば
れる型式がある。そのデバイスは一対のアノードを有
し、１つはフオース(force)アノード又は電極といい、
他方はセンス（sense）アノード又は電極という。その
ようなデバイスは、例えば、発明者がBarrie Gilbert及
びPeter R.Hollowayの米国特許第4,313,083号（1982年
１月２６日）の「Temperature Compensated IC Voltage
Reference」及び発明者がJames C.Schmoockの米国特許
第4,315,209号（1982年２月９日）の「Temperature Com
pensated Voltage Reference Circuit」に記載されてい
る。既知の如く、フォース電極はカソード電位に比較し
充分な電位を加えてツエナー接合を降伏させるのに使用
され、センス電極は単に降伏電圧を感知するのに使用さ
れる。
（発明の概要） 本発明によれば、その上に反対の導電形の離間したアノ
ード及びカソード領域が形成される半導体を含み、それ
らの領域が対向する表面部分を有し、その半導体の表面
下に前記領域の一方と同じ導電形の埋込領域を配置し、
その埋込領域が離間した前記領域を通つて横方向に伸
び、その離間した領域の一方の表面部分が離間した領域
の他方の対向する表面部分に突き出ている、表面下ツエ
ナー・ダイオードが提供される。その構成によつて、離
間された領域間に発生される電界が突き出し部分に集中
し、その結果、ツエナー降伏が半導体の同一点で繰り返
し生じ、それによつて長期間ドリフトを減少させること
ができる。
ード及びカソード領域が形成される半導体を含み、それ
らの領域が対向する表面部分を有し、その半導体の表面
下に前記領域の一方と同じ導電形の埋込領域を配置し、
その埋込領域が離間した前記領域を通つて横方向に伸
び、その離間した領域の一方の表面部分が離間した領域
の他方の対向する表面部分に突き出ている、表面下ツエ
ナー・ダイオードが提供される。その構成によつて、離
間された領域間に発生される電界が突き出し部分に集中
し、その結果、ツエナー降伏が半導体の同一点で繰り返
し生じ、それによつて長期間ドリフトを減少させること
ができる。
本発明の別の特徴によれば、カソードが領域が一対のア
ノード領域間に配置される状態で横方向に離間した第２
のアノード領域を形成することによつて、ケルビン埋込
ツエナー・ダイオードが提供される。その埋込領域は一
対のアノード領域及びカソード領域を通して横方向に伸
びる。カソード領域には、一対のアノード領域のフオー
ス・アノードに向つて突き出している部分が設けられ、
そのカソードは一対のフオース及びセンス・アノード領
域間を通る軸に沿つて細長くされる。その細長くされた
カソードはフオース及びセンス・アノード間の分離を改
善する。
ノード領域間に配置される状態で横方向に離間した第２
のアノード領域を形成することによつて、ケルビン埋込
ツエナー・ダイオードが提供される。その埋込領域は一
対のアノード領域及びカソード領域を通して横方向に伸
びる。カソード領域には、一対のアノード領域のフオー
ス・アノードに向つて突き出している部分が設けられ、
そのカソードは一対のフオース及びセンス・アノード領
域間を通る軸に沿つて細長くされる。その細長くされた
カソードはフオース及びセンス・アノード間の分離を改
善する。
（実施例の説明） 第１図及び第２図を参照すると、ツエナー・ダイオード
１０が示される。ダイオード１０はｐ形導電性シリコン
基板１２上に形成され、ここでは基板１２は５〜１０Ω
−cmの抵抗率を有する。基板１２の上には慣用のエピタ
キシヤル成長技術を使用してｎ形導電性エピタキシヤル
層１４が成長される。ここでは、エピタキシヤル層１４
は４Ω−cmの抵抗率（即ち、約1515原子／cm3 のドーピ
ング濃度）を有する。エピタキシヤル層１４の表面の選
択された領域を通して、一対の横方向に離間したｐ形導
電領域１６，１８が拡散される。これらのｐ形導電性領
域１６，１８は、周知の技術を使用して、ここでは適当
なドーパント（ここではボロン）をエピタキシヤル層１
４の表面の、周知のマスク（図示せず）によつて露出さ
れている一対の選択された領域に拡散することによつて
形成される。ここでは各々２００Ω／□程度の面積抵抗
（即ち、1018／cm3 程度のドーピング濃度）を有する。
領域１６，１８の深さは、ここでは２．５ミクロンであ
る。ここで、これらのｐ形導電性領域１６，１８は、ｎ
−ｐ−ｎ形パイポーラ・トランジスタ（図示せず）のベ
ース拡散を形成する過程中に、他の分離されたエピタキ
シヤル層14の領域（図示せず）にｐ形拡散が形成される
のと同時に形成されることが注目される。また、拡散さ
れた領域１６，１８の各々の表面幾何形状は夫々矩形
で、領域１８がほぼ正方形であるのに対し、拡散領域１
６は細長く伸ばされていることが注目される。後述する
ように、領域１６はツエナー・ダイオード１０のセンス
・アノードを供給し、領域１８はダイオード１０のフオ
ース・アノードを供給する。
１０が示される。ダイオード１０はｐ形導電性シリコン
基板１２上に形成され、ここでは基板１２は５〜１０Ω
−cmの抵抗率を有する。基板１２の上には慣用のエピタ
キシヤル成長技術を使用してｎ形導電性エピタキシヤル
層１４が成長される。ここでは、エピタキシヤル層１４
は４Ω−cmの抵抗率（即ち、約1515原子／cm3 のドーピ
ング濃度）を有する。エピタキシヤル層１４の表面の選
択された領域を通して、一対の横方向に離間したｐ形導
電領域１６，１８が拡散される。これらのｐ形導電性領
域１６，１８は、周知の技術を使用して、ここでは適当
なドーパント（ここではボロン）をエピタキシヤル層１
４の表面の、周知のマスク（図示せず）によつて露出さ
れている一対の選択された領域に拡散することによつて
形成される。ここでは各々２００Ω／□程度の面積抵抗
（即ち、1018／cm3 程度のドーピング濃度）を有する。
領域１６，１８の深さは、ここでは２．５ミクロンであ
る。ここで、これらのｐ形導電性領域１６，１８は、ｎ
−ｐ−ｎ形パイポーラ・トランジスタ（図示せず）のベ
ース拡散を形成する過程中に、他の分離されたエピタキ
シヤル層14の領域（図示せず）にｐ形拡散が形成される
のと同時に形成されることが注目される。また、拡散さ
れた領域１６，１８の各々の表面幾何形状は夫々矩形
で、領域１８がほぼ正方形であるのに対し、拡散領域１
６は細長く伸ばされていることが注目される。後述する
ように、領域１６はツエナー・ダイオード１０のセンス
・アノードを供給し、領域１８はダイオード１０のフオ
ース・アノードを供給する。
続いて、典型的にはｎ−ｐ−ｎトランジスタ（図示せ
ず）のエミツタ拡散の形成中に、慣用のマスク拡散技術
を使用して、エピタキシヤル層14の表面の一部にｎ形導
電性領域２０が拡散される。ここでは、エピタキシヤル
層１４にリンが拡散され、ｎ形導電性領域２０のリン原
子の濃度はここでは1020原子/cm3程度である。ｎ形導電
性領域２０の深さはここでは２ミクロンである。ここ
で、ｎ形導電性領域２０の表面幾何形状は、ここでは領
域１６にほぼ平行に走る細長い領域から成り、領域１６
及び１８の両方の上部及び底部を越えて垂直方向に（即
ち、上方及び下方）に伸びることが注目される。更に、
領域１８に面する領域の右方面の一部には、図示の如く
とがつた突出部３０が設けられ、領域１６に面する領域
２０の左方面の一部には図示の如き突出部３２が設けら
れる。後述するように、突出部３０は、領域１８，２０
の間に加えられるツエナー電圧に応答して、ｐ及びｎ領
域１８，２０の間に発生される電界を集中させるために
設けられ、これによって、ツエナー降伏が同一点Ｘ（第
２図）にくり返し生じることを確実にする。
ず）のエミツタ拡散の形成中に、慣用のマスク拡散技術
を使用して、エピタキシヤル層14の表面の一部にｎ形導
電性領域２０が拡散される。ここでは、エピタキシヤル
層１４にリンが拡散され、ｎ形導電性領域２０のリン原
子の濃度はここでは1020原子/cm3程度である。ｎ形導電
性領域２０の深さはここでは２ミクロンである。ここ
で、ｎ形導電性領域２０の表面幾何形状は、ここでは領
域１６にほぼ平行に走る細長い領域から成り、領域１６
及び１８の両方の上部及び底部を越えて垂直方向に（即
ち、上方及び下方）に伸びることが注目される。更に、
領域１８に面する領域の右方面の一部には、図示の如く
とがつた突出部３０が設けられ、領域１６に面する領域
２０の左方面の一部には図示の如き突出部３２が設けら
れる。後述するように、突出部３０は、領域１８，２０
の間に加えられるツエナー電圧に応答して、ｐ及びｎ領
域１８，２０の間に発生される電界を集中させるために
設けられ、これによって、ツエナー降伏が同一点Ｘ（第
２図）にくり返し生じることを確実にする。
ｎ形導電性領域２０の形成につづいて、ｐ形導電性材料
の埋込層４０が、慣用のイオン打込みマスク技術を使用
して、エピタキシヤル層１４の表面の選択された部分を
通して、イオン打込みされる。埋込層４０は、第２図に
示されるように、ｐ形導電性領域１６，１８及びｎ形導
電性領域２０を通つて、エピタキシヤル層１４の上表面
の下を横方向に伸びる。ここで埋込層４０は、１８０Ke
V程度のエネルギ・レベルを使用して、３×1014原子／c
m2のドープ量を有するボロン原子を打込むことによつて
形成される。ボロン原子のピーク濃度は、ここでは１×
1019原子／cm3程度で、深さのピークはここではエピタ
キシヤル層１４の表面から4800オングストロームであ
る。ここで、ピーク濃度はｐ領域１６，１８の濃度より
も高いことが注目される。埋込層４０の有効幅はここで
は1500オングストローム程度である。
の埋込層４０が、慣用のイオン打込みマスク技術を使用
して、エピタキシヤル層１４の表面の選択された部分を
通して、イオン打込みされる。埋込層４０は、第２図に
示されるように、ｐ形導電性領域１６，１８及びｎ形導
電性領域２０を通つて、エピタキシヤル層１４の上表面
の下を横方向に伸びる。ここで埋込層４０は、１８０Ke
V程度のエネルギ・レベルを使用して、３×1014原子／c
m2のドープ量を有するボロン原子を打込むことによつて
形成される。ボロン原子のピーク濃度は、ここでは１×
1019原子／cm3程度で、深さのピークはここではエピタ
キシヤル層１４の表面から4800オングストロームであ
る。ここで、ピーク濃度はｐ領域１６，１８の濃度より
も高いことが注目される。埋込層４０の有効幅はここで
は1500オングストローム程度である。
デバイス１０が完成すると、周知のセンス・アノード電
極４２、フオース・アノード電極４４及びカソード電極
４６が慣用の技術を使用して酸化層４７を通して設けら
れる。充分な電圧レベルの逆バイアス電圧が接点４４，
４６に接続されると、突出部３０の先に集中する強い電
界が発生され、領域２０及び１８の間を埋込領域４０を
通して電流が流れ、埋込領域４０及び領域１８の間の接
合が点Ｘでブレークダウン即ち降伏して、一定電圧即ち
基準電圧を電極４４，４６の間に発生する。ここで、ド
ーピング濃度が最大で、電界密度が最高のところ、即
ち、エピタキシヤル層１４の表面の下の点Ｘで、接合が
降伏することが注目される。更に、電極４２を高インピ
ーダンス増幅器の入力に結合することによつて、降伏電
圧はその増幅器によつて感知される。ｎ形カソード領域
２０は、ｐ形領域１６，１８の上端及び下端を越えて伸
びる（即ち、領域１６，１８を越えて伸びるカソード領
域２０の上端部５０及び下端部５２）ので、領域１６
は、領域２０から領域４０を通つて領域１８に点Ｘを介
して流れるブレークダウン電流から比較的高度に電気的
に分離される。
極４２、フオース・アノード電極４４及びカソード電極
４６が慣用の技術を使用して酸化層４７を通して設けら
れる。充分な電圧レベルの逆バイアス電圧が接点４４，
４６に接続されると、突出部３０の先に集中する強い電
界が発生され、領域２０及び１８の間を埋込領域４０を
通して電流が流れ、埋込領域４０及び領域１８の間の接
合が点Ｘでブレークダウン即ち降伏して、一定電圧即ち
基準電圧を電極４４，４６の間に発生する。ここで、ド
ーピング濃度が最大で、電界密度が最高のところ、即
ち、エピタキシヤル層１４の表面の下の点Ｘで、接合が
降伏することが注目される。更に、電極４２を高インピ
ーダンス増幅器の入力に結合することによつて、降伏電
圧はその増幅器によつて感知される。ｎ形カソード領域
２０は、ｐ形領域１６，１８の上端及び下端を越えて伸
びる（即ち、領域１６，１８を越えて伸びるカソード領
域２０の上端部５０及び下端部５２）ので、領域１６
は、領域２０から領域４０を通つて領域１８に点Ｘを介
して流れるブレークダウン電流から比較的高度に電気的
に分離される。
ここで第３図及び第４図を参照すると、ツエナー・ダイ
オード10′が示される。ここで、再び、ｎ形導電性領域
20′及びｐ形導電性18′はｎ形導電性エピタキシヤル層
14′の上方面を通してそのエピタキシヤル層14′の上方
部分に拡散される。領域18′及び20′は、第１図及び第
２図に関連して述べたデバイス１０と同様に形成され、
同じ抵抗率にされ、ｎ形導電性領域20′はｐ形導電性領
域18′から離間されるが、ｐ形導電性領域18′はｎ形導
電性領域20′によつて取り巻かれる。ここで、ｎ形導電
性領域の内側表面の一部はとがつた突出領域30′を有す
ることが注目される。より詳細には、ｎ形導電性領域2
0′の領域30′は中心に位置するｐ形導電性領域18′に
向つて突出している。ここで、再び、埋込まれた横方向
ｐ形導電性領域40′はイオン打込みによつて形成され、
その領域40′は図示の如く拡散されたｐ及びｎ形導電性
領域18′，20′を通して伸びている。また、ｐ形導電性
領域18′及びｎ形導電性領域20′との間にカソード電極
46′及びアノード電極44′を介して加えられる逆電圧に
応答して、突出部の先に集中する電界が発生され、その
結果、点Ｘでツエナー・ブレークダウン即ちなだれ降伏
が生じる。この点Ｘは、埋込まれたイオン打込みされた
ｐ形導電性領域40′のために、突出部30′の先ではある
が、表面より下の点である。
オード10′が示される。ここで、再び、ｎ形導電性領域
20′及びｐ形導電性18′はｎ形導電性エピタキシヤル層
14′の上方面を通してそのエピタキシヤル層14′の上方
部分に拡散される。領域18′及び20′は、第１図及び第
２図に関連して述べたデバイス１０と同様に形成され、
同じ抵抗率にされ、ｎ形導電性領域20′はｐ形導電性領
域18′から離間されるが、ｐ形導電性領域18′はｎ形導
電性領域20′によつて取り巻かれる。ここで、ｎ形導電
性領域の内側表面の一部はとがつた突出領域30′を有す
ることが注目される。より詳細には、ｎ形導電性領域2
0′の領域30′は中心に位置するｐ形導電性領域18′に
向つて突出している。ここで、再び、埋込まれた横方向
ｐ形導電性領域40′はイオン打込みによつて形成され、
その領域40′は図示の如く拡散されたｐ及びｎ形導電性
領域18′，20′を通して伸びている。また、ｐ形導電性
領域18′及びｎ形導電性領域20′との間にカソード電極
46′及びアノード電極44′を介して加えられる逆電圧に
応答して、突出部の先に集中する電界が発生され、その
結果、点Ｘでツエナー・ブレークダウン即ちなだれ降伏
が生じる。この点Ｘは、埋込まれたイオン打込みされた
ｐ形導電性領域40′のために、突出部30′の先ではある
が、表面より下の点である。
以上、本発明を実施例に従つて説明したが、本発明の範
囲内で他の実施例が可能であることは当業者には明らか
である。
囲内で他の実施例が可能であることは当業者には明らか
である。
第１図は、本発明によるツエナー・ダイオードの平面図
である。 第２図は第１図のダイオードの線２−２からの断面図で
ある。 第３図は本発明の他の実施例によるツエナー・ダイオー
ドの平面図である。 第４図は第３図のダイオードの線４−４からの断面図で
ある。 （符号説明） １０：ツエナー・ダイオード、１２：ｐ形導電性シリコ
ン基板、１４：ｎ形導電性エピタキシヤル層、１６，１
８：ｐ形導電性領域、２０：ｎ形導電性領域、３０，３
２：突出部、４０：埋込層、４２：センス・アノード電
極、４４：フオース・アノード電極、４６：カソード電
極。
である。 第２図は第１図のダイオードの線２−２からの断面図で
ある。 第３図は本発明の他の実施例によるツエナー・ダイオー
ドの平面図である。 第４図は第３図のダイオードの線４−４からの断面図で
ある。 （符号説明） １０：ツエナー・ダイオード、１２：ｐ形導電性シリコ
ン基板、１４：ｎ形導電性エピタキシヤル層、１６，１
８：ｐ形導電性領域、２０：ｎ形導電性領域、３０，３
２：突出部、４０：埋込層、４２：センス・アノード電
極、４４：フオース・アノード電極、４６：カソード電
極。
Claims (3)
- 【請求項１】（ａ）半導体と、 （ｂ）前記半導体内に横方向に離間して形成され、第１
の導電形を有し第１の軸に沿って配置される一対のアノ
ード領域と、 （ｃ）前記半導体内に形成され前記一対のアノード領域
の間に配置されるカソード領域であって、前記第１の導
電形と反対の第２の導電形を有し前記第１の軸と交わる
第２の軸に沿って伸び、その伸びたカソード領域の一端
が前記一対のアノード領域を越えて伸びるカソード領域
と、 （ｄ）前記第１の導電形を有し前記半導体の表面の下に
配置され、前記カソード及び一対のアノード領域を通っ
て横方向に伸びる埋込領域であって、前記第２の軸に沿
って伸びるとともに、前記伸びたカソード領域の端部を
越えて伸びる一端を有する埋込領域と、 から構成されるツエナー・ダイオード。 - 【請求項２】（ａ）半導体と、 （ｂ）前記半導体内に形成される反対の導電形の離間し
たアノード領域及びカソード領域であって、それらの領
域が対向する表面部分を有し、一方の領域の表面部分の
一部が他方の領域の表面部分に向かって突き出している
アノード領域及びカソード領域と、 （ｃ）第２の横方向に離間したアノード領域であって、
前記カソード領域がアノード領域の対の間に配置され、
一方のアノードがフォース・アノードを供給し、他方の
アノードがセンス・アノードを供給し、 （ｄ）前記カソードが前記フォース・アノード領域とセ
ンス・アノード領域との間を通る軸に沿って伸び、その
伸びたカソードの両端が前記フォース・アノード及びセ
ンス・アノード領域を越えて伸びる、 ツエナー・ダイオード。 - 【請求項３】前記突き出している部分がとがっている特
許請求の範囲第２項記載のツエナー・ダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/687,894 US4646114A (en) | 1984-12-31 | 1984-12-31 | Integrated circuit Zener diode |
| US687894 | 1996-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161775A JPS61161775A (ja) | 1986-07-22 |
| JPH0620145B2 true JPH0620145B2 (ja) | 1994-03-16 |
Family
ID=24762303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299764A Expired - Lifetime JPH0620145B2 (ja) | 1984-12-31 | 1985-12-26 | ツエナー・ダイオード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4646114A (ja) |
| JP (1) | JPH0620145B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775643A (en) * | 1987-06-01 | 1988-10-04 | Motorola Inc. | Mesa zener diode and method of manufacture thereof |
| US5027165A (en) * | 1990-05-22 | 1991-06-25 | Maxim Integrated Products | Buried zener diode |
| US5241213A (en) * | 1991-07-30 | 1993-08-31 | Harris Corporation | Buried zener diode having auxiliary zener junction access path |
| JP4149109B2 (ja) * | 2000-01-28 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| DE10163484A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Zenerdiode, Zenerdiodenschaltung und Verfahren zur Herstellung einer Zenerdiode |
| US6605859B1 (en) * | 2002-06-27 | 2003-08-12 | Texas Instruments Incorporated | Buried Zener diode structure and method of manufacture |
| US9230957B2 (en) | 2013-03-11 | 2016-01-05 | Alpha And Omega Semiconductor Incorporated | Integrated snubber in a single poly MOSFET |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3403306A (en) * | 1966-01-20 | 1968-09-24 | Itt | Semiconductor device having controllable noise characteristics |
| US4079402A (en) * | 1973-07-09 | 1978-03-14 | National Semiconductor Corporation | Zener diode incorporating an ion implanted layer establishing the breakdown point below the surface |
| JPS51104273A (ja) * | 1975-03-12 | 1976-09-14 | Hitachi Ltd | Handotaishusekikairosochi |
| US4136349A (en) * | 1977-05-27 | 1979-01-23 | Analog Devices, Inc. | Ic chip with buried zener diode |
| US4313083A (en) * | 1978-09-27 | 1982-01-26 | Analog Devices, Incorporated | Temperature compensated IC voltage reference |
| US4224631A (en) * | 1978-10-25 | 1980-09-23 | Raytheon Company | Semiconductor voltage reference device |
| US4315209A (en) * | 1980-07-14 | 1982-02-09 | Raytheon Company | Temperature compensated voltage reference circuit |
| US4441114A (en) * | 1981-12-22 | 1984-04-03 | International Business Machines Corporation | CMOS Subsurface breakdown zener diode |
-
1984
- 1984-12-31 US US06/687,894 patent/US4646114A/en not_active Expired - Fee Related
-
1985
- 1985-12-26 JP JP60299764A patent/JPH0620145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161775A (ja) | 1986-07-22 |
| US4646114A (en) | 1987-02-24 |
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