JPH06201769A - テスト回路内蔵半導体集積回路 - Google Patents
テスト回路内蔵半導体集積回路Info
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- JPH06201769A JPH06201769A JP5000923A JP92393A JPH06201769A JP H06201769 A JPH06201769 A JP H06201769A JP 5000923 A JP5000923 A JP 5000923A JP 92393 A JP92393 A JP 92393A JP H06201769 A JPH06201769 A JP H06201769A
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- test
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- semiconductor integrated
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】高性能・高速半導体集積回路の最高動作周波数
の測定を、高性能・高速ＬＳＩテスタを使用性ずに内蔵
テスト回路によって簡略的に測定を行う。 【構成】あるクロックサイクル中に直列に接続されたラ
ッチ回路３０，３１，３２，…，３ｎのデータ伝搬状況
を、外部に出力する回路を付加することによって、半導
体集積回路を構成するトランジスタのスイッチング速度
を測定し、ひいては半導体集積回路の最高動作周波数も
間接的に測定する。 【効果】高性能・高速半導体集積回路の最高動作周波数
の測定を、高性能・高速ＬＳＩテスタを使用せずにすむ
ので、半導体製造メーカの設備投資をおさえることが可
能となり、ユーザに対して、安価で高性能な半導体集積
回路を提供できる。
の測定を、高性能・高速ＬＳＩテスタを使用性ずに内蔵
テスト回路によって簡略的に測定を行う。 【構成】あるクロックサイクル中に直列に接続されたラ
ッチ回路３０，３１，３２，…，３ｎのデータ伝搬状況
を、外部に出力する回路を付加することによって、半導
体集積回路を構成するトランジスタのスイッチング速度
を測定し、ひいては半導体集積回路の最高動作周波数も
間接的に測定する。 【効果】高性能・高速半導体集積回路の最高動作周波数
の測定を、高性能・高速ＬＳＩテスタを使用せずにすむ
ので、半導体製造メーカの設備投資をおさえることが可
能となり、ユーザに対して、安価で高性能な半導体集積
回路を提供できる。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路内蔵半導体集
積回路に関し、特に最高動作周波数測定を簡略化し、低
価格化した半導体集積回路に関する。
積回路に関し、特に最高動作周波数測定を簡略化し、低
価格化した半導体集積回路に関する。
【０００２】
【従来の技術】外部から入力されるクロックで駆動する
半導体集積回路の量産時の試験項目として、最高動作周
波数という項目がある。最高動作周波数とは、半導体集
積回路の使用規格として決められている電源電圧を半導
体集積回路に印加し、同じく半導体集積回路の使用規格
として決められているクロック周波数（ｍｉｎ．）で正
常に動作するかという試験である。試験方法としてはＬ
ＳＩテスタを使用する。半導体集積回路を動作させる周
波数を使用規格以上に高く設定し、ある任意のテスト・
パターンを半導体集積回路に入力し、半導体集積回路が
出力する値を各サイクル毎に期待値と比較し、期待値と
一致したなら良品、一致しなかったらその半導体集積回
路はユーザに保障している使用規格の最高動作周波数を
満足できないものとして、不良品と選別される。
半導体集積回路の量産時の試験項目として、最高動作周
波数という項目がある。最高動作周波数とは、半導体集
積回路の使用規格として決められている電源電圧を半導
体集積回路に印加し、同じく半導体集積回路の使用規格
として決められているクロック周波数（ｍｉｎ．）で正
常に動作するかという試験である。試験方法としてはＬ
ＳＩテスタを使用する。半導体集積回路を動作させる周
波数を使用規格以上に高く設定し、ある任意のテスト・
パターンを半導体集積回路に入力し、半導体集積回路が
出力する値を各サイクル毎に期待値と比較し、期待値と
一致したなら良品、一致しなかったらその半導体集積回
路はユーザに保障している使用規格の最高動作周波数を
満足できないものとして、不良品と選別される。
【０００３】このテストを行う場合のタイミング図を、
図５の（Ａ）に示している。図５の（Ｂ）において、ク
ロック周波数Ｔを縮小して、最高動作周波数を測定試験
している。この時、通常クロック・ハイ幅、クロック・
ロウ幅はそれぞれＴ／２である。
図５の（Ａ）に示している。図５の（Ｂ）において、ク
ロック周波数Ｔを縮小して、最高動作周波数を測定試験
している。この時、通常クロック・ハイ幅、クロック・
ロウ幅はそれぞれＴ／２である。
【０００４】前述した方法の以外には、動作周波数を低
めに設定し、クロックのハイ幅・ロウ幅をそれぞれ小さ
く設定し、ある任意のテスト・パターンを半導体集積回
路に入力し、半導体集積回路が出力する値を各サイクル
毎に期待値と比較するという方法がある。クロックのハ
イ幅・クロックのロウ幅を使用規格の最高動作周波数
（ｍｉｎ．）の１／２以外にそれぞれ小さく設定し、２
回試験を行う。すなわち任意のパターンを入力し半導体
集積回路の出力値と期待値の照合を２回行う。２回の試
験が共に半導体集積回路の出力値が期待値と一致してい
るなら、結果的に被試験半導体集積回路はユーザに保障
している使用規格の最高動作周波数を満足していると判
断して良品とし、一致しなかったら不良品とする。
めに設定し、クロックのハイ幅・ロウ幅をそれぞれ小さ
く設定し、ある任意のテスト・パターンを半導体集積回
路に入力し、半導体集積回路が出力する値を各サイクル
毎に期待値と比較するという方法がある。クロックのハ
イ幅・クロックのロウ幅を使用規格の最高動作周波数
（ｍｉｎ．）の１／２以外にそれぞれ小さく設定し、２
回試験を行う。すなわち任意のパターンを入力し半導体
集積回路の出力値と期待値の照合を２回行う。２回の試
験が共に半導体集積回路の出力値が期待値と一致してい
るなら、結果的に被試験半導体集積回路はユーザに保障
している使用規格の最高動作周波数を満足していると判
断して良品とし、一致しなかったら不良品とする。
【０００５】このテストを行う場合のタイミング図を図
５の（Ｂ）に示している。図５の（Ｂ）において、クロ
ック周波数Ｔは、半導体集積回路が完全に動作可能な値
としており、クロック・ハイ幅、クロック・ロウ幅をそ
れぞれ縮小して間接的に半導体集積回路の最高動作周波
数を測定・試験している。
５の（Ｂ）に示している。図５の（Ｂ）において、クロ
ック周波数Ｔは、半導体集積回路が完全に動作可能な値
としており、クロック・ハイ幅、クロック・ロウ幅をそ
れぞれ縮小して間接的に半導体集積回路の最高動作周波
数を測定・試験している。
【０００６】
【発明が解決しようとする課題】半導体集積回路の選択
に使用するＬＳＩテスタの性能は、被試験半導体集積回
路の性能と共に向上している。特に使用規格の最高動作
周波数が高く設定されている半導体集積回路の選別に使
用するＬＳＩテスタの性能は高度なもの、特に測定可能
周波数が高いものが求められ、それに対応した高性能・
高速ＬＳＩテスタが現に存在する。しかしながら、高性
能・高速ＬＳＩテスタは非常に高価であり、量産で使用
する高性能・高速ＬＳＩテスタを複数台設置することは
半導体製造メーカの設備投資を大きなものとし、半導体
集積回路の製造コストを上げ、安価な高性能半導体集積
回路をユーザに提供する妨げとなる。
に使用するＬＳＩテスタの性能は、被試験半導体集積回
路の性能と共に向上している。特に使用規格の最高動作
周波数が高く設定されている半導体集積回路の選別に使
用するＬＳＩテスタの性能は高度なもの、特に測定可能
周波数が高いものが求められ、それに対応した高性能・
高速ＬＳＩテスタが現に存在する。しかしながら、高性
能・高速ＬＳＩテスタは非常に高価であり、量産で使用
する高性能・高速ＬＳＩテスタを複数台設置することは
半導体製造メーカの設備投資を大きなものとし、半導体
集積回路の製造コストを上げ、安価な高性能半導体集積
回路をユーザに提供する妨げとなる。
【０００７】また、クロックのハイ幅・クロックのロウ
幅をそれぞれ小さく設定して２回試験を行う場合を、テ
スト時間増大の原因となり、選別コスト・製造コストを
引き上げ、安価な高性能半導体集積回路をユーザに提供
する妨げとなる。
幅をそれぞれ小さく設定して２回試験を行う場合を、テ
スト時間増大の原因となり、選別コスト・製造コストを
引き上げ、安価な高性能半導体集積回路をユーザに提供
する妨げとなる。
【０００８】本発明の目的は、前記問題点を解決し、安
価なテスト回路内蔵半導体集積回路を提供することにあ
る。
価なテスト回路内蔵半導体集積回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明のテスト回路内蔵
半導体集積回路の構成は、入力クロックを非重複の２相
クロックに変換するクロック・ドライバと、テスト端子
と、前記テスト端子にアクティブ信号が入力されるとハ
イ・アクティブの出力パルスを発生するワンショット回
路と、前記クロック・ドライバの出力クロックによって
状態を遷移し、前記ワンショット回路の出力パルスによ
ってリセットされる順序回路と、前記ワンショット回路
の出力パルスによってリセットされるラッチを複数段直
列に接続したテスト回路と、前記ワンショット回路の出
力パルスによってリセットされ、前記テスト回路を構成
している各ラッチの出力値を保持するテストレジスタ
と、出力端子から出力される値を、前記テスト回路の出
力する値か通常の使用状態で出力される値かのどちらか
を前記順序回路の出力値によって選択するセレクタとを
備え、あるサイクル中に前記テスト回路内部で直列に接
続されたラッチのデータ伝搬状況を観測して、半導体集
積回路全体の最高動作周波数を測定する手段を有するこ
とを特徴とする。
半導体集積回路の構成は、入力クロックを非重複の２相
クロックに変換するクロック・ドライバと、テスト端子
と、前記テスト端子にアクティブ信号が入力されるとハ
イ・アクティブの出力パルスを発生するワンショット回
路と、前記クロック・ドライバの出力クロックによって
状態を遷移し、前記ワンショット回路の出力パルスによ
ってリセットされる順序回路と、前記ワンショット回路
の出力パルスによってリセットされるラッチを複数段直
列に接続したテスト回路と、前記ワンショット回路の出
力パルスによってリセットされ、前記テスト回路を構成
している各ラッチの出力値を保持するテストレジスタ
と、出力端子から出力される値を、前記テスト回路の出
力する値か通常の使用状態で出力される値かのどちらか
を前記順序回路の出力値によって選択するセレクタとを
備え、あるサイクル中に前記テスト回路内部で直列に接
続されたラッチのデータ伝搬状況を観測して、半導体集
積回路全体の最高動作周波数を測定する手段を有するこ
とを特徴とする。
【００１０】
【実施例】本発明の第１の実施例のテスト回路内蔵半導
体集積回路を図１，図２を用いて説明する。図１は本発
明の第１の実施例の第１回路部分を示す回路図、図２は
図１の第１回路部分に接続される第２回路部分を示す回
路図である。図１中のＡ乃至Ｊは、図２中の同一アルフ
ァベット番号と結線され、図１と図２とを組み合わせ
て、全体の回路となる。図３は、図１，図２の動作を示
すタイミング図である。
体集積回路を図１，図２を用いて説明する。図１は本発
明の第１の実施例の第１回路部分を示す回路図、図２は
図１の第１回路部分に接続される第２回路部分を示す回
路図である。図１中のＡ乃至Ｊは、図２中の同一アルフ
ァベット番号と結線され、図１と図２とを組み合わせ
て、全体の回路となる。図３は、図１，図２の動作を示
すタイミング図である。
【００１１】図１，図２，図３において、本実施例で
は、テスト端子１０１が接続されたワンショット回路１
０３は、テスト端子１０１から入力された信号の立ち上
がりを検出し、一定幅のパルスを発生する回路であり、
クロックドライバ１０４は、否定回路（インバータ）
１，４，５，６，７と否定論理和２，３からなり、外部
クロック入力端子１０２から入力された単相クロック
を、非重複の２相クロックに分周する回路である。
は、テスト端子１０１が接続されたワンショット回路１
０３は、テスト端子１０１から入力された信号の立ち上
がりを検出し、一定幅のパルスを発生する回路であり、
クロックドライバ１０４は、否定回路（インバータ）
１，４，５，６，７と否定論理和２，３からなり、外部
クロック入力端子１０２から入力された単相クロック
を、非重複の２相クロックに分周する回路である。
【００１２】順序回路１０５は、クロック（ＣＬＫ）、
リセット（ＲＥＳＥＴ）の入力を有し、Ｑ１，Ｑ２の出
力を有しており、クロック入力の立ち下がりエッジをト
リがして状態を遷移する回路である。順序回路１０５の
クロック入力は、外部クロック入力端子１０２に入力さ
れるクロックと逆相のクロックである。順序回路１０５
の出力値（Ｑ１、Ｑ２）は、通常論理値（１、１）の状
態で安定している。
リセット（ＲＥＳＥＴ）の入力を有し、Ｑ１，Ｑ２の出
力を有しており、クロック入力の立ち下がりエッジをト
リがして状態を遷移する回路である。順序回路１０５の
クロック入力は、外部クロック入力端子１０２に入力さ
れるクロックと逆相のクロックである。順序回路１０５
の出力値（Ｑ１、Ｑ２）は、通常論理値（１、１）の状
態で安定している。
【００１３】次に、テスト端子１０１にアクティブ信号
が入力されることにより発生されるワンショット回路１
０３のパルスが、順序回路１０５に入力されると、順序
回路１０５の出力値（Ｑ１、Ｑ２）は（０、０）の論理
値に遷移する。その後、順序回路１０５に入力されるク
ロックが立ち上がる毎に、（０、１）→（１、０）→
（１、１）と出力値が変化し、出力値（１、１）になっ
た時、順序回路１０５は再び安定状態となり、出力値の
遷移は行われなくなる。
が入力されることにより発生されるワンショット回路１
０３のパルスが、順序回路１０５に入力されると、順序
回路１０５の出力値（Ｑ１、Ｑ２）は（０、０）の論理
値に遷移する。その後、順序回路１０５に入力されるク
ロックが立ち上がる毎に、（０、１）→（１、０）→
（１、１）と出力値が変化し、出力値（１、１）になっ
た時、順序回路１０５は再び安定状態となり、出力値の
遷移は行われなくなる。
【００１４】否定論理和回路１０６，１０７，１０８
は、順序回路１０５の出力値（Ｑ１、Ｑ２）、及び（Ｑ
１、Ｑ２）のそれぞれの否定値が入力され、回路１０６
は（Ｑ１、Ｑ２）＝（０、０）、回路１０７は（Ｑ１、
Ｑ２）＝（０、１）、回路１０８は（Ｑ１、Ｑ２）＝
（１、０）の時だけ、論理値１をそれぞれ出力する。
は、順序回路１０５の出力値（Ｑ１、Ｑ２）、及び（Ｑ
１、Ｑ２）のそれぞれの否定値が入力され、回路１０６
は（Ｑ１、Ｑ２）＝（０、０）、回路１０７は（Ｑ１、
Ｑ２）＝（０、１）、回路１０８は（Ｑ１、Ｑ２）＝
（１、０）の時だけ、論理値１をそれぞれ出力する。
【００１５】テスト回路１１２は、全く同等なラッチ回
路３０，３１，３２，…，３ｎを有し、これらラッチ回
路は、ｎ段直列に接続されている（ｎは任意）。ラッチ
回路３０は、トランスファーゲート１０，１１，否定回
路１２，１３，否定論理和回路２８とを有し、他のラッ
チ回路３１，３２，…，３ｎも同一の回路である。
路３０，３１，３２，…，３ｎを有し、これらラッチ回
路は、ｎ段直列に接続されている（ｎは任意）。ラッチ
回路３０は、トランスファーゲート１０，１１，否定回
路１２，１３，否定論理和回路２８とを有し、他のラッ
チ回路３１，３２，…，３ｎも同一の回路である。
【００１６】本実施例の構成は、入力クロックを非重複
の２相クロックに変換するクロック・ドライバ１０４
と、テスト端子１０１と、テスト端子１０１にアクティ
ブ信号が入力されるとハイ・アクティブの出力パルスを
発生するワンショット回路１０３と、外部クロック入力
端子１０２と、ワンショット回路１０２の出力パルスに
よって出力値を遷移させる順序回路１０５と、順序回路
１０５の出力と、クロックドライバ１０４から入力され
るクロックによって保持するデータを決定するラッチ回
路を複数段直列に接続したテスト回路１１２と、ワンシ
ョット回路１０３の出力パルスによってリセットされ、
テスト回路１１２を構成している各ラッチの出力値を保
持するテストレジスタ１１３と、出力端子２４から出力
される値を、テスト回路１１２の出力する値か、通常の
使用状態で出力される値のどちらかを順序回路１０５の
出力値によって選択するセレクタを有し、あるサイクル
中にテスト回路１１２の内部で直列に接続されたラッチ
のデータ伝搬状況を観測して、半導体集積回路全体の最
高動作周波数を測定する。
の２相クロックに変換するクロック・ドライバ１０４
と、テスト端子１０１と、テスト端子１０１にアクティ
ブ信号が入力されるとハイ・アクティブの出力パルスを
発生するワンショット回路１０３と、外部クロック入力
端子１０２と、ワンショット回路１０２の出力パルスに
よって出力値を遷移させる順序回路１０５と、順序回路
１０５の出力と、クロックドライバ１０４から入力され
るクロックによって保持するデータを決定するラッチ回
路を複数段直列に接続したテスト回路１１２と、ワンシ
ョット回路１０３の出力パルスによってリセットされ、
テスト回路１１２を構成している各ラッチの出力値を保
持するテストレジスタ１１３と、出力端子２４から出力
される値を、テスト回路１１２の出力する値か、通常の
使用状態で出力される値のどちらかを順序回路１０５の
出力値によって選択するセレクタを有し、あるサイクル
中にテスト回路１１２の内部で直列に接続されたラッチ
のデータ伝搬状況を観測して、半導体集積回路全体の最
高動作周波数を測定する。
【００１７】各ラッチ回路３０，３１，３２，…，３ｎ
の動作を、ラッチ回路３０を用いて説明する。
の動作を、ラッチ回路３０を用いて説明する。
【００１８】ラッチ回路３０は通常、トランスファーゲ
ート１１がＯＮ状態・トランスファーゲート１０がＯＦ
Ｆ状態である。しかし、順序回路１０５の出力値が
（０、１）値であり、クロックドライバ１０４によって
分周された２相クロックの内、外部入力クロックと逆相
のクロック（以下、クロックφ１という）がハイレベル
となったときだけ、トランスファーゲート１０がＯＮ状
態となり、トランスファーゲート１１がＯＦＦ状態とな
る。このとき、ラッチ回路３０はＤ入力の値を保持する
ことになる。前記動作を、以下データ・ラッチという。
ート１１がＯＮ状態・トランスファーゲート１０がＯＦ
Ｆ状態である。しかし、順序回路１０５の出力値が
（０、１）値であり、クロックドライバ１０４によって
分周された２相クロックの内、外部入力クロックと逆相
のクロック（以下、クロックφ１という）がハイレベル
となったときだけ、トランスファーゲート１０がＯＮ状
態となり、トランスファーゲート１１がＯＦＦ状態とな
る。このとき、ラッチ回路３０はＤ入力の値を保持する
ことになる。前記動作を、以下データ・ラッチという。
【００１９】テストレジスタ１１３は、ｎ個のラッチ回
路１３０で構成されており、各ラッチ回路１３０と同じ
ラッチ回路がｎ段並列に接続されており、各ラッチ回路
１３０のＤ入力は、テスト回路１１２を構成するラッチ
回路３０，３１，３２，…，３ｎの各出力となってい
る。ラッチ回路１３０は、トランスファーゲート１８，
１９，否定回路（インバータ）２１，否定論理和回路２
０を有し、一連のラッチ回路の構成はこれと同一であ
る。
路１３０で構成されており、各ラッチ回路１３０と同じ
ラッチ回路がｎ段並列に接続されており、各ラッチ回路
１３０のＤ入力は、テスト回路１１２を構成するラッチ
回路３０，３１，３２，…，３ｎの各出力となってい
る。ラッチ回路１３０は、トランスファーゲート１８，
１９，否定回路（インバータ）２１，否定論理和回路２
０を有し、一連のラッチ回路の構成はこれと同一であ
る。
【００２０】各ラッチ回路１３０の動作は、前記ラッチ
回路３０とほぼ同じであり、順序回路１０５の出力値が
（０、１）値であり、クロックドライバ１０４によって
分周された２相クロックの内、外部入力クロックと同相
のクロック（以下、クロックφ２という）がハイレベル
となったときだけ、トランスファーゲート１８がＯＮ状
態となり、トランスファーゲート１９がＯＦＦ状態とな
る。このとき、ラッチ回路１３０は、Ｄ入力の値を保持
することになる。以下、同様にデータ・ラッチという。
回路３０とほぼ同じであり、順序回路１０５の出力値が
（０、１）値であり、クロックドライバ１０４によって
分周された２相クロックの内、外部入力クロックと同相
のクロック（以下、クロックφ２という）がハイレベル
となったときだけ、トランスファーゲート１８がＯＮ状
態となり、トランスファーゲート１９がＯＦＦ状態とな
る。このとき、ラッチ回路１３０は、Ｄ入力の値を保持
することになる。以下、同様にデータ・ラッチという。
【００２１】先にも述べたように順序回路１０５は、出
力値（１、１）の状態で安定している。このとき、各ラ
ッチ回路３０，３１，３２，…，３ｎ及びテストレジス
タ１１３の出力値（各ラッチ回路１３０の出力値）は否
定となっている。次に、テスト端子１０１にアクティブ
信号が入力されると、ワンショット回路１０３がパルス
を１回発生し、順序回路１０５に入力される。ワンショ
ット回路１０３の出力パルスを入力した順序回路１０５
は、外部クロックが入力される度に、出力値を（０、
０）→（０、１）→（１、０）→（１、１）と遷移す
る。順序回路１０５の出力値が（０、０）の時でクロッ
クφ１がハイレベルとなった時、論理積回路１１６は論
理値１を出力し、各ラッチ回路の否定論理和回路（ラッ
チ回路３０の場合、回路２８に相当する）に入力され
る。
力値（１、１）の状態で安定している。このとき、各ラ
ッチ回路３０，３１，３２，…，３ｎ及びテストレジス
タ１１３の出力値（各ラッチ回路１３０の出力値）は否
定となっている。次に、テスト端子１０１にアクティブ
信号が入力されると、ワンショット回路１０３がパルス
を１回発生し、順序回路１０５に入力される。ワンショ
ット回路１０３の出力パルスを入力した順序回路１０５
は、外部クロックが入力される度に、出力値を（０、
０）→（０、１）→（１、０）→（１、１）と遷移す
る。順序回路１０５の出力値が（０、０）の時でクロッ
クφ１がハイレベルとなった時、論理積回路１１６は論
理値１を出力し、各ラッチ回路の否定論理和回路（ラッ
チ回路３０の場合、回路２８に相当する）に入力され
る。
【００２２】前記動作をうけて、テスト回路１１２，及
びテストレジスタ１１３の出力値は、全て論理値０とな
る。さらに、順序回路１０５が（０、１）状態となった
とき、テスト回路１１２内部の各ラッチ回路３０，３
１，３２，…，３ｎはクロックφ１がハイレベルの間、
データ・ラッチを行う。ラッチ回路３０のＤ入力は論理
値１であるから、ラッチ回路３１，３２，…，３ｎはラ
ッチ回路３０の出力値１を伝搬することになる。その
後、クロックφ１がロウレベルとなり、各ラッチ回路３
０，３１，３２，…，３ｎはデータ・ラッチを終了す
る。さらに、クロックφ２がハイレベルとなった時、ｎ
個の各ラッチ回路１３０は各ラッチ回路３０，３１，３
２，…，３ｎが出力する値をデータ・ラッチする。
びテストレジスタ１１３の出力値は、全て論理値０とな
る。さらに、順序回路１０５が（０、１）状態となった
とき、テスト回路１１２内部の各ラッチ回路３０，３
１，３２，…，３ｎはクロックφ１がハイレベルの間、
データ・ラッチを行う。ラッチ回路３０のＤ入力は論理
値１であるから、ラッチ回路３１，３２，…，３ｎはラ
ッチ回路３０の出力値１を伝搬することになる。その
後、クロックφ１がロウレベルとなり、各ラッチ回路３
０，３１，３２，…，３ｎはデータ・ラッチを終了す
る。さらに、クロックφ２がハイレベルとなった時、ｎ
個の各ラッチ回路１３０は各ラッチ回路３０，３１，３
２，…，３ｎが出力する値をデータ・ラッチする。
【００２３】次に、順序回路１０５が（１、０）出力状
態に遷移し、否定論理和回路１１１を介して、ｎ個のデ
ータセレクタ１１４のデータ選択信号として入力され
る。各データセレクタ１１４は２入力１出力データセレ
クタであり、選択される信号は、各ラッチ回路１３０
の内容、通常動作時に出力される内容である。また、
出力端子（出力ピンであれば何でも良い）２４がある。
順序回路１０５が（１、０）出力状態である時ラッチ
回路１３０の各内容が各出力端子２４のそれぞれに出力
され、順序回路１０５が（１、０）出力状態以外の時、
通常動作時に出力される内容が各出力端子２４の各々
に出力される。
態に遷移し、否定論理和回路１１１を介して、ｎ個のデ
ータセレクタ１１４のデータ選択信号として入力され
る。各データセレクタ１１４は２入力１出力データセレ
クタであり、選択される信号は、各ラッチ回路１３０
の内容、通常動作時に出力される内容である。また、
出力端子（出力ピンであれば何でも良い）２４がある。
順序回路１０５が（１、０）出力状態である時ラッチ
回路１３０の各内容が各出力端子２４のそれぞれに出力
され、順序回路１０５が（１、０）出力状態以外の時、
通常動作時に出力される内容が各出力端子２４の各々
に出力される。
【００２４】ここで、半導体集積回路の最高動作周波数
について述べる。半導体集積回路の最高動作周波数を決
めるのは、各トランジスタのスイッチング速度である。
半導体集積回路を構成する個々のトランジスタのスイッ
チング速度が遅ければ、半導体集積回路の最高動作周波
数も小さくなるのは自明であり、トランジスタのスイッ
チング速度は拡散時に指定するトランジスタの論理閾値
及びゲート長に依存する。ラッチ回路３０，３１，３
２，…，３ｎは、ラッチ回路３０のＤ入力となっている
論理値１をクロックφ１がハイレベルである間伝搬する
が、ラッチを構成している各トランジスタのスイッチン
グ速度が遅ければ、クロックφ１がハイレベルである
間、ｎ段目まで論理値１を伝搬できない。すなわちテス
ト回路１１２内のラッチ回路３０，３１，３２，…，３
ｎ間で何段伝搬が進んだかによって、トランジスタのス
イッチング速度を把握でき、且つ半導体集積回路の最高
動作周波数も推定することが出来る。
について述べる。半導体集積回路の最高動作周波数を決
めるのは、各トランジスタのスイッチング速度である。
半導体集積回路を構成する個々のトランジスタのスイッ
チング速度が遅ければ、半導体集積回路の最高動作周波
数も小さくなるのは自明であり、トランジスタのスイッ
チング速度は拡散時に指定するトランジスタの論理閾値
及びゲート長に依存する。ラッチ回路３０，３１，３
２，…，３ｎは、ラッチ回路３０のＤ入力となっている
論理値１をクロックφ１がハイレベルである間伝搬する
が、ラッチを構成している各トランジスタのスイッチン
グ速度が遅ければ、クロックφ１がハイレベルである
間、ｎ段目まで論理値１を伝搬できない。すなわちテス
ト回路１１２内のラッチ回路３０，３１，３２，…，３
ｎ間で何段伝搬が進んだかによって、トランジスタのス
イッチング速度を把握でき、且つ半導体集積回路の最高
動作周波数も推定することが出来る。
【００２５】半導体集積回路の量産開始前には、十分な
製品評価が行われており、トランジスタの論理閾値やゲ
ート長等の各条件が異なる評価用サンプルを数条件準備
し、高性能・高速ＬＳＩテスタで最高動作周波数の測定
を行っている。同時に前記テスト回路１１２も駆動し、
ある周波数サイクルにおいてラッチ回路３０に入力され
ている論理値１がラッチ回路何段分伝搬出来たかを測定
する。つまり、順序回路１０５が（１、０）出力状態で
ある時に、ラッチ回路１３０のそれぞれの内容を出力す
る各出力端子２４のそれぞれの出力値に、何段分１が出
力されているかをＬＳＩを用いて観測する。
製品評価が行われており、トランジスタの論理閾値やゲ
ート長等の各条件が異なる評価用サンプルを数条件準備
し、高性能・高速ＬＳＩテスタで最高動作周波数の測定
を行っている。同時に前記テスト回路１１２も駆動し、
ある周波数サイクルにおいてラッチ回路３０に入力され
ている論理値１がラッチ回路何段分伝搬出来たかを測定
する。つまり、順序回路１０５が（１、０）出力状態で
ある時に、ラッチ回路１３０のそれぞれの内容を出力す
る各出力端子２４のそれぞれの出力値に、何段分１が出
力されているかをＬＳＩを用いて観測する。
【００２６】具体例をあげると、ある水準のサンプルで
は最高動作周波数が、ある電源電圧で４０ＭＨｚであ
り、本実施例のテスト回路を駆動するときの外部入力ク
ロックが１０ＭＨｚの時、ラッチ回路２０段分、データ
を伝搬出来たとする。別の水準では、最高動作周波数が
３５ＭＨｚで、同じく本実施例のテスト回路を駆動する
ときの外部入力クロックが１０ＭＨｚの時、ラッチ回路
１５段分、データを伝搬出来たとする。前記の様なデー
タを充分なサンプル数採取することにより、最高動作周
波数とラッチ回路伝搬可能段数との関係式が出来るはず
である。
は最高動作周波数が、ある電源電圧で４０ＭＨｚであ
り、本実施例のテスト回路を駆動するときの外部入力ク
ロックが１０ＭＨｚの時、ラッチ回路２０段分、データ
を伝搬出来たとする。別の水準では、最高動作周波数が
３５ＭＨｚで、同じく本実施例のテスト回路を駆動する
ときの外部入力クロックが１０ＭＨｚの時、ラッチ回路
１５段分、データを伝搬出来たとする。前記の様なデー
タを充分なサンプル数採取することにより、最高動作周
波数とラッチ回路伝搬可能段数との関係式が出来るはず
である。
【００２７】量産時の選別テストでは前記関係式にもと
ずいて、最高動作周波数のターゲットスペックに対し、
ラッチ回路が伝搬しなければならない段数を算出し、実
際にラッチ回路が伝搬しなければならない段数をデータ
が伝搬したかを判定することにより、間接的に半導体集
積回路の最高動作周波数を測定する。
ずいて、最高動作周波数のターゲットスペックに対し、
ラッチ回路が伝搬しなければならない段数を算出し、実
際にラッチ回路が伝搬しなければならない段数をデータ
が伝搬したかを判定することにより、間接的に半導体集
積回路の最高動作周波数を測定する。
【００２８】図４は本発明の第２の実施例の一部分を示
す回路図である、図４は図１のテスト回路に替って用い
られる回路図である。即ち、本実施例は、図１のテスト
回路１１２の部分が図４になるだけで、その他の回路は
図１，図２と同様である。
す回路図である、図４は図１のテスト回路に替って用い
られる回路図である。即ち、本実施例は、図１のテスト
回路１１２の部分が図４になるだけで、その他の回路は
図１，図２と同様である。
【００２９】図４において、ラッチ回路５０は図１のラ
ッチ回路３０と等しく、次のラッチ回路５１では否定回
路１２のかわりに否定論理和回路２０２が設けられ、次
のラッチ回路５２では否定論理積回路２０３が設けら
れ、最後のラッチ回路５ｎでは３入力の否定論理積回路
２０４が設けられている。論理積回路１１６の出力と、
否定論理積回路１０９の出力と、この出力を否定回路６
０を介した信号とを、各ラッチ回路５０，５１，５２，
…，５ｎに入力し、各ラッチ回路の出力は、図２と同様
なテストレジスタ１１３に入力される。
ッチ回路３０と等しく、次のラッチ回路５１では否定回
路１２のかわりに否定論理和回路２０２が設けられ、次
のラッチ回路５２では否定論理積回路２０３が設けら
れ、最後のラッチ回路５ｎでは３入力の否定論理積回路
２０４が設けられている。論理積回路１１６の出力と、
否定論理積回路１０９の出力と、この出力を否定回路６
０を介した信号とを、各ラッチ回路５０，５１，５２，
…，５ｎに入力し、各ラッチ回路の出力は、図２と同様
なテストレジスタ１１３に入力される。
【００３０】このように、本実施例は、テスト回路中の
ラッチの構成を、機能は同じで多種多様なラッチを使用
してクリティカルパスと同等なデータ伝搬パスを作成す
ることにより、より正確に半導体集積回路全体の最高動
作周波数を測定する機能を有する。
ラッチの構成を、機能は同じで多種多様なラッチを使用
してクリティカルパスと同等なデータ伝搬パスを作成す
ることにより、より正確に半導体集積回路全体の最高動
作周波数を測定する機能を有する。
【００３１】このように、図４の実施例では、図１のテ
スト回路１１２を構成しているラッチ回路のデータ伝搬
するパスに、否定回路のみでなく、否定論理和回路２０
２，２０４、否定論理積回路２０３等を使用したもので
ある。各論理回路は、テスト回路に即した論理を保ちつ
つ入力も変化させている。つまり、否定論理和回路２０
２，否定論理積回路２０３は、おのおののデータ伝搬パ
ス以外の入力は否定論理和回路なら論理値０、否定論理
積回路の場合なら論理値１を入力し、ラッチ回路の値を
決定するのは最終的にはデータ伝搬パスから入力される
値となっている。
スト回路１１２を構成しているラッチ回路のデータ伝搬
するパスに、否定回路のみでなく、否定論理和回路２０
２，２０４、否定論理積回路２０３等を使用したもので
ある。各論理回路は、テスト回路に即した論理を保ちつ
つ入力も変化させている。つまり、否定論理和回路２０
２，否定論理積回路２０３は、おのおののデータ伝搬パ
ス以外の入力は否定論理和回路なら論理値０、否定論理
積回路の場合なら論理値１を入力し、ラッチ回路の値を
決定するのは最終的にはデータ伝搬パスから入力される
値となっている。
【００３２】また、各データ伝搬パス上の否定論理和回
路、否定論理積回路の入力数も任意に設定することが可
能となる。通常、半導体集積回路設計時には、高速動作
周波数を劣化させるクリティカルパスは充分に検討さ
れ、クリティカルパスそのものは確認されている。本実
施例で示すテスト回路を、前記クリティカルパスと同等
なものを半導体集積回路内部に作りこんでしまえば、前
記第１の実施例で示したテスト回路１１２よりも半導体
集積回路の通常動作時にクリティカルとなるパスと同等
なものが実現でき、半導体集積回路の最高動作周波数と
テスト回路内部のラッチ回路伝搬可能段数の関係式がよ
り正確なもをとなり、ユーザに対する性能保証がより確
実になる。
路、否定論理積回路の入力数も任意に設定することが可
能となる。通常、半導体集積回路設計時には、高速動作
周波数を劣化させるクリティカルパスは充分に検討さ
れ、クリティカルパスそのものは確認されている。本実
施例で示すテスト回路を、前記クリティカルパスと同等
なものを半導体集積回路内部に作りこんでしまえば、前
記第１の実施例で示したテスト回路１１２よりも半導体
集積回路の通常動作時にクリティカルとなるパスと同等
なものが実現でき、半導体集積回路の最高動作周波数と
テスト回路内部のラッチ回路伝搬可能段数の関係式がよ
り正確なもをとなり、ユーザに対する性能保証がより確
実になる。
【００３３】
【発明の効果】以上説明したように、本発明は、半導体
集積回路量産前の半導体集積回路に高性能・高速ＬＳＩ
テスタとテスト回路とを使用し、充分な評価結果をもっ
て半導体集積回路の最高動作周波数とテスト回路内部の
ラッチ回路伝搬可能段数の関係式を導き出すことによ
り、半導体集積回路量産後に選別で使用するＬＳＩテス
タがそれほど高性能・高速ＬＳＩテスタでなくとも、ユ
ーザに保証している最高動作周波数を満足した半導体集
積回路を出荷・選別する事が出来るという効果がある。
集積回路量産前の半導体集積回路に高性能・高速ＬＳＩ
テスタとテスト回路とを使用し、充分な評価結果をもっ
て半導体集積回路の最高動作周波数とテスト回路内部の
ラッチ回路伝搬可能段数の関係式を導き出すことによ
り、半導体集積回路量産後に選別で使用するＬＳＩテス
タがそれほど高性能・高速ＬＳＩテスタでなくとも、ユ
ーザに保証している最高動作周波数を満足した半導体集
積回路を出荷・選別する事が出来るという効果がある。
【００３４】さらに、本発明は、半導体集積回路量産後
に選別で使用する高性能・高速ＬＳＩテスタを使用せ
ず、且つ動作周波数を低めに設定し、クロックのハイ幅
・ロウ幅をそれぞれ小さく設定し、２回試験を行い、２
回の試験が共に半導体集積回路の出力値が任意のパター
ンの期待値と一致しているなら、被試験半導体集積回路
はユーザに保証している使用規格の最高動作周波数を満
足していると判断して良品とし、一致しなかったら不良
品とする手法をとらなくてすむので、量産で使用する高
性能・高速ＬＳＩテスタを複数台設置し、半導体製造メ
ーカの設備投資に多大の負担をかけずにすみ、さらにク
ロックのハイ幅・クロックのロウ幅をそれぞれ小さく設
定して２回試験を行い、テスト時間増となってしまう手
法もとらなくてすむので、選別コスト・製造コストを引
き下げ、安価で高性能な半導体集積回路をユーザに提供
することが可能となる。
に選別で使用する高性能・高速ＬＳＩテスタを使用せ
ず、且つ動作周波数を低めに設定し、クロックのハイ幅
・ロウ幅をそれぞれ小さく設定し、２回試験を行い、２
回の試験が共に半導体集積回路の出力値が任意のパター
ンの期待値と一致しているなら、被試験半導体集積回路
はユーザに保証している使用規格の最高動作周波数を満
足していると判断して良品とし、一致しなかったら不良
品とする手法をとらなくてすむので、量産で使用する高
性能・高速ＬＳＩテスタを複数台設置し、半導体製造メ
ーカの設備投資に多大の負担をかけずにすみ、さらにク
ロックのハイ幅・クロックのロウ幅をそれぞれ小さく設
定して２回試験を行い、テスト時間増となってしまう手
法もとらなくてすむので、選別コスト・製造コストを引
き下げ、安価で高性能な半導体集積回路をユーザに提供
することが可能となる。
【図１】本発明の第１の実施例のテスト回路内蔵半導体
集積回路の第１回路部分を示す回路図である。
集積回路の第１回路部分を示す回路図である。
【図２】図１の第１回路部分に接続される第２回路部分
を示す回路図である。
を示す回路図である。
【図３】図１，図２の各部の動作を示すタイミング図で
ある。
ある。
【図４】本発明の第２の実施例の一部を示す回路図であ
る。
る。
【図５】（Ａ），（Ｂ）は従来例での半導体集積回路・
最高動作周波数測定においてクロック周波数を短縮する
方法，クロック・ハ幅／ロウ幅を短縮する方法をそれぞ
れ示すタイミング図である。
最高動作周波数測定においてクロック周波数を短縮する
方法，クロック・ハ幅／ロウ幅を短縮する方法をそれぞ
れ示すタイミング図である。
１０１ テスト端子 １０２ 外部クロック入力端子 １０３ ワンショット回路 １０４ クロックドライバ １０５ 順序回路 ２，３，２０，２８，１０６，１０８ 否定論理和回
路 １０９，１１０，１１１ 否定論理積回路 １１２ テスト回路 ３０，３１，３２，３ｎ，１３０ ラッチ回路 １，４，５，６，７，８，９，１２，１３，１５，１
６，１７，２１，６０否定回路 １０，１１，１８，１９，２２，２３ トランスファ
ーゲート １１３ テストレジスタ １１４ データセレクタ ２４ 出力端子 ２０２ ２入力否定論理和回路 ２０３ ２入力否定論理積回路 ２０４ ３入力否定論理和回路
路 １０９，１１０，１１１ 否定論理積回路 １１２ テスト回路 ３０，３１，３２，３ｎ，１３０ ラッチ回路 １，４，５，６，７，８，９，１２，１３，１５，１
６，１７，２１，６０否定回路 １０，１１，１８，１９，２２，２３ トランスファ
ーゲート １１３ テストレジスタ １１４ データセレクタ ２４ 出力端子 ２０２ ２入力否定論理和回路 ２０３ ２入力否定論理積回路 ２０４ ３入力否定論理和回路
Claims (2)
- 【請求項１】 入力クロックを非重複の２相クロックに
変換するクロック・ドライバと、テスト端子と、前記テ
スト端子にアクティブ信号が入力されるとハイ・アクテ
ィブの出力パルスを発生するワンショット回路と、前記
クロック・ドライバの出力クロックによって状態を遷移
し、前記ワンショット回路の出力パルスによってリセッ
トされる順序回路と、前記ワンショット回路の出力パル
スによってリセットされるラッチを複数段直列に接続し
たテスト回路と、前記ワンショット回路の出力パルスに
よってリセットされ、前記テスト回路を構成している各
ラッチの出力値を保持するテストレジスタと、出力端子
から出力される値を、前記テスト回路の出力する値か通
常の使用状態で出力される値かのどちらかを前記順序回
路の出力値によって選択するセレクタとを備え、あるサ
イクル中に前記テスト回路内部で直列に接続されたラッ
チのデータ伝搬状況を観測して、半導体集積回路全体の
最高動作周波数を測定する手段を有することを特徴とす
るテスト回路内蔵半導体集積回路。 - 【請求項２】 複数段の直列に接続されたラッチが、互
いに異なる論理回路で構成されている請求項１に記載の
テスト回路内蔵半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05000923A JP3116618B2 (ja) | 1993-01-07 | 1993-01-07 | テスト回路内蔵半導体集積回路 |
| US08/172,744 US5473618A (en) | 1993-01-07 | 1993-12-27 | Semiconductor integrated circuit having a built-in test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05000923A JP3116618B2 (ja) | 1993-01-07 | 1993-01-07 | テスト回路内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06201769A true JPH06201769A (ja) | 1994-07-22 |
| JP3116618B2 JP3116618B2 (ja) | 2000-12-11 |
Family
ID=11487214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05000923A Expired - Fee Related JP3116618B2 (ja) | 1993-01-07 | 1993-01-07 | テスト回路内蔵半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473618A (ja) |
| JP (1) | JP3116618B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350511A (ja) * | 2001-05-30 | 2002-12-04 | Sony Corp | 半導体集積回路 |
| JPWO2006041059A1 (ja) * | 2004-10-12 | 2008-05-15 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805611A (en) * | 1996-12-26 | 1998-09-08 | Stmicroelectronics, Inc. | Method and apparatus for testing high-frequency integrated circuits using a lower-frequency tester |
| JP3262033B2 (ja) * | 1997-07-31 | 2002-03-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6058496A (en) * | 1997-10-21 | 2000-05-02 | International Business Machines Corporation | Self-timed AC CIO wrap method and apparatus |
| JP2000122886A (ja) * | 1998-10-10 | 2000-04-28 | Advantest Corp | 半導体試験装置のプログラム作成方式 |
| JP2002237200A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体装置およびその検査方法 |
| CA2364421A1 (en) * | 2001-12-05 | 2003-06-05 | Ecole De Technologie Superieure | Integrated circuit testing system and method |
| US6996032B2 (en) * | 2003-07-28 | 2006-02-07 | Credence Systems Corporation | BIST circuit for measuring path delay in an IC |
| US7617064B2 (en) * | 2005-04-12 | 2009-11-10 | Analog Devices, Inc. | Self-test circuit for high-definition multimedia interface integrated circuits |
| WO2013097172A1 (zh) * | 2011-12-30 | 2013-07-04 | 江苏博特新材料有限公司 | 水泥基材料凝结时间的测试方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654344B2 (ja) * | 1988-09-07 | 1994-07-20 | 株式会社豊田中央研究所 | スキャンパス回路 |
| US5210759A (en) * | 1990-11-19 | 1993-05-11 | Motorola, Inc. | Data processing system having scan testing using set latches for selectively observing test data |
-
1993
- 1993-01-07 JP JP05000923A patent/JP3116618B2/ja not_active Expired - Fee Related
- 1993-12-27 US US08/172,744 patent/US5473618A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350511A (ja) * | 2001-05-30 | 2002-12-04 | Sony Corp | 半導体集積回路 |
| JPWO2006041059A1 (ja) * | 2004-10-12 | 2008-05-15 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
| JP4644205B2 (ja) * | 2004-10-12 | 2011-03-02 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US5473618A (en) | 1995-12-05 |
| JP3116618B2 (ja) | 2000-12-11 |
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Legal Events
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