JPH06201787A

JPH06201787A - ロジックアナライザのメモリ割当方法

Info

Publication number: JPH06201787A
Application number: JP5193157A
Authority: JP
Inventors: Shii Karitsuku Kebin; ケビン・シー・カリック
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1992-07-08
Filing date: 1993-07-08
Publication date: 1994-07-22
Also published as: US5347540A

Abstract

(57)【要約】【構成】同期データを取込み、非同期データを取込
み、取り込んだデータの時間関係を示す時間スタンプ値
を発生し、同期データが有効になるときを判断し、非同
期データが有効になるときを判断し、有効な同期デー
タ、有効な非同期データ及び時間スタンプ値をこれらを
識別するためのビットと共にメモリに記憶する。【効果】メモリ空間を節約しつつ、同期データ及び非
同期データを同時に取込んでこの関係を観察するこメモ
リ空間を節約しつつ、同期データ及び非同期データを同
時に取込んでこの関係を調べることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ロジックアナライザの
メモリ割当方法、特に取込みデータを保持するために使
用するメモリ空間の動的割当を行う方法に関する。

【０００２】

【従来の技術】ロジックアナライザには、従来、同期及
び非同期の２つの基本的データ取込みモードがある。同
期データ取込み又はステート分析とは、ユーザのシステ
ム・クロック信号のアクティブ・エッジにより決まる時
間にデータを取り込む処理をいう。非同期データ取込み
又はタイミング分析とは、ロジックアナライザによる発
生されるクロックのアクティブ（有効）・エッジにより
決まる時間にデータを取り込む処理をいう。非同期取込
みは、特定の信号のタイミングで正確に観測するため
に、ユーザのシステム・クロックよりも速いサンプリン
グ速度で行う。

【０００３】「グリッチ」として知られる第３のデータ
も、ロジックアナライザにより取り込まれる。「グリッ
チ」とは、通常、１つのデータ取込み間隔内、即ち取込
みクロックの連続するアクティブ・エッジ間の間隔内
の、ロジック・スレッショルドを横切る複数回の遷移と
定義される。例えば、３回の遷移及び１回のロジック・
ステートの変化、又は２回の遷移及び同一のロジック・
ステートは、共にグリッチである。グリッチの更に詳し
い説明及びグリッチを検出するための手段は、米国特許
第４３５４０３２号「グリッチ検出器」、米国特許第４
８４３２５５号「自己ラッチング単安定回路」及び米国
特許第４８５７７６０号「バイポーラ・グリッチ検出回
路」に記載されている。

【０００４】グリッチが取り込まれているとき、グリッ
チ・データを追いかけるには、それに相当するデータ取
込みを行うだけのメモリが必要である。これは、データ
がサンプルされる各アクティブ・クロック・エッジは、
その間にグリッチが発生するエッジ及び次のエッジ間の
間隔に関係しているからである。したがって、グリッチ
が取り込まれているとき、使用可能なメモリの半分は、
グリッチ・データの取込み専用にしなければならない。
これは、メモリ深さの半分又はメモリ幅のいずれかをこ
の機能に使用するということである。

【０００５】データ蓄積のために必要とされるメモリ量
を節約するために、特に非同期データ取込みに関連する
「遷移」データ蓄積がしばしば使用される。この方法で
は、取込みクロック信号の発生毎に信号のロジック・ス
テートを蓄積するのではないので、データが変化しない
取込みクロック・サイクルに関してはデータが蓄積され
ない。データが変化すると、新しいデータが取り込まれ
た時間の記録を与えるタイムスタンプと共に、新しいデ
ータが蓄積される。この様に、メモリはロジック・ステ
ートの遷移の数に正比例して使用されるのみであり、タ
イムスタンプを蓄積するために余分のメモリが必要であ
っても、かなりのメモリ量が大抵の環境で節約される。

【０００６】同じエベントに関係して同期及び非同期デ
ータの両方を取り込むことが、しばしば必要になる。例
えば、ハードウエアの問題がある回路で推測されるが、
それが特定の種類の動作の間のみに起こるような場合
に、特定の種類の動作が起きるまで、マイクロプロセッ
サの動作を監視するために同期取込みを使用し、推測さ
れる問題について更に調べるために、特定の回路の付近
で非同期データ取込みをトリガする。

【０００７】

【発明が解決しようとする課題】従来、同期取込みによ
り検出されたエベントによる非同期取込みのこの種のク
ロス・トリガは、２つのロジックアナライザ、又は１つ
のロジックアナライザの２つの別個の部分により行われ
る。しかし、これは、被分析回路の２つのプロービング
を必要とする。更に、２つの別個のロジックアナライザ
を使用するとき、ユーザは同期及び非同期データ間の時
間関係を求めるために計算をする必要がある。統合した
同期及び非同期部分を備えるロジックアナライザを使用
するとき、各部分に関してプローブ・チップからトリガ
・マシンまでの遅延及びトリガ・マシン間の遅延は、対
象とする同期イベントと所望の関係にタイミング・デー
タを置くように正確に調整されていないことがある。

【０００８】フィリップスＰＭ３５８０ファミリのロジ
ックアナライザのように、二重のプロービングを排除
し、１台のトリガ・マシンでステート及びタイミング分
析機能を有する先進のロジックアナライザであっても、
メモリは予めステート、タイミング又は両方に等しく予
備割当されている。データ内のユーザ測定対象がこれら
の予備割当に適応しないとき、メモリは非効率に使用さ
れる。

【０００９】

【課題を解決するための手段及び作用】本発明は、メモ
リ空間を節約しつつ、同期データ及び非同期データを同
時に取込んで比較して観察することができるロジックア
ナライザのメモリ割当方法である。本発明の方法では、
同期データを取込み、非同期データを取込み、取り込ん
だデータの時間関係を示す時間スタンプ値を発生し、同
期データが有効になるときを判断し、非同期データが有
効になるときを判断し、有効な同期データ、有効な非同
期データ及び時間スタンプ値をこれらを識別するための
ビットと共にメモリに記憶する。

【００１０】

【実施例】図１は、本発明の方法を実現するデータ取込
み回路の一部を示すブロック図である。図１において、
同期データ・ログイン回路２０は、ユーザ・クロック信
号ＵＳＥＲＣＬＫ信号、ＵＳＥＲＱＵＡＲＩＦＩＥ
ＲＳ信号及びＵＳＥＲＤＡＴＡ信号を監視する。同期
データ・ログイン回路２０は、１／２ＵＣＬ及びＱＵＤ
ＡＴＡを生成する。１／２ＵＣＬＫ信号は、ユーザ・ク
ロック信号の半分の速度の信号である。ＱＵＤＡＴＡ信
号は、最高速度のＵＣＬＫ信号に同期し、ＵＳＥＲＱ
ＵＡＲＩＦＩＥＲＳ信号の選択された組み合わせにより
限定されたＵＳＥＲＤＡＴＡ信号の変形信号である。
よって、ＱＵＤＡＴＡ信号は、「限定されたユーザ・デ
ータ」である。

【００１１】ＵＳＥＲＤＡＴＡ信号は、Ａ−サンプラ
（非同期サンプラ）６０に供給され、データ取込み回路
のシステム・クロック信号ＳＹＳＣＬＫにより決まる時
点で非同期にサンプルされる。Ａ−サンプラ６０は、出
力端子に非同期データＡ−ＤＡＴＡを生成する。非同期
取込みで得られるこのデータは、以下では「非同期」と
呼ばれ、「Ａ−ＤＡＴＡ」で示されるが、このデータは
残りの回路ではＳＹＳＣＬＫ信号に同期して処理され
る。即ち、「非同期」とは、その最初だけを指す。

【００１２】１／２ＵＣＬＫは、取込みシステム・クロ
ックＳＹＳＣＬＫが供給されるシンクロナイザ３０によ
り監視される。シンクロナイザ３０は、ＵＣＤＥＴ信号
及びＳＥＬＥＣＴ信号を生成する。ユーザ・クロック検
出信号ＵＣＤＥＴは、有効ユーザ・クロック・アクティ
ブ・エッジの直後のシステム・クロック信号サイクルの
間にアクティブになる信号である。ＳＥＬＥＣＴ信号
は、Ｓ−サンプラ（同期サンプラ）５０に送られ、ＵＳ
ＥＲＣＬＫ信号のアクティブ・エッジが起きるシステム
・クロックの半分を示す。これらの両方信号の働きは、
後で詳述する。

【００１３】Ｓ−サンプラ５０は、同期ログイン回路２
０からのＱＵＤＡＴＡ信号、シンクロナイザ３０からの
ＳＥＬＥＣＴ信号及びＳＹＳＣＬＫ信号を受け取る。Ｓ
−サンプラは、その出力端子に同期データＳ−ＤＡＴＡ
を生成する。

【００１４】図２は、本発明の方法を実現するデータ取
込み回路の残りの部分を示すブロック図である。図２に
おいて、図１の回路の出力信号ＵＣＤＥＴ、Ｓ−ＤＡＴ
Ａ及びＡ−ＤＡＴＡの他に、ＲＵＮ信号及びＰＦ（ポス
ト−フィル）／ＨＯＬＤＯＦＦ値がこの図に示すデータ
取込み回路の残りの部分に入力される。（ＳＹＳＣＬＫ
は、アンド・ゲート８２及びオア・ゲート９３以外の図
２に示す回路の全てに入力されるが、図示しない。）Ｒ
ＵＮ信号は、システム制御器（図７の２００）により生
成され、新しいデータ取込みを開始するときをデータ取
込み回路に知らせる。アンド・ゲート８２は、ＲＵＮ信
号が真で、ＨＯＬＤＯＦＦ信号及びＭＥＭＦＵＬＬ信号
が共に偽であるときに、テスト、トリガ及び蓄積制御回
路７０をイネーブルするＧＯ信号を生成する。ＰＦ及び
ＨＯＬＤＯＦＦ値は、メモリ準備回路１００に、ＴＲＩ
ＧＧＥＲ信号の後にどれだけ長くメモリにデータを入れ
るか、メモリに予めデータを入れる間、ＧＯ信号をどれ
だけ長くオフに保持するかを知らせる。

【００１５】テスト、トリガ及び蓄積制御信号７０は、
Ｓ−ＤＡＴＡ信号、Ａ−ＤＡＴＡ信号、ＵＣＤＥＴ信号
及びアンド・ゲート８２のイネーブル信号出力を受け取
り、ＳＴＯＲＥ−Ａ、ＳＴＯＲＥ−Ｓ及びトリガ信号を
生成する。ＳＴＯＲＥ−Ｓ及びＴＲＩＧＧＥＲ信号はメ
モリ準備回路１００に直接に供給され、一方、ＳＴＯＲ
Ｅ−Ａ信号はメモリ準備回路１００に供給される前に、
１９個のシステム・クロック・パルス分だけ伸張され
る。ＳＴＲＥ−Ａ信号は、ＳＴＯＲＥ−Ａ信号及び１９
個のフリップ・フロップ（ＦＦ）９１−９２を監視する
オア・ゲート９３の動作により、幅が最低で２０個のシ
ステム・クロック・パルスに伸張される。

【００１６】メモリ準備回路１００は、遅延された信号
Ｓ−ＤＡＴＡ’、Ａ−ＤＡＴＡ’及びＵＣＤＥＴ’を受
け取る。ＵＣＤＥＴ’信号は、テスト、トリガ及び蓄積
制御回路７０による遅延を補償するためにパイプ８９に
よりＵＣＤＥＴを遅延した信号である。Ｓ−ＤＡＴＡ’
信号は、Ｓ−パイプ８４を介した経路によりＳ−ＤＡＴ
Ａを遅延した信号であり、Ａ−ＤＡＴＡ’は、Ａ−パイ
プ１８５及びＡ−パイプ２８６の両方を介した経路に
よりＡ−ＤＡＴＡを遅延した信号である。Ｓ−パイプ８
４及びＡ−パイプ８５は、テスト、トリガ及び蓄積制御
回路７０を補償し、一方、Ａ−パイプ２並びにＦＦ９１
−９１のパルス伸張回路及びオア・ゲート９３は、同期
データの特定のイベントに中心合わせされた非同期デー
タの蓄積ウィンドウを与えるように動作する。メモリ準
備回路１００は、更に、制御器２００から直接にＨＯＬ
ＤＯＦＦＶＡＬＵＥ信号を受け取る。

【００１７】変化検出器８８は、Ａ−ＤＡＴＡ’信号の
変化を検出し、変化が起きたときに、アクティブなＤＥ
ＬＴＡ信号を生成する。更に、オア・ゲート９３の伸張
されたＳＴＯＲＥ−Ａ出力信号のステートが変化して非
同期取込みの最初又は最後を示すと、変化検出器８８が
応答し、ＤＥＬＴＡ信号をアサート即ち真にして非同期
サンプルの蓄積を行う。たとえ、データの遷移が起こら
なくても、非同期データは確実にメモリに蓄積される。

【００１８】時間スタンプ・カウンタ８３は、ＲＵＮ信
号の立ち上がりエッジに応答してカウントを開始し、そ
の後、メモリ準備回路１００への最終的入力であるＴＩ
ＭＥＳＴＡＭＰ値を生成する。ＦＦ９４は、１つのＳＹ
ＳＣＬＫサイクルの間に各ＴＩＭＥＳＴＡＭＰ値のコピ
ーを蓄積し、それにより、後で説明するように、取込み
の最後でＬＡＳＴＴＩＭＥ値を保持することができる。

【００１９】メモリ準備回路１００は、ＲＡＭ（ランダ
ム・アクセス・メモリ）１２０用の／ＷＲＩＴＥ及びＡ
ＤＤＲＥＳＳ制御信号を生成する。メモリ準備回路１０
０は、ＲＡＭ１２０に書き込まれるデータＤＡＴＡ／Ｔ
ＩＭＥ及びＳＴＡＴＵＳを出力する。更に、メモリ準備
回路１００は、ＨＯＬＤＯＦＦ及びＭＥＭＦＵＬＬ信号
をアンド・ゲート８２及び、制御器２００を含む外部回
路に供給する。

【００２０】図３は、図１の同期データ・ログイン回路
２０を示すブロック図である。通常は４つである複数の
ＵＳＥＲＣＬＯＣＫ信号は、選択可能エッジ検出器２
２の入力端子に供給される。システム制御器（図示せ
ず）からのＥＤＧＥＳＥＬＥＣＴＩＯＮ制御信号は、
選択可能エッジ検出器２２が、どのＵＳＥＲＣＬＯＣ
Ｋのいずれのエッジに応答するかを決める。この指示に
従って、選択可能エッジ検出器２２は、選択されたＵＳ
ＥＲＣＬＯＣＫの立ち上がり又は立ち下がりエッジに
応答して生成されるパルスをオア演算することにより、
ユーザ・システム・クロックの変更信号であるＵＣＬＫ
信号を生成する。

【００２１】ＵＣＬＫ信号は、ＦＦ２３にＵＳＥＲＤ
ＡＴＡ信号をクロック制御で入力し、ＦＦ２３は、後述
するように、ログイン・ステート・マシン２４が、ＱＵ
ＡＬＩＦＹ結果を生成するときまで保持する。遅延素子
２５は、ログイン・ステートマシン２４が有効ＱＵＡＬ
ＩＴＹ信号を生成した後に、ＦＦ２３の出力であるＵＳ
ＥＲＤＡＴＡ信号を、ＦＦ２６にクロック制御で入力
するために使用されるＵＣＬＫの遅延信号であるＵＣＬ
Ｋ’信号を生成する。

【００２２】ＵＣＬＫ’信号は、その／Ｑ出力端子がＤ
入力端子に接続されたＦＦ２８で２で除算され、１／２
ＵＣＬＫ信号が生成される。ＵＣＬＫ’信号は、ＵＳＥ
ＲＤＡＴＡをＦＦ２６にクロック制御で入力する。ＦＦ
２６及び２８は共に、ログイン・ステートマシン２４か
らのＱＵＡＬＩＦＹ信号によりイネーブルされる。ログ
イン・ステートマシン２４は、その現在のステート及び
そのＵＳＥＲＱＵＡＬＩＦＩＥＲＳ入力のステートに
基づいて、ＱＵＡＬＩＦＹ信号を生成する。

【００２３】図４は、図１のシンクロナイザ３０を示す
ブロック図である。１／２ＵＣＬＫは、ＦＦ３１及び３
８のＤ入力端子に入力される。ＦＦ３１〜３４及び４２
は、ＳＹＳＣＬＫ信号によりクロック制御され、一方、
ＦＦ３８〜４１はＳＹＳＣＬＫを反転した信号によりク
ロック制御される。これらの一連のＦＦの各々は、それ
らを伝播する準安定性の可能性を減少させる。米国特許
第４９４９３６１号に記載される様に、ＸＯＲゲート３
５は、上側の列の最後の２つのＦＦ３３及び３４の出力
を監視し、１／２ＵＣＬＫ信号の遷移を検出する。ＸＯ
Ｒゲート３５のアクティブ出力は、ＳＹＳＣＬＫ信号の
次のアクティブ（上向き）エッジにより、ＦＦ３６にク
ロック制御で入力される。ＦＦ３６の出力は、クロック
検出信号ＵＣＤＥＴである。

【００２４】ＦＦ３８〜４１は、ＦＦ３１〜３４に対し
て位相が１８０°ずれてクロック制御されるので、１／
２ＵＣＬＫの遷移のタイミングがシステム・クロックＳ
ＹＳＣＬＫの周期より小さいか又は等しいように、特別
係数２により１／２ＵＣＬＫの遷移のタイミングを決定
する。ＦＦ４１からのこの情報は、１／２クロック周期
だけ遅延され、ＦＦ４２が／ＳＹＳＣＬＫではなくて、
ＳＹＳＣＬＫによりクロック制御された結果として、Ｆ
Ｆ３４内の情報と同相にされる。ＸＯＲゲート３７は、
ＦＦ３４及び４２の内容が等しくないときを検出して、
ＳＥＬＥＣＴ信号を生成する。したがって、ＳＥＬＥＣ
Ｔ信号は、１／２ＵＣＬＫのエッジがＳＹＳＣＬＫの２
番目の半分、即ち１８０〜３６０°にあるときを示し、
一方、／ＳＥＬＥＣＴは、１／２ＵＣＬＫのエッジが、
ＳＹＳＣＬＫの２番目の半分、即ち０〜１８０°にある
ときを示す。

【００２５】図５は、図１のＳ−サンプラ５０を示すブ
ロック図である。ＱＵＤＡＴＡ信号は、ＳＹＳＣＬＫ信
号によりＦＦ５１にクロック制御で入力され、／ＳＹＳ
ＣＬＫ信号によりＦＦ５４にクロック制御で入力され
る。ＦＦ５１の出力は、次にＦＦ５２を通過して、ＳＹ
ＳＣＬＫの次の２つのアクティブ（立ち上がり）・エッ
ジでＦＦ５３に入る。ＦＦ５４の出力はＦＦ５５を通過
し、次にＦＦ５６に入り、ＦＦ５３のデータと時間的に
位置合わせされる。マルチプレクサ５７は、「０」入力
端子でＦＦ５３の出力を受け取り、「１」入力端子でＦ
Ｆ５６の出力を受け取る。シンクロナイザ３０からのＳ
ＥＬＥＣＴ信号は、マルチプレクサ５７のどの入力を出
力として生成するかを制御し、結果として得た同期デー
タが正確なユーザ・クロック・エッジ及び最も近接した
取込みシステム・クロックと正確に関連づけられる。Ｆ
Ｆ５８は、入力端子にマルチプレクサ５７からの選択さ
れた出力を受け、次のＳＹＳＣＬＫ信号でクロック制御
で入力させ、その出力信号としてＳ−ＤＡＴＡを生成す
る。Ｓ−ＤＡＴＡに選択されたデータは、１／２ＵＣＬ
ＫをサンプルしたＳＹＳＣＬＫエッジより後のＳＹＳＣ
ＬＫ周期のサンプルされた１／２周期である。

【００２６】図６は、図１のＡ−サンプラ（非同期サン
プラ）６０を示すブロック図である。ＵＳＥＲＤＡＴ
Ａは、／ＳＹＳＣＬＫ（ＳＹＳＣＬＫの立ち下がりエッ
ジと同じ時間に起こる）のアクティブ（立ち上がり）・
エッジでクロック制御でＦＦ６１に入力される。このデ
ータは、クロック制御されてＦＦ６２〜６５を通過し、
ＳＹＳＣＬＫのアクティブ・エッジの発生でＦＦ６８に
入る。Ａ−サンプラ６０の経路の長さ、即ち６５により
表されるＦＦの数は、１／２サイクル離して取り込まれ
たＳ−ＤＡＴＡ及びＡ−ＤＡＴＡサンプルを位置合わせ
するように選ばれる。

【００２７】図７は、図２のテスト、トリガ及び蓄積制
御回路７０を示すブロック図である。制御器２００から
のＳ／Ａ信号（同期、否−非同期）信号は、マルチプレ
クサ８０へのＳ−ＤＡＴＡ及びＡ−ＤＡＴＡ入力間間で
選択し、４つのデータ・リコグナイザＤＲo７１〜ＤＲ3
７４の入力端子に供給する。制御器２００からのＷＯＲ
ＤＳ、ＲＡＮＧＥＳ信号は、マルチプレクサ８０からの
選択されたＤＡＴＡ信号が比較されるワード及びレンジ
認識値でデータ・リコグナイザ７１〜７４をプログラム
する。特定の条件が満足されるかどうかに関する決定
は、ＳＹＳＣＬＫのアクティブ・エッジで決められる。

【００２８】ロジックアナライザのワード認識、レンジ
認識、イベント認識等についての多数の記述がある。特
に、米国特許第４４７５２３７号、第４７５２９２８
号、第４７８９７８９号、第４８０１８１３号、第４８
２３０７６号、第４８４９９２４号は、種々のリコグナ
イザを記述し、その多くはデータ・リコグナイザＤＲo
７１〜ＤＲ3７４として使用するのに適している。

【００２９】パリティ、エッジ及び組み合わせロジック
７５は、データ・リコグナイザＤＲo７１〜ＤＲ3７４の
出力を調べ、４つのプログラム可能なテストＴＥＳＴ0
〜ＴＥＳＴ3のいずれが満足されるかを判断する。各テ
ストは、データ・リコグナイザからのイベント又はイベ
ントの不在、イベントへの又はイベントからの遷移、及
びイベントのシーケンス又は組み合わせを含むように制
御器８０からのＣＯＮＴＲＯＬ信号によりプログラムで
きる。

【００３０】パリティ、エッジ及び組み合わせ論理の殆
どは、オア・ゲート８１の出力ＥＮＢをＦＦ７７により
ＳＹＳＣＬＫの１サイクル分遅延させたＥＮＡＢ’によ
りイネーブルされている間のみ動作する。例外は、ＥＮ
ＡＢ’’が非アクティブの間であっても一度開始される
と、動作するトリガ・ステートマシン７６内のタイマで
ある。同期トリガ動作の間、検出されたユーザ・クロッ
クであるＵＣＤＥＴ信号がアクティブ・ハイであると
き、オア・ゲート８１は開いている。非同期トリガ動作
の間、オア・ゲート８１は、反転器７９のハイ・レベル
出力Ａ／Ｓにより常に開いている。

【００３１】アクティブなＧＯ信号を受け取ると、ＲＡ
Ｍで構成されるプログラム可能なトリガ・ステートマシ
ン７６は、テスト出力ＴＥＳＴ0〜ＴＥＳＴ3を監視し、
制御器２００からのＢＥＨＡＩＶＩＯＲ及びＣＯＵＮＴ
／ＴＩＭＥＳ信号に従って、ＳＴＯＲＥ−Ａ、ＳＴＯＲ
Ｅ−Ｓ及びＴＲＩＧＧＥＲ出力の状態を決める。動作を
有効なサイクルに制限するために、トリガ・ステートマ
シン７６は、ＦＦ７８によりＳＹＳＣＬＫの１サイクル
分ＥＮＡＢ’を遅延させた信号であるＥＮＡＢ’’によ
りイネーブルされる。

【００３２】図８は、図２に示すメモリ準備回路１００
を示すブロック図である。データ積分器１０４はＳＹＳ
ＣＬＫによりクロック制御され、入力信号として、アン
ド・ゲート１０１及び１０２からの夫々ＶＡＬＩＤS信
号及びＶＡＬＩＤ信号Aの他に、Ｓ−ＤＡＴＡ’、Ａ−
ＤＡＴＡ’及びＴＩＭＥＳＴＡＭＰ情報を受け取る。Ｓ
ＴＯＲＥ−Ｓ及びＵＣＤＥＴ’が共に真であるとき、Ｖ
ＡＬＩＤSは真であり、ＳＴＯＲＥ−Ａ及びＤＥＬＴＡ
が共に真であるとき、ＶＡＬＩＤAは真である。

【００３３】データ積分器１０４は、２つの複数ビット
信号Ｓ−ＳＴＲＥＡＭ及びＡ−ＳＴＲＥＡＭを供給し、
２つの単一ビット信号Ｓ−ＶＡＬＩＤ及びＡ−ＶＡＬＩ
Ｄをデータ・パッキング回路１０６に供給する。Ｓ−Ｖ
ＡＬＩＤ信号は、ＶＡＬＩＤS信号を遅延した信号であ
り、Ｓ−ＳＴＲＥＡＭ信号が有効な同期データを含むと
きに、アクティブ（ハイ）になる。Ａ−ＶＡＬＩＤ信号
は、ＶＡＬＩＤA信号を遅延した信号であり、Ａ−ＳＴ
ＲＥＡＭ信号が有効非同期データを含むときは、アクテ
ィブ（ハイ）になる。

【００３４】データ・パッキング回路１０６は、２つの
複数ビット信号、ＰＡＣＫ0及びＰＡＣＫ1、うち２つが
各ＰＡＣＫ信号に関連した４つのＳＴＡＴＵＳビット、
ＰＡＣＫ信号が新しいデータを含むときを表す単一ビッ
ト信号ＰＡＣＫＦＵＬＬを供給する。ＳＴＡＴＵＳビッ
トの対は、次の意味を有する。００＝ＴＩＭＥＳＴＡＭ
Ｐ、０１＝ＳＹＮＣ及び１０＝ＡＳＹＮＣ（１１は不使
用）。

【００３５】ポストフィル・カウンタ１１０は、ＴＲＩ
ＧＧＥＲ’及びＰＡＣＫＦＵＬＬを入力信号とするアン
ド・ゲート１１１の出力信号によりイネーブルされる。
ＴＲＩＧＧＥＲ’信号は、ＴＲＩＧＧＥＲ信号をパイプ
ライン１０９により遅延した信号である。ポストフィル
・カウンタ１１０は、ＴＲＩＧＧＥＲ’信号がハイにな
った後にＰＡＣＫＦＵＬＬがハイである間に起こるＳＹ
ＳＣＬＫの発生時に、値ＰＦＶＡＬＵＥ（ポストフィル
値）から減少方向にカウンタする。ゼロに到達すると、
ＭＥＭＦＵＬＬ（メモリ・フル）が発生される。

【００３６】フォーマット及びアドレス発生回路１０８
は、ＲＵＮ信号によりイネーブルされ、ＳＹＳＣＬＫ信
号によりクロック制御され、ＰＡＣＫ0、ＰＡＣＫ1及び
これらの関連するＳＴＡＴＵＳ信号を、２倍の幅及び半
分の周波数のＤＡＴＡ、ＴＩＭＥ及び関連するＳＴＡＴ
ＵＳ信号にデマルチプレクスする。回路１０８は、更
に、ＲＡＭ１２０を制御するためにＡＤＤＲＥＳＳ及び
／ＷＲＩＴＥ信号と、制御器２００から受け取ったＨＯ
ＬＤＯＦＦＶＡＬＵＥ値により決まる持続時間を有す
るＨＯＬＤＯＦＦ信号を発生する。ＨＯＬＤＯＦＦ信号
は、操作者がトリガが起こる前の動きを観察したいとき
に、ＲＡＭが予めいっぱいになる前にトリガが発生する
のを防止する。

【００３７】図９は、図８に示すメモリ準備回路１００
の動作を説明するためのタイミング図である。データ積
分器１０４は、その入力信号から、その出力信号Ｓ−Ｓ
ＴＲＥＡＭ、Ｓ−ＶＡＬＩＤ、Ａ−ＳＴＲＥＡＭ及びＡ
−ＶＡＬＩＤを生成する。図９の一番上のＴＩＭＥＳＴ
ＡＭＰデータは、各クロック毎に２だけ増加し、ＳＹＳ
ＣＬＫ信号の立ち上がりエッジで取り込まれたデータに
関連するＴＩＭＥＳＴＡＭＰは全て偶数であり、一方、
ＳＹＳＣＬＫ信号の立ち下がりで取り込まれたデータに
関連するＴＩＭＥＳＴＡＭＰ値はすべて奇数である。
（回路ブロックに関連する数字との混乱を避けるため
に、ＴＩＭＥＳＴＡＭＰ値、同期データ値及び非同期デ
ータ値は、以下に説明では“ ”内に示す。）

【００３８】ＴＩＭＥＳＴＡＭＰ値“１１０”に関係す
るＳＹＳＣＬＫ信号の立ち上がりクロックまで、ＶＡＬ
ＩＤAはアクティブ（ハイ）ではないことに留意された
い。これは、Ａ−ＤＡＴＡ’が変化していないので、変
化検出器８８がＤＥＬＴＡをアクティブにしなかったた
め、又は、ＳＴＯＲＥ−Ａがテスト、トリガ及び蓄積制
御回路７０により、まだアクティブにされていないから
である。いずれのイベントでも、Ａ−ＤＡＴＡ’は、こ
の期間の前は対象とならない。

【００３９】ＴＩＭＥＳＴＡＭＰ値が“１００”である
ＳＹＳＣＬＫサイクルの間、ＶＡＬＩＤSがアクティブ
になり、Ｓ−ＤＡＴＡ’がそのときに有効であることを
示す。したがって、この例の第１有効同期データは“Ｓ
１”である。付加的有効同期データ値“Ｓ２”及び“Ｓ
３”は、ＴＩＭＥＳＴＡＭＰ値“１０４”及び“１０
６”に対応する時間にＶＡＬＩＤSにより認識される。
ＴＩＭＥＳＴＡＭＰ値が“１０２”である期間、ＶＡＬ
ＩＤS及びＶＡＬＩＤAのいずれもアクティブではなく、
Ｓ−ＤＡＴＡ’及びＡ−ＤＡＴＡ’のデータは、共に無
効である。

【００４０】ＴＩＭＥＳＴＡＭＰ値“１０２”に対応す
る期間の間、且つＴＩＭＥＳＴＡＭＰ値“１００”に対
応する期間の有効Ｓ−ＤＡＴＡ’の存在に応答して、デ
ータ積分器１０４はアクティブなＳ−ＶＡＬＩＤ信号を
生成し、Ｓ−ＳＴＲＥＡＭ出力端子に“Ｓ１”データが
現れる。同時に、Ａ−ＶＡＬＩＤ信号がアクティブにな
り、ＴＩＭＥＳＴＡＭＰ値“１００”がＡ−ＳＴＲＥＡ
Ｍ出力端子に現れる。次のクロック・サイクルでは、現
在のＴＩＭＥＳＴＡＭＰ値が“１０４”である間は、デ
ータ積分器のＳ−ＳＴＲＥＡＭ及びＡ−ＳＴＲＥＡＭ出
力は、夫々ＴＩＭＥＳＴＡＭＰ値“１０１”及び“１０
２”を含む。しかし、Ｓ−ＶＡＬＩＤ及びＡ−ＶＡＬＩ
Ｄ信号は、非アクティブ（ロー）のままであり、これら
のＴＩＭＥＳＴＡＭＰ値は放棄される。

【００４１】ＴＩＭＥＳＴＡＭＰ値“１０４”及び“１
０６”に対応する期間の間、ＶＡＬＩＤS信号は再びア
クティブになり、“Ｓ２”及び“Ｓ３”が順次Ｓ−ＤＡ
ＴＡ’ラインに現れる。ＴＩＭＥＳＴＡＭＰ値１０６に
対応する期間の間、データ積分器１０４は、Ｓ−ＳＴＲ
ＥＡＭ出力端子に“Ｓ２”、Ａ−ＳＴＲＥＡＭ出力端子
にＴＩＭＥＳＴＡＭＰ値“１０４”を出力し、有効デー
タが入力端子に存在することをデータ・パッキング回路
１０６に知らせるためにＳ−ＶＡＬＩＤ及びＡ−ＶＡＬ
ＩＤをアクティブにする。

【００４２】ＴＩＭＥＳＴＡＭＰ値“１０８”に対応す
る期間は、データ積分器１０４はＳ−ＳＴＲＥＡＭ出力
端子に“Ｓ３”を置き、Ａ−ＳＴＲＥＡＭ出力端子にＴ
ＩＭＥＳＴＡＭＰ値“１０６”を置き、Ｓ−ＶＡＬＩＤ
及びＡ−ＶＡＬＩＤを再びアクティブにし、データ・パ
ッキング回路１０６のデータ入力端子の両方に有効デー
タを伝える。

【００４３】ＴＩＭＥＳＴＡＭＰ値“１０４”に対応す
る期間の時間までに、データ・パッキング回路１０６
は、同期データ値“Ｓ１”及びＴＩＭＥＳＴＡＭＰ値
“１００”を受け取り、それらを夫々ＰＡＣＫ0及びＰ
ＡＣＫ1の出力端子に置く。ＰＡＣＫＦＵＬＬ信号は、
同じ期間にアサート即ち真にされ、フォーマット及びア
ドレス発生回路１０８の入力端子に有効データを伝え
る。データ・パッキング回路１０６の出力端子のＳＴＡ
ＴＵＳ信号は、その入力端子のＳＴＡＴＵＳ信号を遅延
した信号である。

【００４４】フォーマット及びアドレス発生回路１０８
は、ＴＩＭＥＳＴＡＭＰ値“１０４”に対応する期間の
終わりにＰＡＣＫ0及びＰＡＣＫ1値“Ｓ１”、“１０
０”を夫々ラッチ即ち保持し、ＴＩＭＥＳＴＡＭＰ値
“１１０”に対応する期間の始めに、それら全てが準備
完了になるまで、その出力のいずれも出力可能状態にし
ない。そのとき、“Ｓ１”及び“１００”は、夫々ＤＡ
ＴＡ0及びＤＡＴＡ1出力端子に現れる。

【００４５】ＴＩＭＥＳＴＡＭＰ値“１０８”に対応す
る期間の間、データ・パッキング回路１０６はＰＡＣＫ
ＦＵＬＬを再びアクティブ（ハイ）にし、ＰＡＣＫ0出
力端子に“Ｓ２”、ＰＡＣＫ1出力端子に“１０４”を
出力する。ＴＩＭＥＳＴＡＭＰ値“１０８”に対応する
期間の終わりで、フォーマット及びアドレス発生回路１
０８は、その入力端子にＰＡＣＫ0及びＰＡＣＫ1データ
を受け取り、次のＴＩＭＥＳＴＡＭＰ値“１１０”に対
応する期間の間、ＤＡＴＡ2及びＤＡＴＡ３出力に同じ
値“Ｓ２”及び“１０４”を与える。

【００４６】フォーマット及びアドレス発生回路１０８
のＤＡＴＡ0〜ＤＡＴＡ3出力は、ＴＩＭＥＳＴＡＭＰ値
“１１０”に対応する期間の間、全て有効データ“Ｓ
１”、“１００”、“Ｓ２”及び“１０４”を含む。こ
の例では、ＲＡＭ１２０に供給される現在のＡＤＤＲＥ
ＳＳは０であり、／ＷＲＩＴＥ（非書き込み）がアクテ
ィブ・ローになるときに、ＤＡＴＡ0〜ＤＡＴＡ3の値は
がこのアドレスでＲＡＭ１２０に書き込まれる。

【００４７】図９の一番上に戻ると、ＴＩＭＥＳＴＡＭ
Ｐ値“１０６”に対応する期間では、Ｓ−ＤＡＴＡ’は
値“Ｓ３”になり、ＶＡＬＩＤSはアクティブ（ハイ）
状態を維持する。したがって、次のＳＹＳＣＬＫサイク
ルで、ＴＩＭＥＳＴＡＭＰ値“１０８”に対応する期
間、データ積分器の出力信号Ｓ−ＳＴＲＥＡＭ及びＡ−
ＳＴＲＥＡＭは、夫々値“Ｓ３”及び“１０６”を伝
え、Ｓ−ＶＡＬＩＤ及びＡ−ＶＡＬＩＤはアクティブ
（ハイ）状態を維持する。

【００４８】次のＴＩＭＥＳＴＡＭＰ値“１１０”に対
応する期間の間、データ・パッキング回路１０６のＰＡ
ＣＫＦＵＬＬ出力はアクティブ状態を維持し、ＰＡＣＫ
0及びＰＡＣＫ1出力は、値“Ｓ３”及び“１０６”を、
現在“Ｓ１”、“１００”、“Ｓ２”及び“１０４”を
出力しているフォーマット及びアドレス発生回路１０８
に送る。フォーマット及びアドレス発生回路１０８は、
これらの値をラッチし、他のフルセットの出力が準備完
了になるまで保持する。

【００４９】図９の一番上に再び戻ると、ＴＩＭＥＳＴ
ＡＭＰ値“１０８”に対応する期間に、Ｓ−ＤＡＴＡ’
は“Ｓ３”を維持し、ＶＡＬＩＤSは非アクティブ（ロ
ー）状態になる。ＶＡＬＩＤSがローであり、値“Ｓ
３”がもう有効ではないことを示すと、データ積分器１
０４は、次のＴＩＭＥＳＴＡＭＰ値“１０７”及び“１
０８”をＳ−ＳＴＲＥＡＭ及び次のＳ−ＳＴＲＥＡＭに
置く。（文中、「次の」は、“１０６”の次を意味す
る。）このデータが存在する間は、Ｓ−ＶＡＬＩＤ又は
Ａ−ＶＡＬＩＤのいずれもアクティブではないので、こ
のデータには意味がなく、放棄される。

【００５０】ＴＩＭＥＳＴＡＭＰ値“１１０”に対応す
る期間の間は、ＶＡＬＩＤS信号はローであるが、ＶＡ
ＬＩＤAは初めてハイになる。ＶＡＬＩＤSのロー・レベ
ルは、“Ｓ３”が古く、無効データであるということを
示す。ＶＡＬＩＤA信号のアクティブ・レベルは、値が
“Ａ１”である非同期データＡ−ＤＡＴＡ’が現在有効
であることを示す。次のＳＹＳＣＬＫサイクルの間、Ｔ
ＩＭＥＳＴＡＭＰ値“１１２”に対応する期間、データ
積分器１０４は、Ａ−ＳＴＲＥＡＭに“Ａ１”データ
を、Ａ−ＶＡＬＩＤにアクティブ・ハイ・レベルを生成
し、Ａ−ＳＴＲＥＡＭ上の値の有効性を示す。有効な同
期データがないので、“Ａ１”データの取込み時間に正
確に対応しないＴＩＭＥＳＴＡＭＰ値“１０９”が、Ｓ
−ＳＴＲＥＡＭ出力端子に現れるが、Ｓ−ＶＡＬＩＤの
非アクティブ（ロー）状態により、無効と認識される。
以下で最終的メモリ内容の翻訳を説明するときに分かる
ように、“Ａ１”に関する正確なＴＩＭＥＳＴＡＭＰ値
は“１１１”である。データ・パッキング回路１０６
は、有効値“Ａ１”を蓄積し、無効値“１０９”を無視
する。

【００５１】ＴＩＭＥＳＴＡＭＰ値“１１２”に対応す
る期間の間、ＶＡＬＩＤA信号がローになって、Ａ−Ｄ
ＡＴＡ’がもう有効ではないことを示し、ＶＡＬＩＤS
がハイになって、Ｓ−ＤＡＴＡ’上の値“Ｓ４”が有効
同期データであることを示す。これらの入力に応答し
て、ＴＩＭＥＳＴＡＭＰ値“１１４”に対応する次のＳ
ＹＳＣＬＫサイクルの間、データ積分器１０４は、Ｓ−
ＳＴＲＥＡＭ上に“Ｓ４”を置き、Ａ−ＳＴＲＥＡＭ上
にＴＩＭＥＳＴＡＭＰ値“１１２”を置き、Ｓ−ＶＡＬ
ＩＤ及びＡ−ＶＡＬＩＤをハイにすることにより、それ
らの両方を有効にする。

【００５２】データ・パッキング回路１０６は、新しい
有効データ値“Ｓ４”及び“１１２”に応答して、“１
１６”の期間にこれらをラッチし、前に受け取った値
“Ａ１”と、受け取ったばかりの“Ｓ４”を夫々ＰＡＣ
Ｋ0及びＰＡＣＫ1出力端子に置き、ＰＡＣＫX信号が有
効であることをフォーマット及びアドレス発生回路１０
８に知らせるために、ＰＡＣＫＦＵＬＬ信号を出力す
る。Ａ−ＳＴＲＥＡＭライン上に存在した“１１２”
は、供給された次の有効データと対にできるまで、保持
される。

【００５３】時間“１１８”では、フォーマット及びア
ドレス発生回路１０８が値“Ａ１”及び“Ｓ４”を受け
取るとき、回路１０８は即座に、それらを夫々ＤＡＴＡ
2及びＤＡＴＡ3に置く。同時に、時間“１１０”に受け
た値“Ｓ３”及び“１０６”を夫々ＤＡＴＡ0及びＤＡ
ＴＡ1の出力端子に置く。フォーマット及びアドレス発
生回路１０８のＡＤＤＲＥＳＳ出力は、時間“１１０”
及び“１１２”の間のアクティブな／ＷＲＩＴＥパルス
（下向き）の後の時間“１１４”に０から１に既に変化
しており、よって、時間“１１８”及び“１２０”内に
起こるアクティブな／ＷＲＩＴＥパルスに関して、全て
が準備完了している。

【００５４】図９の一番上に戻ると、時間“１１４”で
ＶＡＬＩＤSがローになり、Ｓ−ＤＡＴＡ’上の値“Ｓ
４”が、もう有効ではないことを示す。同時に、ＶＡＬ
ＩＤAがハイになり、新しい有効値“Ａ２”がＡ−ＤＡ
ＴＡ’上に存在することを意味する。時間“１１６”
で、データ積分器１０４は入力信号に応答して、Ａ−Ｓ
ＴＲＥＡＭ上に“Ａ２”及び他の無効時間値“１１３”
をＳ−ＳＴＲＥＡＭ上に置く。Ａ−ＶＡＬＩＤ上のハイ
・レベル及びＳ−ＶＡＬＩＤ上のロー・レベルは、値
“Ａ２”及び“１１３”の夫々有効及び無効を表す。時
間“１１８”に、データ・パッキング回路１０６は、Ｔ
ＩＭＥＳＴＡＭＰ値“１１２”をＰＡＣＫ0上に置き、
非同期データ値“Ａ２”をＰＡＣＫ1上に置き、フォー
マット及びアドレス発生回路１０８がこのデータを、Ｒ
ＡＭ１２０に書き込まれる次の有効データとして受け取
るように、ＰＡＣＫＦＵＬＬをアサートされた状態に維
持する。

【００５５】図９の一番上から再び始めると、時間“１
１６”で、ＶＡＬＩＤSがハイになり、Ｓ−ＤＡＴＡ’
ラインに新しい有効同期データ値があることを示す。同
時に、ＶＡＬＩＤAはハイを維持し、Ａ−ＤＡＴＡ’も
新しい有効データ値“Ａ３”を有することを示す。時間
“１１８”で、データ積分器１０４は、“Ｓ５”及び
“Ａ３”を夫々Ｓ−ＳＴＲＥＡＭ及びＡ−ＳＴＲＥＡＭ
上に置き、Ｓ−ＶＡＬＩＤ及びＡ−ＶＡＬＩＤの両方を
アサートする。時間“１２０”で、データ・パッキング
回路１０６は、ＰＡＣＫ0及びＰＡＣＫ1ライン上にこれ
らの値“Ｓ５”及び“Ａ３”を置き、ＰＡＣＫＦＵＬＬ
をアサートし、これらの値をフォーマット及びアドレス
発生回路１０８に対して使用可能にする。

【００５６】フォーマット及びアドレス発生回路は、２
つの有効なデータ“１１２”及び“Ａ２”を前に受け取
り、次に２つのデータ“Ｓ５”及び“Ｓ３”を受け取る
と、４つ全てのデータを夫々ＤＡＴＡ0〜ＤＡＴＡ3に置
き、ＡＤＲＥＳＳを１から２に変更する。半ＳＹＳＣＬ
Ｋサイクル後に、／ＷＲＩＴＥはアサートされ、このデ
ータがＲＡＭ１２０に書き込まれる。

【００５７】図１０は、取込みが終了した後にＲＡＭ１
２０内に存在すると同様に、図９のメモリ内に送られる
データを示す。メモリ・バンクＢＡＮＫ0〜ＢＡＮＫ3は
夫々データ・ラインＤＡＴＡ0〜ＤＡＴＡ3からデータを
受け取る。メモリ内のデータの各項目には、フォーマッ
ト及びアドレス発生回路１０８からのものに付随するＳ
ＴＡＴＵＳビット対から得られるタグが与えられる。Ｓ
ＴＡＴＵＳビットのこれらの対は、次の意味を有する。
００＝ＴＩＭＥＳＴＡＭＰ、０１＝ＳＹＮＣ及び１０＝
ＡＳＹＮＣ。

【００５８】取り込まれたデータのタイミングを再構成
を助けるために、取込みが終了すると、ＳＴＯＲＥ−Ｓ
及び（オア・ゲート９３からの）ＳＴＯＲＥを伸張した
信号の両方が無いことにより、オア・ゲート９５及びＦ
Ｆ９４のイネーブル入力をディスエーブルし、これによ
り、メモリ内の最後のデータ値に関係するＴＩＭＥＳＴ
ＡＭＰがＦＦ９４内に保持されるようにする。この例で
は、最後のデータＬＡＳＴＴＩＭＥ値は、“１１７”で
ある。次に、ソフトウェアは、表示のために時間／デー
タ関係を再生するために取込み後処理を行う。

【００５９】図１１は、図１０に示されるデータ及びＬ
ＡＳＴＴＩＭＥＦＦ９４の内容から再生された時間／
データ関係の表である。図１０及び図１１を参照する
と、後処理ソフトウェアは、データが満たされたメモリ
の終点で開始し、ＬＡＳＴＴＩＭＥ値“１１７”と関連
する。よって、時間“１１７”は非同期データ値“Ａ
３”と関連している。メモリ準備回路１００がどのよう
にに蓄積用のデータを処理したかを知ることにより、ソ
フトウェアは、取込みメモリに含まれるＴＩＭＥＳＴＡ
ＭＰ値が、メモリ内でそれらのすぐ前に蓄積されたデー
タと関連するデータであることを知る。非同期値“Ａ
３”の次に同期値“Ｓ５”が存在するように反対の種類
の隣接するデータ値は、１つ違いのＴＩＭＥＳＴＡＭＰ
値を有する。したがって、“Ｓ５”はＴＩＭＥＳＴＡＭ
Ｐ値“１１６”を有し、“Ａ２”はＴＩＭＥＳＴＡＭＰ
値“１１５”を有する。メモリを後戻りすると、次のＴ
ＩＭＥＳＴＡＭＰ値は“１１２”であり、同期データ
“Ｓ４”と関連している。非同期データ値“Ａ１”は
“Ｓ４”に隣接しているので、それはＴＩＭＥＳＴＡＭ
Ｐ値“１１１”を有する。Ｓ３、Ｓ２及びＳ１の各々
は、メモリ内でそれらの直後に蓄積されたＴＩＭＥＳＴ
ＡＭＰ値を有する。

【００６０】図８に示され、その動作が図９に示された
メモリ準備回路１００は、独特且つ明確な利点であるデ
ータ密集化及びラベル付け機能を有する。図９におい
て、ＤＡＴＡ0〜ＤＡＴＡ3ラインが、どのようにデータ
を満たし、左側には遅く、右側には速くデータを転送す
るかに留意されたい。左側への低速度により、同期デー
タのみがＴＩＭＥＳＴＡＭＰ値１００の前に取り込ま
れ、右側への高速度により、時間“１１０”の後に、同
期及び非同期データが共に一度に取り込まれる。

【００６１】図９と同様に図１０及び図１１を再び参照
し、データが低速に変化するときに、メモリ準備回路１
００は、各データと共にＴＩＭＥＳＴＡＭＰデータを蓄
積し、遷移蓄積法を採用する。同期及び非同期データが
高速に取り込まれているとき、ＳＹＳＣＬＫサイクルの
半サイクル毎に、データは、空間を節約するために、Ｔ
ＩＭＥＳＴＡＭＰ値なしで記憶される。更に、これらの
２つのモードの切替は自動的且つ動的であり、メモリ割
当が最適化される。システムが、時間“１１２”から時
間“１１５”までに２つのモード間で迅速に切り替わ
る。

【００６２】本発明では、詳しい非同期データのウィン
ドウを同期データ内の測定対象となるイベントの周りに
位置させるようにでき、これは、「Ａｄｅｌａｙｅｄ
ｂｙＢ」により、オシロスコープ上で測定対象となる
信号の一部が拡大表示されることに類似する。更には、
これらのウィンドウは、これらのイベントに対して正確
に位置決めできる。

【００６３】非同期取込みがイネーブルされるとき、即
ち、ＳＴＯＲＥ−Ａ信号がハイであるとき、上述の回路
は、１０ナノ秒より大きな持続時間のグリッチを捕捉で
きる。更に、このグリッチ検出は、何か発生したものを
指示するだけではなくて、実際のデータを表示する。非
同期データ取込みは、プログラムされた判断基準に従っ
て、オン又はオフされ、メモリを節約するために、グリ
ッチ捕捉は選択的にイネーブルされる。

【００６４】従来のグリッチ捕捉機能は、遅い動作のた
めにＵＣＤＥＴをＳＹＳＣＬＫ又はＳＹＳＣＬＫ／ｎの
周波数の周期信号で置き換えることにより実現される。
これにより、１００ＭＨｚのＳＹＳＣＬＫ信号を有する
システム用の５ナノのグリッチの捕捉が可能になる。
２.５ナノ秒のグリッチ検出は、同一のクロック信号の
４つの異なる位相の信号を使用し、残りの取込みハード
ウエアの帯域幅を増加させるために、係数４により有効
チャンネルの数を減少させることにより実現される。

【００６５】

【発明の効果】本発明のロジックアナライザのメモリ割
当方法によれば、メモリ空間を節約しつつ、同期データ
及び非同期データを同時に取込んで比較して観察するこ
とができる。この際、詳しい非同期データのウィンドウ
を同期データ内の測定対象となるイベントを中心として
位置させるようにでき、観察が容易となる。

【図面の簡単な説明】

【図１】本発明の方法を実現するデータ取込み回路の一
部を示すブロック図である。

【図２】本発明の方法を実現するデータ取込み回路の一
部を示すブロック図である。

【図３】図１の同期データ・ログイン回路２０を示すブ
ロック図である。

【図４】図１のシンクロナイザ３０を示すブロック図で
ある。

【図５】図１のＳ−サンプラ５０を示すブロック図であ
る。

【図６】図１のＡ−サンプラ６０を示すブロック図であ
る。

【図７】図２のテスト、トリガ及び蓄積制御回路７０を
示すブロック図である。

【図８】図２に示すメモリ準備回路１００を示すブロッ
ク図である。

【図９】図８に示すメモリ準備回路１００の動作を説明
するためのタイミング図である。

【図１０】図９に示す様に用意されたデータがどのよう
にＲＡＭに蓄積されるかを示す説明図である。

【図１１】図１０に示すデータから再構築された時間及
びデータ関係を示す説明図である。

【符号の説明】

２０同期データ・ログイン回路３０シンクロナイザ５０同期サンプラ６０非同期サンプラ１００メモリ準備回路１２０ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】ロジックアナライザで取り込んだ同期デ
ータ及び非同期データをメモリに割り当てるロジックア
ナライザのメモリ割当方法において、同期データを取込み、非同期データを取込み、取り込んだデータの時間関係を表す時間スタンプ値を発
生し、上記同期データが有効になるときを判断し、上記非同期データが有効になるときを判断し、有効な上記同期データ、有効な上記非同期データ及び上
記時間スタンプ値をこれらを識別するためのビットと共
にメモリに記憶することを特徴とするロジックアナライ
ザのメモリ割当方法。